JP2602909B2 - Ｃｐｕ暴走時の書き込み禁止方式 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 情報処理システムにおいてCPU暴走時に半導体メモリ
部と外部装置に対する信号制御部をCPUによる書き込み
から保護するためのCPU暴走時の書き込み禁止方式に関
し、 CPUが暴走したことを検出するまでの時間に外部装置
に対する信号制御部や半導体メモリ部に書き込みが行わ
れないようにするCPU暴走時の書き込み禁止方式を提供
することを目的とし、 不揮発性記憶部，半導体メモリ部及び外部装置信号制
御部に共通バスにより接続されたCPUを備えた情報処理
装置において,CPUの暴走監視タイマ部を設けるととも
に，半導体メモリ部と外部装置信号制御部への書き込み
の許否を制御する書き込み禁止制御部を設け，書き込み
禁止制御部は，アドレスバスからのアドレスを入力し，
暴走監視タイマ部，外部装置信号制御部及び半導体メモ
リ部等の各部のアドレス割り当て領域を表すセレクト信
号，不使用アドレスの領域信号及び特定データ書き込み
用アドレスの検出信号とを発生するアドレスデコーダ
と，データバスに接続され特定データが入力されると検
出出力を発生するデータデコーダと，データデコーダの
検出出力とアドレスデコーダからの特定データ書き込み
用アドレスの検出信号とによりセットされ，外部装置信
号制御部か半導体メモリ部のセレクト信号，または不使
用アドレスの領域信号の何れかの発生によりリセットさ
れるフリップフロップ回路を備え，前記フリップフロッ
プ回路の出力とCPUからのライト信号に基づいて半導体
メモリ部及び外部装置信号制御部の書き込み信号を発生
するよう構成する。

［産業上の利用分野］ 本発明は情報処理システムにおいてCPU暴走時に半導
体メモリ部と外部装置に対する信号制御部をCPUによる
書き込みから保護するためのCPU暴走時の書き込み禁止
方式に関する。

近年、コンピュータが普及して各種の業務に情報処理
システムが利用されており、オフィスの事務処理システ
ム、銀行業務システム、各種の予約システム等がある。
そのような、情報処理システムには多数の端末を接続し
て運用されており、そのような端末として、係員により
操作されないで顧客により操作される装置（例えば自動
入出金機等）が多く設けられ、そのようなシステムでは
無人処理が行われている。

そのような無人処理に伴い、端末の電源のオン・オフ
端末の設置場所まで係員が行って制御することは手間と
時間がかかるため、端末電源を自動投入する装置が要求
されている。それに対処するため端末の自動電源投入装
置が提供されているが、CPUが暴走した時に端末の電源
の投入・切断状態がどうなっていうるか分からなくなっ
てしまうので、外部装置に対する信号制御部の書き込み
を保護することが必要である。

また、CPUが暴走した時に半導体メモリ部の重要な情
報が消失してしまうので、半導体メモリ部の書き込みを
保護する必要がある。

そのため、CPU暴走時に外部装置に対する信号制御部
と半導体メモリ部への書き込みを直ちに禁止することが
望まれている。

［従来の技術］ 第４図に従来例の構成図を示す。

第４図の40はCPU、41はタイマ、42は水晶等の発振器
（OSCで表示）、43はゲート回路、44は端末制御装置、4
5は端末電源制御スイッチ（SW）、46,47は端末を表す。

第４図の例では、タイマ41は発振器42の出力を内蔵の
カウンタにより計数を行い、CPU40が暴走するとカウン
タがオーバーフローして、その出力がゲート回路43に禁
止入力として供給され、CPU40からバスに書き込み制御
信号、書き込みデータが出力されたとしても、その書き
込み動作が端末制御装置44で実行されないよう出力が禁
止される。CPUが正常に動作していると周期的に、タイ
マ41がアクセスされてそのカウンタをリセットするの
で、禁止出力が発生しない。

その他の従来例としては、タイマ41がオーバーフロー
すると、CPU40をリセットして停止する方式もある。CPU
が停止することにより、端末制御装置44（図示しない半
導体メモリも同様）への書き込みが実行されなくなる。

［発明が解決しようとする課題］ 上記した従来例の方式によれば、CPUが暴走したこと
を検出するまでに一定の時間（タイマをリセットするた
めに所定周期の時間を要する）が経過するため、その検
出までの間で、外部に対する信号制御部や半導体メモリ
部に書き込みが行われることがあるため、端末の電源状
態や半導体メモリ部の内容が保証できなくなるという問
題が生じていた。

本発明は、CPUが暴走したことを検出するまでの時間
に外部装置に対する信号制御部や半導体メモリ部に書き
込みが行われないようにCPU暴走時の書き込み禁止方式
を提供することを目的とする。

［課題を解決するための手段］ 第１図に本発明の基本的構成図を示す。

第１図の10はCPU、11はプログラムを格納した不揮発
性記憶部（ROM）、12は一次記憶装置として各種データ
を保持する半導体メモリ部（RAM）、13は端末の電源制
御等を行う外部に対する信号制御部、14は暴走監視タイ
マ部、15は本発明により設けられた書き込み禁止制御回
路を表す。

本発明は、CPUの暴走を監視するために暴走監視タイ
マ部を設けるとともに、暴走監視タイマ部による暴走検
出以前に書き込み禁止制御回路によりバス情報を検出し
てCPUが予め規定された手順に従った書き込みを行わな
い場合または所定のアドレス以外のアドレスをアクセス
した場合には半導体メモリ部と外部に対する信号制御部
への書き込み禁止制御を行うものである。

［作用］ CPUはアドレスバス、データバス、リード（読み取
り）信号からなるバス100により不揮発性記憶部11、半
導体メモリ部12、外部に対する信号制御部13と接続する
とともに暴走監視タイマ部14、書き込み禁止制御回路15
に接続されている。暴走監視タイマ部14は従来例と同様
に内蔵するカウンタによりクロックをカウントし、バス
100によりCPU10から所定周期内にアクセスされると何も
出力しないが、所定周期でアクセスしない特には、リセ
ット信号141を発生してCPU10をリセットして、停止させ
る。

本発明により半導体メモリ部12と外部に対する信号制
御部13への書き込みを行う場合は、規定アドレスに規定
データをライトしなればならないようにしており、その
規定の手順による書き込みが行われているかどうかを書
き込み禁止制御回路15において監視して、規定どおりに
行われない場合は、ライト信号Ｂを発生しない。

また、書き込み禁止制御回路15は、CPU10が規定アド
レスに規定データをライトする動作をしても、不揮発性
記憶部11、暴走監視タイマ部14以外を一度アクセスする
と再び書き込み禁止状態になるように設定する。これに
より、CPU10が暴走した場合には、暴走監視タイマ部14
によりCPU10がリセットされるまでの間に半導体メモリ
部12,外部に対する信号制御部13へライト（書き込み）
が行われることが無くなる。

［実施例］ 本発明の実施例の構成を第２図に示す。

第２図には第１の基本的構成図の中の本発明により設
けられた書き込み禁止制御回路の実施例が示され、図の
20はアドレスデコーダ、21はアンド（AND）回路、22は
データデコーダ、23はフリップフロップ回路、24はオア
（OR）回路を表し、アドレスデコーダ20の出力201,202,
204,206はそれぞれ不揮発性記憶部（第１図の11），暴
走監視タイマ部（第１図の14），外部装置信号制御部
（第１図の外部に対する信号制御部13と同じ）および半
導体メモリ部（第１図の12）にアクセスするためのセレ
クト信号である。

この実施例では、各装置をアクセスするためにアドレ
ス空間が、第３図のアドレス割り付けの例に示すように
なっている。すなわち、16ビットのアドレス幅があり00
00〜FFFF（16進表示）のアドレス空間がある場合、先頭
の方にアドレス領域ａを不揮発性記憶部用に割り振り、
その後に暴走監視タイマ指定用のアドレスｂ、外部装置
信号制御部指定用にアドレスｄ、半導体メモリ部指定用
に領域ｆを割り振る。そして、領域c,eは不使用のアド
レス領域であり、アドレスｇはフリップフロップ回路23
を指定する特定データ書き込み用アドレスである。

上記のようにアドレスを割り振った場合の第２図の動
作を説明すると、CPU（第１図の10）は外部装置信号制
御部（第１図の13）と半導体メモリ部（第１図の12）に
対して書き込みを行う場合、アドレスｇを指定して特定
パターンのデータ（例えば16進表示で“AA"または“5
5"）を書き込む命令を実行する。この命令は不揮発性メ
モリ部から読み出すことにより行われ、アドレスバス25
にアドレスｇが出力され、データバス26に“AA"が出力
されると、アドレスデコーダ20の信号線207から“H"
（ハイレベル）信号が出力され、同時にデータデコーダ
22は特定パターン（この場合“AA"）だけを検出する構
成であるため、その出力線220から“H"信号が出力され
る。

従って、フリップフロップ回路23はセットされ、出力
（信号線230）から“L"（ローレベル）信号が発生す
る。この状態において、外部装置信号制御部に対して書
き込みを行うことを指示して、アドレスｄをアドレスバ
ス25に出力するとともに、書き込みの制御信号である反
転・ライト信号Ａ（反転の意味は図に示すように、否定
と同じ）として“L"信号（負論理）が線路27に表れる
と、オア回路24からは“L"信号出力が発生し、反転・ラ
イト信号Ｂが出力され、これにより外部装置信号制御部
へデータバスを介して供給されたデータが書き込まれ
る。

この時、反転・外部装置信号制御部セレクト信号204
として“L"信号出力が第２図のアドレスデコーダ20から
出力され、アンド回路21に供給される。アンド回路21は
負論理ではオア回路として動作し、入力信号のうち１つ
でも“L"であれば、出力が“L"となる。従って、この場
合、信号線204からの“L"信号がフリップフロップ回路2
3のクリアランス（CLR）に入力されて、これをリセット
し、その出力が“H"となり、以後はオア回路ち入力す
る信号線230が“H"となるため書き込み制御信号である
反転・ライト信号Ａが入力されても反転・ライト信号Ｂ
が“L"になることができないので書き込みを実行できな
い。すなわち、特定パターンの書き込みによりフリップ
フロップ回路23をセットした後、外部装置信号制御部に
対する書き込みが行われると共に、フリップフロップ回
路23がリセットされて、その出力である信号線230が
“H"となってそれ以後の書き込み禁止を行う。この書き
込み禁止状態は、アドレスｇを指定して、上記の特定パ
ターンの書き込みを行うことにより解除される。

同様に、半導体メモリ部へのデータの書き込みの際
も、その前に特定パターンをアドレスｇに書き込む動作
を行い（フリップフロップ回路23をセット状態にす
る）、その後に半導体メモリ部を指示するアドレスによ
りデータを書き込むと、書き込みの禁止が行われずに、
反転・ライト信号Ｂは“L"が出力され、その直後にアン
ド回路21からの反転・半導体メモリ部セレクト信号206
の“L"出力によりフリップフロップ回路23がリセットし
て書き込み禁止状態となる。

アンド回路21には、反転・外部装置信号制御部セレク
ト信号204、反転・半導体メモリ部セレクト信号206の他
に、未使用のアドレス領域c,eをアドレス指定したこと
を検出する信号線203,205が入力している。この２つの
信号線203,205は正常の動作においては“L"が発生せず
“H"の状態であるが、CPUが暴走すると、未使用のアド
レスを指定するので、これを検出するとアンド回路21を
通ってフリップフロップ回路23をリセットして、その出
力である信号線230を“H"とすることにより反転・ライ
ト信号Ａが出力することを禁止する。

不揮発性記憶部や、暴走監視タイマ部をアドレスした
場合に表れるセレクト信号201、202は書き込み禁止制御
に対し影響を与えない。

このように、第２図の実施例の構成では、特定のパタ
ーンの書き込みの後で半導体メモリ部や外部装置信号制
御部への書き込みが許可されるが、それ以外の場合、す
なわちCPUの暴走時の書き込みは禁止される。それと同
時に未使用のアドレス領域を指定するアクセスが発生す
ると書き込みを禁止する。

第２図の実施例では、ライト信号をマスク構成（オア
回路24による）であるが、アドレスデコーダ20を分割し
て、外部装置信号制御部セレクト信号と半導体メモリ部
セレクト信号を直接マスクしてもよい。

［発明の効果］ 本発明によれば、CPUが暴走した場合に暴走監視タイ
マによるリセット信号発生までの間のCPUによるアクセ
スによる半導体メモリ部の内容の破壊および外部に対す
る信号制御部から端末の異常な電源制御を防止するので
装置の信頼性向上を達成することができる。

【図面の簡単な説明】

第１図は本発明の基本的構成図、第２図は本発明の実施
例構成図、第３図はアドレス割り付けの例を示す図、第
４図は従来例の構成図である。 第１図中、 10:CPU 11:不揮発性記憶部（ROM） 12:半導体メモリ部（RAM） 13:外部に対する信号制御部 14:暴走監視タイマ部 15:書き込み禁止制御回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】不揮発性記憶部，半導体メモリ部及び外部
   装置信号制御部に共通バスにより接続されたCPUを備え
   た情報処理装置において， CPUの暴走監視タイマ部を設けるとともに，前記半導体
   メモリ部と外部装置信号制御部への書き込みの許否を制
   御する書き込み禁止制御部を設け， 前記書き込み禁止制御部は，アドレスバスからのアドレ
   スを入力し，暴走監視タイマ部，外部装置信号制御部及
   び半導体メモリ部等の各部のアドレス割り当て領域を表
   すセレクト信号，不使用アドレスの領域信号及び特定デ
   ータ書き込み用アドレスの検出信号とを発生するアドレ
   スデコーダと， データバスに接続され特定データが入力されると検出出
   力を発生するデータデコーダと，前記データデコーダの
   検出出力と前記アドレスデコーダからの特定データ書き
   込み用アドレスの検出信号とによりセットされ，前記外
   部装置信号制御部か半導体メモリ部のセレクト信号，ま
   たは不使用アドレスの領域信号の何れかの発生によりリ
   セットされるフリップフロップ回路を備え，前記フリッ
   プフロップ回路の出力とCPUからの前記ライト信号に基
   づいて半導体メモリ部及び外部装置信号制御部の書き込
   み信号を発生することを特徴とするCPU暴走時の書き込
   み禁止方式。