JPH01191244A - マルチプロセツサシステムにおける共有メモリアクセス方式 - Google Patents
マルチプロセツサシステムにおける共有メモリアクセス方式Info
- Publication number
- JPH01191244A JPH01191244A JP63016106A JP1610688A JPH01191244A JP H01191244 A JPH01191244 A JP H01191244A JP 63016106 A JP63016106 A JP 63016106A JP 1610688 A JP1610688 A JP 1610688A JP H01191244 A JPH01191244 A JP H01191244A
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- Japan
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- processor
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- 238000000034 method Methods 0.000 claims description 10
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マルチプロセッサシステムにおける共有メ
モリのアクセス方式に関し、特に共有メモリのデータ保
護に関するものである。
モリのアクセス方式に関し、特に共有メモリのデータ保
護に関するものである。
第４図は例えば特開昭６２−１０５９号公報に示された
従来の共有メモリアクセス方式に関しての接続図であり
、例として４個のプロセッサで構成されたマルチプロセ
ッサシステムを示している。図において、（１ａ）〜（
１ｄ）はブｏ セ”７す（ｃｐｕ）、（２）は各プロセ
ッサ（１ａ）〜（１ｄ）からアクセスされる共有メモリ
、（３ａ）〜（３ｄ）はプロセッサ（１ａ）〜（１ｄ）
からのアドレス信号をラッチする３ステ一トアドレスラ
ツチ回路、（４ａ）〜（４ｄ）は書き込み・読み出しデ
ータの送受を行う双方向性のデータトランシーバ回路、
（５）は各プロセッサ（ｌａ）〜（１ｄ）からのアクセ
ス信号を判定し、既定の優先順位に基いてアクセス信号
をメモリに出す優先順位制御回路である。
従来の共有メモリアクセス方式に関しての接続図であり
、例として４個のプロセッサで構成されたマルチプロセ
ッサシステムを示している。図において、（１ａ）〜（
１ｄ）はブｏ セ”７す（ｃｐｕ）、（２）は各プロセ
ッサ（１ａ）〜（１ｄ）からアクセスされる共有メモリ
、（３ａ）〜（３ｄ）はプロセッサ（１ａ）〜（１ｄ）
からのアドレス信号をラッチする３ステ一トアドレスラ
ツチ回路、（４ａ）〜（４ｄ）は書き込み・読み出しデ
ータの送受を行う双方向性のデータトランシーバ回路、
（５）は各プロセッサ（ｌａ）〜（１ｄ）からのアクセ
ス信号を判定し、既定の優先順位に基いてアクセス信号
をメモリに出す優先順位制御回路である。
次に第５図はこの優先順位制御回路の構成を示す接続図
である。図において、 （ｌｌａ）〜（ｎｈ）は各プロ
セッサ（１ａ）〜（１ｄ）からのアクセス信号をラッチ
するフリ・ツブフロップ、（２）は各フリップフロップ
（１１ａ）〜（ｌｌｈ）の出力を監視し、有意になって
いる出力のうち最上位の信号を検出し、符号化するプラ
イオリティ・エンコーダ、（至）はプライオリティエン
コーダ（イ）の出力をデコードするプライオリティデコ
ーダである。
である。図において、 （ｌｌａ）〜（ｎｈ）は各プロ
セッサ（１ａ）〜（１ｄ）からのアクセス信号をラッチ
するフリ・ツブフロップ、（２）は各フリップフロップ
（１１ａ）〜（ｌｌｈ）の出力を監視し、有意になって
いる出力のうち最上位の信号を検出し、符号化するプラ
イオリティ・エンコーダ、（至）はプライオリティエン
コーダ（イ）の出力をデコードするプライオリティデコ
ーダである。
次に動作について、第４図、第５図を用いて説明する。
例えばプロセッサ（１ａ）だけから書き込み要求があっ
た場合、書き込み要求信号（ＷＲａ ）信号が優先順位
制御回路（５）に入力され、優先順位制御回路（５）は
他のプロセッサからのアクセス要求がないので、共有メ
モリに対して書き込み信号（ＷＲＥＯ）とプロセッサ１
に対して書き込み許可信号（ＡＣＫａ）を出力する。同
時にＡＣＫａ信号によってプロセッサ（１ａ）からのア
ドレス信号がラッチされ、データトランシーバがオーブ
ンされ、アドレス・データがメモリに送出される。この
とき（３ｂ）〜（３ａ）のアドレスラッチ回路、（４ｂ
）〜（４ｄ）のデータトランシーバの出力はハイインピ
ーダンス状態であり、プロセッサ（１ａ）からのアクセ
スだけが保証される。
た場合、書き込み要求信号（ＷＲａ ）信号が優先順位
制御回路（５）に入力され、優先順位制御回路（５）は
他のプロセッサからのアクセス要求がないので、共有メ
モリに対して書き込み信号（ＷＲＥＯ）とプロセッサ１
に対して書き込み許可信号（ＡＣＫａ）を出力する。同
時にＡＣＫａ信号によってプロセッサ（１ａ）からのア
ドレス信号がラッチされ、データトランシーバがオーブ
ンされ、アドレス・データがメモリに送出される。この
とき（３ｂ）〜（３ａ）のアドレスラッチ回路、（４ｂ
）〜（４ｄ）のデータトランシーバの出力はハイインピ
ーダンス状態であり、プロセッサ（１ａ）からのアクセ
スだけが保証される。
次にアクセス要求の競合がある場合は、それぞれの要求
信号が優先順位制御回路（５）に送られ、プライオリテ
ィエンコーダ（２）、プライオリティデコーダ（至）に
よりその時の最上位のプロセッサのアクセス要求だけが
許可され許可信号とメモリへのアクセス信号とが出力さ
れる。アクセス要求を出した他のプロセッサは自分に対
しての許可信号が返ってくるまで待機する。
信号が優先順位制御回路（５）に送られ、プライオリテ
ィエンコーダ（２）、プライオリティデコーダ（至）に
よりその時の最上位のプロセッサのアクセス要求だけが
許可され許可信号とメモリへのアクセス信号とが出力さ
れる。アクセス要求を出した他のプロセッサは自分に対
しての許可信号が返ってくるまで待機する。
また、各プロセッサからの読み出し要求の場合は書き込
み要求の場合と同じ動作のためここでは省略する。
み要求の場合と同じ動作のためここでは省略する。
従来の共有メモリアクセス方式は以上のように構成され
ているので、例えば共有メモリの中に特定のプロセッサ
だけが使用するエリアがあった場合、ｃｐｕの暴走など
で他のプロセッサから誤ったアクセスがあった時、デー
タが不用意に書き替えられ、そのエリアを使用している
プロセッサが誤動作してしまう恐れがあるなどの課題が
あった。
ているので、例えば共有メモリの中に特定のプロセッサ
だけが使用するエリアがあった場合、ｃｐｕの暴走など
で他のプロセッサから誤ったアクセスがあった時、デー
タが不用意に書き替えられ、そのエリアを使用している
プロセッサが誤動作してしまう恐れがあるなどの課題が
あった。
この発明は上記のような課題を解消するためになされた
もので、プロセッサの誤ったアクセスによるデータの不
用意な書き替えを防ぐことができる共有メモリアクセス
方式を得ることを目的とする。
もので、プロセッサの誤ったアクセスによるデータの不
用意な書き替えを防ぐことができる共有メモリアクセス
方式を得ることを目的とする。
この発明にかかる共有メモリアクセス方式は、プロセッ
サからのデータ書き込み要求が優先順位制御回路で選択
された時、上記プロセッサが選択されたことを示す識別
信号と上記プロセッサから出力されるアドレス信号とを
調べ、そのアドレスが共有メモリの中で上記プロセッサ
からのデータ書き替えに対してデータ保護されるべき領
域であれば、簀き込み要求信号の共有メモリへの出力を
禁止するメモリ保護回路を備えたものである。
サからのデータ書き込み要求が優先順位制御回路で選択
された時、上記プロセッサが選択されたことを示す識別
信号と上記プロセッサから出力されるアドレス信号とを
調べ、そのアドレスが共有メモリの中で上記プロセッサ
からのデータ書き替えに対してデータ保護されるべき領
域であれば、簀き込み要求信号の共有メモリへの出力を
禁止するメモリ保護回路を備えたものである。
この発明における共有メモリアクセス方式は、優先順位
制御回路で選択されたプロセッサの書き込み要求信号と
メモリ保護回路からの書き込み禁止信号とをゲートで結
合させ、選択されたプロセッサを示す識別信号と選択さ
れたプロセッサから出力されるアドレス信号を調べるこ
とにより、データを保護すべき領域であれば禁止信号を
オンし、書き替え可であれば禁止信号をオフすることで
書き込み要求信号を制御する。
制御回路で選択されたプロセッサの書き込み要求信号と
メモリ保護回路からの書き込み禁止信号とをゲートで結
合させ、選択されたプロセッサを示す識別信号と選択さ
れたプロセッサから出力されるアドレス信号を調べるこ
とにより、データを保護すべき領域であれば禁止信号を
オンし、書き替え可であれば禁止信号をオフすることで
書き込み要求信号を制御する。
以下、この発明の一実施例を図について説明する。第１
図においては第４図と、第２図においては第５図と同一
符号のものは同一につき説明を省略する。また、本実施
例も従来例と同じく４個のプロセッサで構成されたマル
チプロセッサシステムで示すことにする。図において、
（６）は共有メモリのデータ保護のためのデータ保護回
路である。
図においては第４図と、第２図においては第５図と同一
符号のものは同一につき説明を省略する。また、本実施
例も従来例と同じく４個のプロセッサで構成されたマル
チプロセッサシステムで示すことにする。図において、
（６）は共有メモリのデータ保護のためのデータ保護回
路である。
（１００）は書き込み要求が選択されたときオンになる
共有メモリへの書き込み要求信号である。（１０１）。
共有メモリへの書き込み要求信号である。（１０１）。
（１０２）は優先順位制御回路（５）で選択されたプロ
セッサを示す識別信号であり、本実施例の場合の識別信
号の割付は第６図の通りである。第３図はこのデータ保
護回路の一実施例である。第３図において、（５）はプ
ロセッサ（１ａ）からのアクセスに対してデータ保護の
必要なアドレスが入力された時、Ｄｏの出力が１になる
ようなデータを書き込まれたＲＯＭで、プロセッサ（１
ｂ）に対しては、Ｄ１出力、プロセッサ（ＩＣ）におい
てはＤ２出力、プロセッサ（１ｄ）に対してはＤ３出力
がそれぞれ対応しており、プロセッサ（１ａ）の時と同
様にデータ保護の必要なアドレスが入力された時、１が
出力されるようなデータがＲＯＭに書き込まれている。
セッサを示す識別信号であり、本実施例の場合の識別信
号の割付は第６図の通りである。第３図はこのデータ保
護回路の一実施例である。第３図において、（５）はプ
ロセッサ（１ａ）からのアクセスに対してデータ保護の
必要なアドレスが入力された時、Ｄｏの出力が１になる
ようなデータを書き込まれたＲＯＭで、プロセッサ（１
ｂ）に対しては、Ｄ１出力、プロセッサ（ＩＣ）におい
てはＤ２出力、プロセッサ（１ｄ）に対してはＤ３出力
がそれぞれ対応しており、プロセッサ（１ａ）の時と同
様にデータ保護の必要なアドレスが入力された時、１が
出力されるようなデータがＲＯＭに書き込まれている。
（６）はこのメモリ保護回路を有効にするか無効にする
かを選択するハードウェアスイッチ。（至）はこのメモ
リ保護回路を有効にするか無効にするかを各プロセッサ
からの信号によって選択するためのフリップフロップで
ある。
かを選択するハードウェアスイッチ。（至）はこのメモ
リ保護回路を有効にするか無効にするかを各プロセッサ
からの信号によって選択するためのフリップフロップで
ある。
次に第１図、第２図、第３図より実施例の動作について
説明する。メモリからの読み出し動作は従来のものと変
わらないので省略する。データの書き込み動作において
、例えば、プロセッサ（１ａ）からの書き込み要求が優
先制御回路で選択された場合、表１より５ｅｌｅｃｔ
□信号（１０１） 、 ５ｅｌｅｃｔ １信号（１０２
）共用力は０となる。一方、プロセッサ（１ａ）からの
アドレス信号がＲＯＭ（６）に入り、ＲＯＭａｌＪでは
該当する領域の記憶データが出力される。プロセッサ（
１ａ）からのアクセスの場合はこのデータの最下位ビッ
トＤｏに意味があり、プロセッサ（１ａ）に対してのデ
ータの保護が必要なアドレスにはＤｏに１が、不必要な
アドレスにはＤＯにＯが予めＲＯＭに記憶されている。
説明する。メモリからの読み出し動作は従来のものと変
わらないので省略する。データの書き込み動作において
、例えば、プロセッサ（１ａ）からの書き込み要求が優
先制御回路で選択された場合、表１より５ｅｌｅｃｔ
□信号（１０１） 、 ５ｅｌｅｃｔ １信号（１０２
）共用力は０となる。一方、プロセッサ（１ａ）からの
アドレス信号がＲＯＭ（６）に入り、ＲＯＭａｌＪでは
該当する領域の記憶データが出力される。プロセッサ（
１ａ）からのアクセスの場合はこのデータの最下位ビッ
トＤｏに意味があり、プロセッサ（１ａ）に対してのデ
ータの保護が必要なアドレスにはＤｏに１が、不必要な
アドレスにはＤＯにＯが予めＲＯＭに記憶されている。
同様にプロセッサ（１ｂ）のときはＤｌが、プロセッサ
（ＩＣ）の時はＤ２が、プロセッサ（１ｄ）のときはＤ
３がそれぞれ同じような意味を持っている。ＲＯＭＵの
Ｄｏ比出力５ｅｌｅｃｔ Ｏ信号（１０１）、 ５ｅｌ
ｅｃｔ １信号（１０２）の反転信号とＡＮＤゲートで
結合されており、いまの場合側ＡＮＤゲート共オーブン
になっていて、ＤＯ比出力そのままＡＮＤゲートの出力
となっている。このとき逆にＤＩ、Ｄ２．Ｄ３の出力は
どれかのＡＮＤゲートでしゃ断される。従ってＤｏの出
力はそのまま凹入力ＯＲゲートの出力となっている。こ
の出力はスイッチ（至）、フリップフロップ（至）とＡ
ＮＤゲートで結合されており、スイッチ（ロ）、フリッ
プフロップ（至）が共にメモリ保護有効の状態にセット
されていて、かつＲＯＭのＤＯが１のとｋｉｔき込み禁
止信号ＷＳＴをオンにする。いま、書き込み禁止信号Ｗ
ＳＴがオンの場合は書き込み要求信号ＷＲＥＱ （１０
０）とプロセッサ（１ａ）に対してのアクセス許可信号
ＡＣＫａをゲートでしゃ断してしまうので、プロセッサ
（１ａ）は例えばウォッチドッグタイマーなどを利用し
てライトアクセスの不可を知るようにする。一方、共有
メモリ側から見れば、プロセッサ（１ａ）からのアクセ
スがないのと同様の結果となる。反対に書き込み禁止信
号ＷＳＴがオフの場合は、書き込み要求信号ＷＲＥＱ
（１００）がゲートを通過し、共有メモリ（２）へ送出
され書き込み動作が行われる。これら一連の動作はプロ
セッサ（１ｂ）〜（１ｄ）の場合でも、ＲＯＭ（ロ）の
出力で意味をもつのがＤｏからＤ１〜Ｄ３に変わるだけ
で全く同様の動作である。また、本実施例のメモリ保護
回路の保護機能の有効／無効は、スイッチ（２）よって
ハードウェア的１こ、フリップフロップ（至）によって
ソフトウェア的に制御することで行える。また、ＲＯＭ
（６）の記憶内容を変えることにより自由に保護領域を
変更できる。
（ＩＣ）の時はＤ２が、プロセッサ（１ｄ）のときはＤ
３がそれぞれ同じような意味を持っている。ＲＯＭＵの
Ｄｏ比出力５ｅｌｅｃｔ Ｏ信号（１０１）、 ５ｅｌ
ｅｃｔ １信号（１０２）の反転信号とＡＮＤゲートで
結合されており、いまの場合側ＡＮＤゲート共オーブン
になっていて、ＤＯ比出力そのままＡＮＤゲートの出力
となっている。このとき逆にＤＩ、Ｄ２．Ｄ３の出力は
どれかのＡＮＤゲートでしゃ断される。従ってＤｏの出
力はそのまま凹入力ＯＲゲートの出力となっている。こ
の出力はスイッチ（至）、フリップフロップ（至）とＡ
ＮＤゲートで結合されており、スイッチ（ロ）、フリッ
プフロップ（至）が共にメモリ保護有効の状態にセット
されていて、かつＲＯＭのＤＯが１のとｋｉｔき込み禁
止信号ＷＳＴをオンにする。いま、書き込み禁止信号Ｗ
ＳＴがオンの場合は書き込み要求信号ＷＲＥＱ （１０
０）とプロセッサ（１ａ）に対してのアクセス許可信号
ＡＣＫａをゲートでしゃ断してしまうので、プロセッサ
（１ａ）は例えばウォッチドッグタイマーなどを利用し
てライトアクセスの不可を知るようにする。一方、共有
メモリ側から見れば、プロセッサ（１ａ）からのアクセ
スがないのと同様の結果となる。反対に書き込み禁止信
号ＷＳＴがオフの場合は、書き込み要求信号ＷＲＥＱ
（１００）がゲートを通過し、共有メモリ（２）へ送出
され書き込み動作が行われる。これら一連の動作はプロ
セッサ（１ｂ）〜（１ｄ）の場合でも、ＲＯＭ（ロ）の
出力で意味をもつのがＤｏからＤ１〜Ｄ３に変わるだけ
で全く同様の動作である。また、本実施例のメモリ保護
回路の保護機能の有効／無効は、スイッチ（２）よって
ハードウェア的１こ、フリップフロップ（至）によって
ソフトウェア的に制御することで行える。また、ＲＯＭ
（６）の記憶内容を変えることにより自由に保護領域を
変更できる。
以上のように、この発明によればプロセッサからのデー
タ書き込み要求が優先順位制御回路で選択された時、そ
のプロセッサが選択されたことを示す識別信号とそのプ
ロセッサから出力されるアドレス信号とを調べ、そのア
ドレスか共有メモリの中でプロセッサからのデータ書き
替えに対してデータ保護されるべき領域であれば、書き
込み要求信号の共有メモリへの出力を禁止するように構
成したので、共有メモリの中で特定のプロセッサだけが
使用する領域に対して、他のプロセッサからの誤ったア
クセスによってデータが不用意に書き替えられるのを防
ぐ効果がある。
タ書き込み要求が優先順位制御回路で選択された時、そ
のプロセッサが選択されたことを示す識別信号とそのプ
ロセッサから出力されるアドレス信号とを調べ、そのア
ドレスか共有メモリの中でプロセッサからのデータ書き
替えに対してデータ保護されるべき領域であれば、書き
込み要求信号の共有メモリへの出力を禁止するように構
成したので、共有メモリの中で特定のプロセッサだけが
使用する領域に対して、他のプロセッサからの誤ったア
クセスによってデータが不用意に書き替えられるのを防
ぐ効果がある。
第１図はこの発明の一実施例による共有メモリアクセス
方式を示す接続図、第２図はこの発明の一実施例による
優先順位制御回路を示す接続図、第３図はこの発明の一
実施例によるメモリ保護回路を示す接続図、第４図は従
来の共有メモリアクセス方式を示す接続図、第５図は従
来の優先順位制御回路を示す接続図、第６図はこの発明
の一実施例による識別信号と選択プロセッサの関係を示
す図である。 なお、図中、同一符号は同一、又は相当部分を示す。
方式を示す接続図、第２図はこの発明の一実施例による
優先順位制御回路を示す接続図、第３図はこの発明の一
実施例によるメモリ保護回路を示す接続図、第４図は従
来の共有メモリアクセス方式を示す接続図、第５図は従
来の優先順位制御回路を示す接続図、第６図はこの発明
の一実施例による識別信号と選択プロセッサの関係を示
す図である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 複数のプロセッサから共有メモリに対して予め定めた上
記プロセッサの優先順位に従いアクセスさせる優先順位
制御回路を備えた共有メモリアクセス方式において、上
記プロセッサからのデータ書き込み要求が上記優先順位
制御回路で選択された時、上記プロセッサが選択された
ことを示す識別信号と、上記プロセッサから出力される
アドレス信号とを調べ、そのアドレスが上記共有メモリ
の中で上記要求のあつたプロセッサからのデータ書き替
えに対して、データ保護されるべき領域であれば、書き
込み要求信号の上記共有メモリへの出力を禁止するメモ
リ保護回路を備えたことを特徴とするマルチプロセッサ
システムにおける共有メモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016106A JPH01191244A (ja) | 1988-01-26 | 1988-01-26 | マルチプロセツサシステムにおける共有メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016106A JPH01191244A (ja) | 1988-01-26 | 1988-01-26 | マルチプロセツサシステムにおける共有メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01191244A true JPH01191244A (ja) | 1989-08-01 |
Family
ID=11907264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63016106A Pending JPH01191244A (ja) | 1988-01-26 | 1988-01-26 | マルチプロセツサシステムにおける共有メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01191244A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0650460B2 (ja) * | 1989-10-17 | 1994-06-29 | アプライド バイオシステムズ インコーポレイテッド | ロボットインターフェース |
| US7039769B2 (en) | 2002-05-30 | 2006-05-02 | International Business Machines Corporation | Direct addressed shared compressed memory system |
| JP2011222055A (ja) * | 2011-08-12 | 2011-11-04 | Renesas Electronics Corp | マイクロコンピュータ及びメモリアクセスの制御方法 |
-
1988
- 1988-01-26 JP JP63016106A patent/JPH01191244A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0650460B2 (ja) * | 1989-10-17 | 1994-06-29 | アプライド バイオシステムズ インコーポレイテッド | ロボットインターフェース |
| US7039769B2 (en) | 2002-05-30 | 2006-05-02 | International Business Machines Corporation | Direct addressed shared compressed memory system |
| JP2011222055A (ja) * | 2011-08-12 | 2011-11-04 | Renesas Electronics Corp | マイクロコンピュータ及びメモリアクセスの制御方法 |
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