JPH01191243A - マルチプロセツサシステムにおける共有メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マルチプロセッサシステムにおける共有メ
モリのアクセス方式に関し、特に共有メモリのデータ保
護に関するものである。

〔従来の技術〕

第３図は例えば特開昭６２−１０５９号公報に示された
従来の共有メモリアクセス方式に関しての接続図であシ
、例として４個のプロセッサで構成され九マルチプロセ
ッサシステムを示している。図において、　（ｌａ）〜
（ｌｄ）はプロセッサ（ＣＰσ’）　、（２１は各プロ
セッサ（１ａ）〜（１ｄ）からアクセスされる共有メモ
リ、（３ｍ）　〜（３ｄ）はプロセッサ（１ｍ）　〜（
ｌａ）からのアドレス信号をラッチする３ステ一トアド
レスラツチ回路、（４ａ）〜（４ｄ）は書き込み・読み
出しデータの送受を行う双方向性のデータトランシーバ
回路、（５）は各プロセッサ（１ａ）〜（１ｄ）からの
アクセス信号を判定し、既定の優先順位に基いてアクセ
ス信号をメモリに出す優先順位制御回路である。

次に第４図はこの優先順位制御回路の構成を示す接続図
である。図において、　（ｌｌ＆）〜（１１ｈ）は、各
プロセ・νす（ｌ＆）〜（ｌｄ）からのアクセス信号を
ラッチするフリツプフロツプ、０２ＪＶｉ各フリツづフ
ロップ（１ｌａ）〜（１１１１）の出力を監視し、有意
になっている出力のうち最上位の信号を検出し、符号化
するプライオリティエンコータ、（１３）はプライオリ
ティエンコータ（Ｉ２）の出力をデコードするプライオ
リテイヂコータである。

次に動作について、第３図、第４図を用いて説明する。

例えばプロセッサ（１ａ）だけから書き込み要求があつ
九場合、書き込み要求信号（ＷＲａ　）信号が優先順位
制御回路（５）に入力され、優先順位制御回路（６）は
他のプロセッサからのアクセス要求がないの壬、共有メ
モリに対して書き込み信号（ＷＲＥＯ）とプロセッサ（
１）に対してｉ！き込み許可信号（ＡＣＫａ）を出力す
る。同時にこの（ＡＣＫａ）信号によってプロセッサ（
１１）からのアドレス信号がラッチされ、データトラン
シーバがオープンされ、アドレス・データがメモリに送
出される。このとき（３ｂ）〜（３ｄ）のアドレスラッ
チ回路、（４ｂ）　〜（４ｄ）のデータトランシーバの
出力はハイインビータンス状態であシ、プロセッサ（１
＆）からのアクセスだけが保証される。

次にアクセス要求の競合がある場合は、それぞれの要求
信号が優先順位制御回路（６）に送られ、プライオリテ
イエンコー：！２０２＋、プライオリティエコータθ萄
によシその時の最上位のプロセッサのアクセス要求だけ
が許可され許可信号とメモリへのアクセス信号とが出力
される。アクセス要求を出した他のプロセッサは自分に
対しての許可信号が返ってくるまで待機する。

また、各プロセッサからの読み出し要求の場合は書き込
み要求の場合と同じ動作のためここでは′６略する。

〔発明が解決しようとする課題〕

従来の共有メモリアクセス方式は以上のように構成され
ているので、例えば、共有メモリの中に特定のプロセッ
サだけが使用するエリアがあった場合、ＣＰＵの暴走な
どで他のプロセッサから誤ったアクセスがあった時、デ
ー、りが不用意に書き替えられ、そのエリアを使用して
いるづＯセッサが誤動作してしまう恐れがあるなどの課
題があった。

この発明は上記のような課題を解消するなめになされた
もので、づＯセッサの誤つ念アクセスによるデータの不
用意な書き替えを防ぐことができる共有メモリアクセス
方式を得ることを目的とする。

〔課題を解決する九めの手段〕

この発明にかかる共有メ芒すアクセス方式は・プロセッ
サの中のいずれか李らデータの書き込み要求があった場
合、書き込み要求のあったプロセッサの出力する書き込
みアドレスを調べ、そのアドレスが共有メモリの中で本
プロセッサがらのデータ書き替えに対してデータ床護さ
れるべき領域であれば、書き込み要求信号の優先順位制
御回路への出力を禁止するメモリ保護回路を各プロセッ
サごとに備えたものである。

〔作用〕

この発明における共有メモリアクセス方式は、書き込み
要求信号とメモリ床護回路からの書き込み許可信号とを
ゲートで結合させ、アドレスを調べることによシ、デー
タ県護される領域であれば禁止信号をオシし、書き替え
可の領域であれば禁止信号をオフすることで書き込み要
求信号を制御する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、第３図と同一符号のものは同一につき説明
を省略する。また、本実施例も従来例と同じく４個のプ
ロセッサで構成されたマルチプロセッサシステムで示す
ことにする。図において　（６ａ）〜（６ｄ）は、共有
メモリのデータ床護のために各プロセッサごとに設けら
れたデータ保護回路である。第２図は、□このデータ保
護回路の一実施例である。第２図において、（川はデー
タ保護の必要なアドレスが入力された時、Ｄｏの出力が
１になるようなデータを書き込まれたＲＯＭ　、α匂は
このメモリ保護回路を有効にするか無効にするかを選択
するハードウェアスイッチ。Ｈはこのメモリ保護回路を
有効にするか無効にするかをづＯｔセッサらの信号によ
って選択するためのフリップフロラづである。

次に第１図第２図よシ実流側の動作について説明する。

共有メモリ（２）からの読み出し動作は従来のものと変
わらないので省略する。データの書き込み動作において
、例えばｃｐｔｙ（１ｍ）から書き込み要求があった場
合、ＣＰＵ（ｌ亀）からのアドレス信号がＲＯＭ　（川
に入１）　、ＲＯＭｆｕ）では該当する領域の記憶デー
タが呂力される。このデータは、最下位已・リドＤＯＫ
意味があり、データの保護が必要なアドレスにはＤＯＶ
ｃｌが、不必要なアドレスにＶｉＤＯにＯが予めＲＯＭ
　Ｉ／Ｃ記憶されている。ＲＯＭ　（ＩｌｌのＤｏ高出
力、スイッチＯ匂、フリツづ）０ツブ０３）と瓜ゲート
θ荀で結合されておシ、スイッチ（１″４、フリップ７
０ツづＯ萄が共にメモリ保護有効の状態にセットされて
いて、かつＲＯＭ　（ｉｌｌのＤＯ出力が１のとき書き
込み禁止信号（ＷＮａ）をオンにする。いま、書き込み
禁止信号（’、ＶＮａ）がオンの場合は書き込み要求信
号（ｗＲ，）をゲートでしゃ断してしまい、プロセッサ
（１ａ）に対して書き込み許可信号（ＡＣＫａ）が入力
されないので、プロセッサ（１ａ）は例えばウオッチド
ックタイマ−などを利用してライトアクセスの不可を知
るようにする。一方、共有メ℃す（２）側から見れば、
−プロセッサ（１ａ）からのアクセスがないのと同様の
結果となる。

反対に書き込み禁止信号（ＷＮａ）がオフの場合は、書
き込み要求信号（ＷＲａ　）がゲートを通過し、優先順
位制御回路（５）へ送出される。以下、従来通り？！先
順位制御が行われたのち共有メモリ（２）にアクセスさ
れる。

また、本実施例のメモリ保護回路（６ｓ）〜（６ｄ）の
保護機能の有効／無効はスイッチＱ２＋によってハード
ウェア的にでき、フリップフロップ０濁によってソフト
ウェア的に制御することができる。ま念。

ＲＯＭ　（ＩＩ）の記憶内容を変えることによ多自由に
保護領域を変更できる。

〔発明の効果〕

以上のように、この発明によればプロセッサからの共有
メ亡りへの書き込み要求時、プロセッサからのアドレス
信号を調べ、そのアドレスが本づＯセッサからのデータ
書き替えに対しデータ保護されるべき領域であれば、書
き込み要求信号の優先順位制御回路への出力を禁止する
ように構成したので、共有メモリの中で特定のプロセッ
サだけが使用する領域に対して、他のづａｔセッサらの
誤ったアクセスによってデータが不用意に書き替えられ
るのを防ぐ効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による共有メモリアクセス
方式を示す接続図。第２図はこの発明の一実施例による
メモリ保護回路を示す接続図。第３図は従来の共有メモ
リアクセス方式を示す接続図。第４図は従来の優先順位
制御回路を示す接続図である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサから共有メモリに対して予め定めた上
   記プロセッサの優先順位に従いアクセスさせる優先順位
   制御回路を備えた共有メモリアクセス方式において、上
   記プロセッサの中のいずれかからデータの書き込み要求
   があつた場合、書き込み要求のあつたプロセッサの出力
   する書き込みアドレスを調べ、そのアドレスが上記共有
   メモリの中で、上記要求のあつたプロセッサからのデー
   タ書き替えに対してデータ保護されるべき領域であれば
   、書き込み要求信号の上記優先順位制御回路への出力を
   禁止するメモリ保護回路を上記各プロセッサごとに備え
   たことを特徴とするマルチプロセッサシステムにおける
   共有メモリアクセス方式。