JPH0336627A - マイクロコンピユータ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロコンピュータ装置に係り、特に機器の
能動を制御するものに好適なマイクロコンピュータ装置
に関する。

［従来の技術］ マイクロコンピュータは広い分野で使用され。

特に機器の開動制御に極めて有用である。この制御のプ
ログラムはマイクロコンピュータのＲＯＭ（リード・オ
ンリ・メモリ）に格納されているが、当該プログラムは
、実際の使用に際しては使用の実態に合わない場合が多
く、しばしば変更、修正が必要となる。このような場合
には、ＲＯＭに格納されているプログラムをＲＡＭ　（
ランダム・アクセス・メモリ）に−旦転送格納し、これ
に対して変更、修正を行ない、このように変更、修正を
行なったプログラムを使用して機器の開動制御を実行し
ている。

［発明が解決しようとする課題］ ところで、従来のマイクロコンピュータでは、ＲＯＭと
ＲＡＭのアドレス領域は互いに同一アドレスが存在しな
いように排他的に設定されているのが通常である。した
がって、上記のようにプロダラムをＲＯＭからＲＡＭへ
転送し、このＲＡＭを用いて制御を実行しようとする場
合、ＲＯＭに対して使用していた絶対アドレスをＲＡＭ
に対して使用することは不可能である。このため、プロ
グラムを相対アドレスで作成することが必要となるが、
これはプログラムの修正、開発を極めて面倒にするとい
う問題があった。

本発明の目的は、上記従来技術における課題を解決し、
ＲＡＭをＲＯＭと同一アドレスで使用することができる
マイクロコンピュータ装置を提供するにある。

［課題を解決するための手段］ 上記の目的を達成するため、本発明は、所要の演算、制
御を行なう中央処理装置と、定められたプログラムが格
納されたリード・オンリ・メモリと、データの書込み、
読出しが可能なランダム・アクセス・メモリとを備えた
マイクロコンピュータ装置において、前記ランダム・ア
クセス・メモリのアドレス領域の少なくとも一部を前記
リード・オンリ・メモリのアドレス領域の少なくとも一
部と同一アドレス領域に構成するとともに、前記中央処
理装置の指令により、前記リード・オンリ・メモリおよ
び前記ランダム・アクセス・メモリの一方を選択的に回
路から切離す切離手段を設けたことを特徴とする。

［作用］ ランダム・アクセス・メモリのアドレス領域の一部又は
全部を、リード・オンリ・メモリのアドレス領域の一部
又は全部と同一アドレス領域に構成し、リード・オンリ
・メモリにおける当該同一アドレス領域のデータをラン
ダム・アクセス・メモリの当該同一アドレス領域に転送
すべく当該データを読出す場合には、切離手段によりラ
ンダム・アクセス・メモリを回路から切離し、又、ラン
ダム・アクセス・メモリのデータを読出す場合には切離
手段によりリード・オンリ・メモリを回路から切離す。

［実施例］ 以下１本発明を図示の実施例に基づいて説明する。

第１図は本発明の実施例に係るマイクロコンピュータ装
置のシステム構成図である。図で、１はプログラム等が
記憶されたＲＯＭ、２は書込み読出し可能なＲＡＭであ
る。ＲＡＭ２のアドレスはＲＯＭ１のアドレスと同一に
設定されている。３は所要の演算、制御を行なうＣＰＵ
　（中央処理装置）、４はアドレスデコーダ、５はアド
レスバス、６はデータバスである。７はＣＰＵ３を介す
ことなくデータを移送するＤＭＡコントローラ（ダイレ
クト・メモーリ・アクセスコントローラ）である。

８はＣＰＵ３のライト信号およびアドレスデコーダ４の
信号により制御されるリードモードレジスタであり、Ａ
ＮＤ回路８Ａとフリッププロップ回路８Ｂで構成される
。９はＣＰＵ３のリード信号およびリードモードレジス
タ８の出力信号により制御されるリード信号分配回路で
あり、ＮＯＴ回路９Ａおよび２つのＮＡＮＤ回路９Ｂ、
９Ｃで構成される。

次に１本実施例の動作を第２図（ａ）〜（ｋ）に示すタ
イムチャートを参照しながら説明する。なお。

第２図（ｂ）〜（ｋ）に示す信号ｂ−には第１図中に図
示されている。まず、電源が投入され、ＣＰＵ３が初期
化される０次いで、ＣＰＵ３はアドレスデコーダ４に対
してリードモードレジスタ８のアドレスを出力し、アド
レスデコーダ４から第２図の破線α、に示すように信号
ｄが出方され、リードモードレジスタ８が待機状態とな
る。この状態でｃｐｕａは第２図の破線α２に示すよう
にライト信号ｆを出力するとともにデータバス６を廓動
してリードモードレジスタ８にデータバス６　を書込む
、これにより、リードモードレジスタ８の出力信号ｉは
「０」に保持され、リード信号分配回路９の出力信号ｊ
を有効とし、出力信号ｋを無効とする。したがって、Ｃ
ＰＵ３のリード端子ＲＤとＲＯＭＩの出カイネーブル端
子ＯＥとがリード信号分配回路９を介して接続され、Ｒ
ＡＭ２はリード信号分配回路９により切離される６ 次いで、ＣＰＵ３はアドレスバス５にＤＭＡコントロー
ラ７のアドレスを出力し、アドレスデコーダ４は第２図
に破線α、で示すように信号Ｃを出力し、この信号Ｃが
ＤＭＡコントローラ７のチップセレクト端子Ｃ８に入力
されることによりＤＭＡコントローラ７が待機状態とな
る。この状態でＣＰＵ３はそのライト端子ＷＴからＤＭ
Ａコントローラ７のライト端子ＷＴへ書込み指令の信号
ｆを出力するとともにデータバス６によりＤＭＡコント
ローラ７の内部レジスタにデータ転送元アドレス、デー
タ転送先アドレスおよびデータ転送容量を順次書込み、
ＲＯＭ５のデータの全部又は一部をＲＡＭ６へ転送する
ようにＤＭＡコントローラ７へ指令する。ＤＭＡコント
ローラ７はＣＰＵ３から上記指令を受取ると、ＣＰＵ３
に対してそのホールト端子ＨＬ　ＤからＣＰＵ３のホー
ルド端子ＨＬＤに対して第２図に破線α、で示すように
信号りを出力し、アドレスバス５およびデータバス６の
使用許可を要求する。ＣＰＵ３はアドレスバス５および
データバス６が使用可能状態になるとアドレスバス５、
データバス６、リード端子ＲＤ、およびライト端子ＷＴ
を内部回路から電気的に分離し、そのホールド認知端子
ＨＬＤＡからＤＭＡコントローラ７のホールド認知端子
ＨＬＤＡへ信号ｇを出力してＤＭＡコントローラ７に対
してその要求が認められたことを報告する。

ＤＭＡコントローラ７は上記信号ｇによる許可に応じて
第２図に破線α５で示すように、アドレスバス５にＲＯ
Ｍ１のアドレスを出力し、これによりアドレスデコーダ
４は第２図に破線α６で示すようにＲＯＭ１およびＲＡ
Ｍ２の各チップセレクト端子Ｃ８に信号すを出力してこ
れらを選択する。次いで、ＤＭＡコントローラ７はリー
ド端子ＲＤから信号ｅを出力し、この信号ｅはリード信
号分配回路９を介して第２図に破線α７で示すように信
号ｊとしてＲＯＭ１の出力イネーブル端子ＯＥに入力さ
れる。この結果、ＲＯＭ↓からデータバス６に転送すべ
きデータが送出される。ＤＭＡコントローラ７は送出さ
れたデータバス６上のデータをその内部レジスタに一旦
記憶する。

次いで、ＤＭＡコントローラ７はアドレスバス５にＲＡ
Ｍ２のアドレスを出力するとともに、第２図の破線α８
に示すようにそのライト端子ＷＴからＲＡＭ２のライト
イネーブル端子ＷＥに信号ｆを出力し、データバス６上
に内部レジスタに記憶しているデータを送出する。この
データは、ＲＡＭ２のアドレスを１つずつ増加させなが
らＲＡＭ２に書込まれてゆき、全転送データ数が設定し
た転送容量になるまで書込み動作が継続される。

これにより、ＲＡＭ２には当該データ、即ちＲＯＭ１の
データが書込まれることになる。

ＲＡＭ２への上記転送が終了すると、ＤＭＡコントロー
ラ７は第２図の破線α、に示すように（Ｗ号りの出力を
停止し、ＣＰＵ３に転送終了を報告する。ＣＰＵ３は転
送終了の報告を受けると、アドレスバス５、データバス
６、リード端子ＲＤ、ライト端子ＷＴを内部回路に接続
し、信号ｇの出力を停止する。次いで、ＣＰＵ３は第２
図の破線α１ｏに示すようにアドレスバス５上にリード
モードレジスタ８のアドレスを出力し、アドレスデコー
ダ４からはリードモードレジスタ８に対して第２図の破
線α□、に示すように信号ｄが出力される。

この状態で、ＣＰＵ３は第２図の破線α、２に示すよう
に信号ｆを出力するとともにデータバス６を介してリー
ドモードレジスタ８にデータ「１」を書込む。これによ
り、リードモードレジスタ８の出力信号ｉは「１」に保
持され、ＣＰＵ３のリード端子ＲＤからのリード信号ｅ
はリード信号分配回路９を介して信号にと々す、ＣＰＵ
３のリード端子ＲＤとＲＡＭ２の出力イネーブル端子Ｏ
Ｅとが接続される。この結果、ＲＯＭ１から転送された
ＲＡＭＺ内のデータの変更は勿論、その読出しもＲＯＭ
１とは無関係に行なうことができる。

即ち、ＲＡＭ２のデータを読出す場合には、ＣＰＵ３か
らＲＡＭ２のアドレスが出力され、これに応じて第２図
の破線α８、に示すようにアドレスデコーダ４から信号
すがＲＯＭ１およびＲＡＭ２のチップセレクト端子Ｃ８
に出力される。次いで、第２図の破線α４．に示すよう
に、ＣＰＵ３のリード端子ＲＤから信号ｅが出力される
と、この信号ｅはリード信号分配回路９により信号にと
なり、ＲＡＭ２の出力イネーブル端子にのみ入力されて
ＲＡＭ２のデータの読出しが可能となる。

このように、本実施例では、リードモードレジスタとリ
ード信号分配回路によりＲＡＭを切離してＲＯＭ内のデ
ータを読出して一部ＤＭＡコントローラ７に記憶させた
後ＲＡＭに転送し、この状態でＲＡＭのデータを修正、
変更し、ＲＡＭ内のデータを読出す場合には、リードモ
ードレジスタとリード信号分配回路によりＲＯＭを切離
すようにしたので、ＲＡＭのアドレスをＲＯＭのアドレ
スと同一アドレスとしても、何等支障な（ＲＡＭからの
データ読出しを行なうことができ、絶対アドレスでプロ
グラムを作成することが可能となり、プログラム、の修
正、開発が極めて容易となる。

なお、上記実施例の説明では、ＤＭＡコントローラを用
いる例について説明したが、ＲＯＭからＲＡＭへのデー
タ転送容量が比較的小さい場合や転送速度が遅くてもよ
い場合には、データ転送をＣＰＵのプログラムで実行す
ることができ、これによりＤＭＡコントローラを省くこ
とができる。

又、ＲＯＭ（７１実装にＩＣソケットを使用して所要回
路を付加すれば、ロムライタにより修正後のＲＡＭの内
容を新しくＲＯＭに転送することも可能となる。さらに
、要すればＲＡＭにバックアップ電源を用いることがで
きるのは当然である。又。

ＲＯＭとＲＡＭの各アドレス領域は全部でなく一部のみ
を重複させてもよい。

［発明の効果］ 以上述べたように、本発明では、ＲＯＭのアドレス領域
とＲＡＭのアドレス領域の一部又は全部を重複させ、デ
ータ読出し時は分離手段でＲＯＭとＲＡＭのうち読出し
対象とならない方を回路から分離するようにしたので、
ＲＯＭとＲＡＭの同一アドレス使用が可能となり、プロ
グラムの修正。

開発を容易に行なうことができる。

【図面の簡単な説明】

第１図は本発明の実施例に係るマイクロコンピュータ装
置のシステム構成図、第２図（、）〜（ｋ）は第１図に
示す装置の動作を説明するタイムチャートである。 １・・・・・・ＲＯＭ、２・・・・・・ＲＡＭ、３・・
・・・・ＣＰＵ。 ４・・・・・・アドレスデコーダ、５・・・・・・アド
レスバス、６・・・・・・データバス、７・・・・・・
ＤＭＡコントローラ、８・・・・・・リードモードレジ
スタ、９・・・・・・リード信号分配回路。 第 薯 図 ５：アドレスパス ７７−

Claims (1)

【特許請求の範囲】
1. 所要の演算，制御を行なう中央処理装置と、定められた
   プログラムが格納されたリード・オンリ・メモリと、デ
   ータの書込み、読出しが可能なランダム・アクセス・メ
   モリとを備えたマイクロコンピュータ装置において、前
   記ランダム・アクセスメモリのアドレス領域の少なくと
   も一部を前記リード・オンリ・メモリのアドレス領域の
   少なくとも一部と同一アドレス領域に構成するとともに
   、前記中央処理装置の指令により、前記リード・オンリ
   ・メモリおよび前記ランダム・アクセス・メモリの一方
   を選択的に回路から切離す切離手段を設けたことを特徴
   とするマイクロコンピュータ装置。