JPS5853382B2 - マルチプロセツサ処理方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、共通記憶装置を複数のプロセッサが共用する
場合、共通記憶装置の特定エリアの内容が、他プロセツ
サからの書込み動作で破壊されないようにしたマルチプ
ロセッサ処理方式に関するものである。

従来、共通記憶装置を複数のプロセッサが共用する場合
、ソフト側で決めた、共通記憶装置の特定エリアの内容
を、他プロセツサの書込み動作で破壊させないようにす
る方法として、テストアンドセット方式が使用されてい
た。

すなわち、この方式は、まず、自フロセッサが共通記憶
装置の特定エリアに書込み動作する以前に、テストアン
ドセット命令の実行を行ない、共通記憶装置上の１語の
あるフィールド、あるいは１語のテストアンドセットフ
ラグをセット状態にした後、自プロセッサからの書込み
動作の実行を行なう。

ついで、自プロセッサが書込み動作中に、他プロセツサ
が自フロセッサの同一エリアに対し書込み動作をする場
合、他プロセツサはテストアンドセット命令の実行を行
ない、共通記憶装置上のテストアンドセットフラグが既
にセット状態にされていれば、他プロセツサからの書込
み動作を禁止し、自プロセッサが使用している共通記憶
装置の内容の保証を行なっている。

そして、自プロセッサが、共通記憶装置の特定エリアを
他プロセツサに開放する場合、当該プロセッサが共通記
憶装置上のテストアンドセットフラグをリセット状態に
していた。

しかし、この従来の方式は、自プロセッサが障害となっ
た場合、自プロセッサ自身がテストアンドセットフラグ
をリセット状態にすることが出来ない不都合を生じ、共
通記憶装置の特定エリアを他プロセツサに開放出来ない
という欠点があった。

本発明は、斯かる欠点に鑑みてなされたもので、複数の
プロセッサのうちの一台が使用する共通記憶装置の特定
エリアの内容が、他のプロセッサからの書込み動作によ
って破壊されないよう保護すると共に、該エリアを使用
しているプロセッサが障害を生じた場合には、他プロセ
ツサからの該エリアに対する書込み動作を可能とするマ
ルチプロセッサ処理方式を提供することを目的とする。

即ち、本発明は、複数のプロセッサと、該複数のプロセ
ッサに共用される共通記憶制御装置と、該共通記憶制御
装置を介してアクセス可能な−又は二基上の共通記憶装
置とを備えて構成されるマルチプロセッサシステムであ
って、上記複数のプロセッサうちの任意の一台のプロセ
ッサが上記共通記憶制御装置にテストアンドセット要求
オーダを送出する際、該プロセッサは、アドレス情報と
共に、テストアンドセットフラグ情報及び該要求プロセ
ッサに対応するフラグ情報を書込みデータとして送出し
、且つ、該プロセッサが上記共通記憶制御装置の使用権
を得たとき、該共通記憶制御装置は、上記共通記憶装置
の要求アドレスにおける所定テストアンドセットフラグ
が既にセットされているか否かをテストし、該フラグの
内容が既にセット状態であれば、上記要求プロセッサか
らの送出データの書込み動作は行なわず、該フラグの内
容がリセット状態であれば、上記要求プロセッサからの
送出データを書込むよう構成したものである。

以下、本発明を図面に示す実施例に基づいて説明する。

第１図は本発明マルチプロセッサ処理方式の一実施例の
構成を示すブロック図である。

同図において、本発明処理方式は、複数の共通記憶装置
（ＭＭＯ−ＭＭｎ）１０〜１２と、共通記憶制御装置（
ＭＭＣ） ３０と、複数のプロセッサ（ＰＯ〜Ｐｎ）２
０〜２２とを備えて構成される。

そして複数の共通記憶装置（ＭＭ Ｏ−ＭＭｎ ） １
０〜１２と共通記憶制御装置（ＭＭＣ） ３０とは、メ
モリバス５０を通して接続され、又、複数のプロセッサ
（ＰＯ〜Ｐｎ）２０〜２２と共通記憶制御装置３０とは
、共通バス４０を通して接続されている。

上記プロセッサ２０〜２２は、上記共通記憶制御装置３
０に対し、テストアンドセット要求オーダを送出する際
、アドレス情報と共に、テストアンドセットフラグ情報
及び該要求プロセッサに対応するフラグ情報を送出する
。

第３図Ａは、これらのプロセッサ（ＰＯ”−Ｐｎ）２０
〜２２がテストアンドセット命令の実行時、共通記憶制
御装置３０に送出するデータのフォーマットを示す。

プロセッサ（ＰＯ−Ｐｎ）２０〜２２対応のフラグが各
ビット対応に設けられており、フラグが”１″ならば、
フロセッサ（ＰＯ−Ｐｎ）２０〜２２のテストアンドセ
ット命令の要求が有ることを示す。

第２図は、この共通記憶制御装置３０の構成の一例を示
すブロック図である。

同図において、共通記憶制御装置３０は、プロセッサ（
ＰＯ−Ｐｎ）２０〜２２から共通バス４０を介して送ら
れるテストアンドセット命令のオーダを受げ付げるオー
ダ受付制御回路６０と、プロセッサ（ＰＯ−Ｐｎ）２０
〜２２から送られるアドレスを保持するアドレスレジス
タ（ＡＲ）６１と、プロセッサ（ＰＯ〜Ｐｎ）２０〜２
２から送られ、上記アドレスレジスフ６１に対応するア
ドレスに書込まれるデータを保持するデータレジスタ（
ＤＲ）６２と、テストアンドセット命令を実行するテス
トアンドセット制御回路６３と、メモリバス５０を通し
て共通記憶装置１０〜１２に対し読出し、書込み動作を
制御するリード／ライト制御回路６４とを備えて構成さ
れる。

なお、７０は、障害プロセッサを通知する信号線である
。

上記共通記憶制御装置３０は、各プロセッサ２０〜２２
からのテストアンドセット要求オーダを受付けて、上記
共通記憶装置１０〜１２の要求アドレスの所定テストア
ンドセットフラグが既にセットされているか否かをテス
トし、セット状態であれば当該プロセッサからの送出デ
ータの書込み動作を行なわず、リセット状態であれば該
送出データをメモリバス５０を通して共通記憶装置１０
〜１２の該当アドレスに書込む。

第３図Ｂは、共通記憶制御装置３０がテストアンドセッ
ト命令時、共通記憶装置１０〜１２に書込むデータ及び
共通記憶装置１０〜１２から読出すデータのデータフォ
ーマットを示す。

又、第４図は、上記共通記憶制御装置３０によるテスト
アンドセット命令の動作をフローに示したものである。

次に、各図を参照して本発明によるテストアンドセット
方式の動作を説明する。

なお、説明を簡単化するために、プロセッサ（ＰＯ）２
０、プロセッサ（ＰＩ）２１が競合して、１つの共通記
憶装置（ＭＭＯ）１０を使用する場合を例にとって説明
する。

まず、プロセッサ（ＰＩ）２１より早（、プロセッサ（
ＰＯ）２０のテストアンドセット要求オーダが共通バス
４０を通して共通記憶制御装置３０のオーダ受付制御回
路６０で受は付けられると、プロセッサ（ＰＯ）２０か
ら送られるアドレス情報と、テストアンドセットフラグ
情報とプロセッサ（ＰＯ）２０に対応するフラグ情報と
が、それぞれアドレスレジスタ（ＡＲ）６１、データレ
ジスタ（ＤＲ）６２にセットされる。

又、テストアンドセット要求オーダが、テストアンドセ
ット制御回路６３に入力される。

そして、共通記憶制御装置３０は、以後、第４図に示す
フローチャートに従って、共通記憶装置（ＭＭＯ）ＩＱ
に対する読出し動作から書込み動作まで行なう。

上記テストアンドセット回路６３は、テストアンドセッ
ト要求オーダに基づき、リード／ライト制御回路６４を
起動させ、共通記憶装置（ＭＭＯ’）１０から、アドレ
スレジスタ（ＡＲ）６１の内容に基づいてデータを読出
し、第３図Ｂに示すような受信データを設定する。

ついで、該データの最上位ビットのテストアンドセット
フラグがセット状態か否かを判断する。

該フラグがリセット状態であれば、テストアンドセット
制御回路６３は、該フラグを′″１″として、第３図Ａ
に示すようなフォーマットの送信データを設定し、プロ
セッサ（ＰＯ）２０が共通記憶装置（ＭＭＯ）１０の使
用権を得たことを登録するため、リード／ライト制御回
路６４を再起動させ、プロセッサ（ｐｏ）２０から送ら
れたデータレジスタ（ＤＲ）６２の内容をアドレスレジ
スフ （ＡＲ）６１の内容に従って共通記憶装置（ＭＭ
Ｏ）１０に書込む。

一方、プロセッサ（ＰＩ）２１が、プロセッサ（ＰＯ’
）２０が使用権を得ている共通記憶装置（ＭＭＯ）１０
を使用する場合には、プロセッサ（ＰＬ）２１からのテ
ストアンドセット命令が、上述したプロセッサ（ＰＯ）
２０と同様に共通記憶制御装置３０にて実行され、アド
レスレジスタ６１の内容に基づいてデータが読出される
が、該データの最上位ビットのテストアンドセットフラ
グカセット状態として出力されるため、プロセッサ（Ｐ
Ｉ）２１は共通記憶装置（ＭＭＯ）１０の使用権を得ら
れない。

従って、プロセッサ（ＰＩ）２１から共通記憶装置（Ｍ
ＭＯ）１０に対する書込みが禁止されるため、共通記憶
装置（ＭＭＯ）１０の内容の保証が得られる。

次に、プロセッサ（ＰＯ）２０が障害中である場合には
、プロセッサ２０が障害中であることが、障害通知信号
線７０を通してテストアンドセット制御回路６３に通知
される。

この状態において、プロセッサ（ＰＩ）２１が、プロセ
ッサ（ＰＯ）２０にて使用権を既に得ている共通記憶装
置（ＭＭＯ）１０を使用する場合、プロセッサ（ＰＬ
）２１からのテストアンドセット命令により、共通記憶
装置（ＭＭＯ）１０からアドレスレジスタ６１の内容で
読出されたデータの最上位ビットのテストアンドセット
フラグがセット状態であっても、該テストアンドセット
フラグと障害プロセツサ（ＰＯ）２０に対応するフラグ
とを、共通記憶制御装置（ＭＭＣ） ３０によって書替
えて、プロセッサ（ＰＩ）２１に共通記憶装置（ＭＭＯ
’）１０の使用権を与える。

その結果、テストアンドセット制御回路６３は、リード
／ライト制御回路６４を起動して、プロセッサ（ＰＩ）
２１から送られたデータレジスフ（ＤＲ）６２の内容を
、アドレスレジスタ（ＡＲ）６２の内容に基づき共通記
憶装置（ＭＭＯ）１０に書込む。

従って、共通記憶装置（ＭＭＯ）１０の使用権を得てい
るプロセッサ（ＰＯ）２０が障害となっても、他のプロ
セッサ（ｐｌ）２１から共通記憶装置（ＭＭＯ＞１０の
使用権を得ることが可能となる。

又、プロセッサ（ＰＯ）２０が共通記憶装置（ＭＭＯ）
ｉＱの使用権を解除する場合は、ストア命令でテストア
ンドセットフラグをリセット状態にする書替えを行なう
。

これにより、プロセッサ（ＰＩ）２１がテストアンドセ
ット命令の実行により共通記憶装置（ＭＭＯ）１０の使
用権を得ることが可能となる。

以上の実施例では、障害プロセッサを共通記憶制御装置
が直接識別し、障害プロセッサがセット状態としたテス
トアンドセットフラグに他プロセツサからアクセスがあ
った場合、共通記憶制御装置カ自動的にテストアンドセ
ットフラグとプロセッサ対応するフラグとを他プロセツ
サに対応するよう書替える場合を示したが、他の実施例
として、テストアンドセット命令実行時、そのプロセッ
サにテストアンドセットフラグをセット状態とじたプロ
セッサに対応するフラグを含むデータを返送し、ここに
は示さないが別手段を使い、プロセッサ間でやりとりさ
れた障害プロセッサ情報とそのフラクカ一致する場合に
は、ストア命令でテストアンドセットフラグを解除させ
ることもできる。

以上説明したように、本発明は、上記のように構成する
ことにより、複数のプロセッサのうちの一台が使用する
共通記憶装置の特定エリアの内容が、他のプロセッサか
らの書込み動作によって破壊されないよう保護すると共
に、該エリアを使用しているプロセッサが障害を生じた
場合には、他プロセツサからの該エリアに対する書込み
動作を可能とすることができる効果がある。

【図面の簡単な説明】

第１図は本発明マルチプロセッサ処理方式の一実施例の
構成を示すブロック図、第２図は本発明に使用する共通
記憶制御装置の構成の一例を示すブロック図、第３図Ａ
、Ｂは共通記憶制御装置における送信又は受信データの
データフォーマットを示す説明図、第４図はテストアン
ドセット命令の動作を示すフローチャートである。 １０〜１２・・・・・・共通記憶装置（ＭＭＯ−ＭＭｎ
）、２２〜２２・・・・・・プロセッサ（ｐｏ〜Ｐｎ
）、３０・・・・・・共通記憶制御装置（ＭＭＣ）、４
０・・・・・・共通バス、５０・・・・・・メモリバス
、６０・・・・・・オーダ受付制御回路、６１・・・・
・・アドレスレジス、、Ｊ（ＡＲ）、６２・・・・・・
データレジスタ（ＤＲ）、６３・・・・パテストアンド
セット制御回路、６４・・・・・・リード／ライト制御
回路、γ０・・・・・・信号線。

Claims (1)

1. 【特許請求の範囲】 １ 複数のプロセッサと、該複数のフロセッサに共用さ
   れる共通記憶制御装置と、該共通記憶制御装置を介して
   アクセス可能な−又は二基上の共通記憶装置とを備えて
   構成されるマルチプロセッサシステムであって、 上記複数のプロセッサうちの任意の一台のプロセッサが
   上記共通記憶制御装置にテストアンドセット要求オーダ
   を送出する際、該プロセッサは、アドレス情報と共に、
   テストアンドセットフラグ情報及び該要求プロセッサに
   対応するフラグ情報を書込みデータとして送出し、 且つ、該プロセッサが上記共通記憶制御装置の使用権を
   得たとき、該共通記憶制御装置は、上記共通記憶装置の
   要求アドレスにおける所定テストアンドセットフラグが
   既にセットされているか否かをテストし、該フラグの内
   容が既にセット状態であれば、上記要求プロセッサから
   の送出データの書込み動作は行なわず、該フラグの内容
   がリセット状態であれば、上記要求プロセッサからの送
   出データを書込むよう構成したことを特徴とするマルチ
   プロセッサ処理方式。 ２ 障害プロセッサの識別を共通記憶制御装置にて行な
   い、障害プロセッサがセット状態としたテストアンドセ
   ットフラグと障害プロセッサに対応するフラグとを、該
   要求アドレスを送出したプロセッサのテストアンドセッ
   ト命令実行時、該共通記憶制御装置にて書替えるよう構
   成して成る上記第１項記載のマルチプロセッサ処理方式
   。