JPH10283333A

JPH10283333A - マルチプロセッサシステム

Info

Publication number: JPH10283333A
Application number: JP9083180A
Authority: JP
Inventors: Masato Konuki; 理人小貫
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-04-02
Filing date: 1997-04-02
Publication date: 1998-10-23

Abstract

(57)【要約】【課題】親プロセッサ及び子プロセッサからなるマル
チプロセッサシステムにおいて、親プロセッサのプログ
ラム規模を小さくする。【解決手段】子プロセッサモジュール３０に設けられ
たメモリ３２に対応する写像メモリ空間を親プロセッサ
モジュール２０内のメモリ２２に設ける。また、この写
像メモリ空間に対してイニシャライズプログラムロード
（ＩＰＬ）を行う機能を親プロセッサモジュール２０に
設ける。【効果】子プロセッサのＩＰＬ処理を行うためのプロ
グラムを親プロセッサに設ける必要がなくなり、ＩＰＬ
に関する親プロセッサモジュールのプログラム規模を小
さくすることができる。また、子プロセッサのプログラ
ムにバグがあった場合にも、ＲＯＭの交換をせずにプロ
グラムを更新できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマルチプロセッサシ
ステムに関し、特に親プロセッサから子プロセッサにプ
ログラムをロードするマルチプロセッサシステムに関す
る。

【０００２】

【従来の技術】従来、マルチプロセッサシステムにおい
て親プロセッサモジュールから子プロセッサモジュール
にプログラムをロードする場合、親プロセッサモジュー
ル上のソフトウェアが親プロセッサモジュール上にある
子プロセッサモジュール用のファイルを読出し、そのデ
ータとそのデータを書込むべきアドレスをパケットに編
集して、バスを経由して子プロセッサモジュールに送信
していた。子プロセッサモジュールは受取ったパケット
から指定されたアドレスにそのデータを書込んでいた。

【０００３】この場合、子プロセッサモジュールのこの
処理は全てのＲＯＭ相当の不揮発性メモリ上で動作しな
ければならないので、そのプログラムに使用される不揮
発性メモリが大きくなることと、そのプログラム自身に
バグがあった場合のプログラム更新の時にＲＯＭ交換な
どの非常に大きな手間が発生するという問題があった。

【０００４】これらの問題を解決する手段として特開昭
６３−５４６３号公報がある。

【０００５】図６は同公報に示されているブロック図で
ある。図においては、親プロセッサモジュール２０と子
プロセッサモジュール３０はプロセッサモジュール間通
信バス１０で接続されている。

【０００６】子プロセッサモジュール３０は、プロセッ
サ３１と、このプロセッサ３１から読出し／書込み可能
なメモリ３２と、プロセッサモジュール間通信バス１０
とのインタフェース回路３３と、プロセッサ３１からは
読出しのみ可能なメモリ回路３６と、プロセッサモジュ
ール間通信バス１０を経由して親プロセッサモジュール
２０からのみメモリ回路３６に対して書込むためのメモ
リ書込み回路３７と、プロセッサモジュール間通信バス
１０を経由した親プロセッサモジュール２０からの指示
コマンドによりプロセッサ３１をリセットするコマンド
信号生成回路３４とを含んで構成されている。

【０００７】親プロセッサモジュール２０は、プロセッ
サ２１とこのプロセッサ２１と、このプロセッサ２１か
ら読出し／書込み可能なメモリ２２と、プロセッサモジ
ュール間回路２３と、前述の指示コマンドをプロセッサ
モジュール間通信バス１０とのインタフェース回路２３
と、前述の指示コマンドをプロセッサモジュール間通信
バス１０に送出する指示コマンド送出回路２４と、ファ
イル５０とを含んで構成されている。

【０００８】かかる構成において、親プロセッサモジュ
ール２０が子プロセッサモジュール３０にＩＰＬ（Ｉｎ
ｉｔｉａｌＰｒｏｇｒａｍＬｏａｄ）を行う場合、
プロセッサ２１により指示コマンド送出回路２４を通じ
て子プロセッサモジュール３０内のメモリ書込み回路３
７を経由することによってメモリ回路３６にファイル５
０内のプログラムが書込まれる。

【０００９】

【発明が解決しようとする課題】上述した特開昭６３−
５４６３号公報には、親プロセッサモジュール２０が子
プロセッサモジュール３０のメモリ回路３６のどのアド
レスにプログラムを書込むのかを指定できるかどうかの
記述がない。そこで、指定できる場合及びできない場合
につき、夫々の問題を考える。

【００１０】親プロセッサモジュールが書込みアドレス
を指定できない場合、子プロセッサモジュールは親プロ
セッサモジュールから送られてきたプログラムのデータ
を固定のアドレスに書込むことになる。すると、ＩＰＬ
を行うべきファイルが複数あると一番最後のファイルの
中身が最後に書込まれ、それ以前に書込まれたファイル
の中身は上書きされて消えてしまう。このため、１個の
子プロセッサモジュールに対しＩＰＬを行うべきファイ
ルが複数存在することが許されないという欠点がある。

【００１１】また、親プロセッサモジュールが書込みア
ドレスを指定できる場合、親プロセッサモジュールが子
プロセッサモジュールのメモリへ書込むべきプログラム
をパケットの形に編集してデータを送ることが必要であ
る。そして、その処理は、親プロセッサモジュールが自
分のプログラムをファイルから読出し、自分のメモリに
書込む処理（自分自身についてのＩＰＬ処理）とは全く
別な処理になる。このため、自分自身のＩＰＬ処理と子
プロセッサモジュールのＩＰＬ処理との２種類の違った
ＩＰＬ処理の機能を親プロセッサモジュール上に用意し
なければならず、親プロセッサモジュールのプログラム
規模が大きくなるという欠点がある。

【００１２】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は、親プロセッ
サモジュールが子プロセッサモジュールへのプログラム
をＩＰＬする場合、１個の子プロセッサモジュールに対
して複数のファイルを扱えるマルチプロセッサシステム
を提供することにある。

【００１３】また、本発明の他の目的は、親プロセッサ
モジュールが自分のプログラムを自分自身にＩＰＬする
場合と同じ処理で子プロセッサモジュールにＩＰＬする
ことによりＩＰＬ時に動く親プロセッサモジュールの規
模を小さくすることのできるマルチプロセッサシステム
を提供することにある。

【００１４】さらに、本発明の他の目的は、子プロセッ
サモジュールのプログラムにバグがあった場合、ＲＯＭ
（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）の交換をせずに
プログラムを更新することのできるマルチプロセッサシ
ステムを提供することにある。

【００１５】

【課題を解決するための手段】本発明によるマルチプロ
セッサシステムは、親プロセッサ及び子プロセッサから
なるマルチプロセッサシステムであって、前記子プロセ
ッサに設けられたメモリに対応する写像メモリ空間と、
この写像メモリ空間に対してイニシャライズプログラム
ロードを行うプログラムロード手段とを前記親プロセッ
サに設けたことを特徴とする。そして、写像メモリ空間
は、子プロセッサに設けられた物理メモリに対応して親
プロセッサに設けられた論理メモリ又は物理メモリによ
って実現されるのである。

【００１６】要するに本システムは、子プロセッサのメ
モリ空間が親プロセッサのメモリ空間の一部に写像され
る機能を有しているのである。これにより、子プロセッ
サのＩＰＬを行うためのプログラムを親プロセッサに設
ける必要がなくなる。また、子プロセッサのプログラム
にバグがあった場合にもＲＯＭの交換をせずにプログラ
ムを更新することができるのである。

【００１７】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。

【００１８】図１は本発明によるマルチプロセッサシス
テムの実施の一形態を示すブロック図である。同図にお
いて、図６と同等部分は同一符号により示されており、
その部分の詳細な説明は省略する。同図を参照すると、
本形態によるマルチプロセッサシステムは、親プロセッ
サモジュール２０と子プロセッサモジュール３０とがプ
ロセッサモジュール間通信バス１０により接続された構
成である。

【００１９】子プロセッサモジュール３０は、プロセッ
サ３１と、プロセッサ３１から読出し／書込み可能なメ
モリ３２と、プロセッサモジュール間通信バス１０との
インタフェース回路３３と、プロセッサモジュール間通
信バス１０を経由した親プロセッサモジュール２０から
の指示コマンドによりプロセッサ３１をリセットするコ
マンド信号生成回路３４と親プロセッサモジュール２０
の親側メモリ写像回路２５と連携してメモリ３２を親プ
ロセッサモジュール２０のメモリ２２の一部に写像する
子側メモリ写像制御回路３５とを含んで構成されてい
る。

【００２０】親プロセッサモジュール２０は、プロセッ
サ２１と、プロセッサ２１から読出し／書込み可能なメ
モリ２２と、プロセッサモジュール間通信バス１０との
インタフェース回路２３と、子プロセッサモジュール３
０に対して特定の指示コマンドをプロセッサモジュール
間通信バス１０に送出する指示コマンド送出回路２４
と、各プロセッサモジュール用プログラムファイルを含
んでいるファイル５０と、子プロセッサモジュール３０
の子側メモリ写像回路３５と連携して子プロセッサモジ
ュール３０のメモリ３２を親プロセッサモジュール２０
のメモリ２２の一部に写像する親側メモリ写像制御回路
２５とを含んで構成されている。

【００２１】ここで、図１中の親側メモリ写像制御回路
２５及び子側メモリ写像制御回路３５について図２を参
照して説明する。図２において、図１，図６と同等部分
は同一符号により示されている。図２を参照すると、子
プロセッサモジュール３０と同様な他の子プロセッサモ
ジュール４０がプロセッサモジュール間通信バス１０に
接続されている。

【００２２】親プロセッサモジュール２０のプロセッサ
２１がメモリ２２にデータを書込んだ時、親側メモリ写
像制御回路２５は、書込まれたアドレスが子プロセッサ
モジュールの写像メモリ空間２２１か写像メモリ空間２
２２かを判断する。ここで、書込まれたアドレスが仮に
写像メモリ空間２２１ならば、インタフェース回路２３
及びインタフェース回路３３を経由して、該当する子プ
ロセッサモジュール３０に書込んだデータとアドレス情
報とを教える。この時、このアドレス情報は親側メモリ
写像制御回路２５によって、子プロセッサモジュール３
０のアドレスに変換されている。子プロセッサモジュー
ル３０の子側メモリ写像制御回路３５は親側メモリ写像
制御回路２５から教えられたデータを、メモリ３２の指
定されたアドレスに書込む。

【００２３】一方、親プロセッサモジュール２０のプロ
セッサ２１が写像メモリ空間２２２にデータを書込んだ
場合は、同様にインタフェース回路２３及びインタフェ
ース回路４３を経由して、該当する子プロセッサモジュ
ール４０に書込んだデータとアドレス情報とを教える。
この時、このアドレス情報は、親側メモリ写像制御回路
２５によって、子プロセッサモジュール４０のアドレス
に変換されている。子プロセッサモジュール４０の子側
メモリ写像制御回路４５は親側メモリ写像制御回路２５
から教えられたデータを、メモリ４２の指定されたアド
レスに書込む。

【００２４】また、子プロセッサモジュール３０のプロ
セッサ３１がメモリ３２にデータを書込んだ時、子側メ
モリ写像制御回路３５はそのデータとアドレス情報とを
インタフェース回路３３及びインタフェース回路２３を
経由して親側メモリ写像制御回路２５に教える。この
時、親側メモリ写像制御回路２５は教えられたアドレス
とどの子プロセッサモジュールから来た情報なのかを基
に、親プロセッサモジュール２０内部のメモリ２２のど
のアドレスに書込むべきなのかを判断する。そして、メ
モリ写像制御回路２５はそのアドレスにデータを書込
む。

【００２５】以上説明したように親側メモリ写像制御回
路２５と子側メモリ写像制御回路３５とが連携して子プ
ロセッサモジュール３０のメモリ３２を親プロセッサモ
ジュール２０のメモリ２２の一部の写像メモリ空間２２
１に写像する機能を実現するのである。子プロセッサモ
ジュール４０の場合についても、上述した子プロセッサ
モジュール３０の場合と同様である。

【００２６】

【実施例】次に、本システムのより具体的な実施例につ
いて図３を参照して詳細に説明する。図３において、図
１，図２，図６と同等部分は同一符号により示されてい
る。図３を参照すると、第１の実施例では、親プロセッ
サモジュール２０と、子プロセッサモジュール３０及び
子プロセッサモジュール４０とがプロセッサモジュール
間通信バス１０により接続されている。

【００２７】子プロセッサモジュール３０は、プロセッ
サ３１と、このプロセッサ３１から読出し／書込み可能
なメモリ３２と、プロセッサモジュール間通信バス１０
とのインタフェース回路３３と、プロセッサモジュール
間通信バス１０を経由した親プロセッサモジュール２０
からの指示コマンドによりプロセッサ３１をリセットす
るコマンド信号生成回路３４と、親プロセッサモジュー
ル２０の親側メモリ写像回路２５と連携してメモリ３２
を親プロセッサモジュール２０のメモリ２２の一部の写
像メモリ空間２２１に写像する子側メモリ写像制御回路
３５とを含んで構成されている。なお、子プロセッサモ
ジュール４０はプロセッサ４１，メモリ４２，インタフ
ェース回路４３，コマンド信号生成回路４４，子側メモ
リ写像制御回路４５を含み、子プロセッサモジュール３
０と同等の機能を有している。

【００２８】親プロセッサモジュール２０は、プロセッ
サ２１と、プロセッサ２１から読出し／書込み可能なメ
モリ２２と、プロセッサモジュール間通信バス１０との
インタフェース回路２３と、子プロセッサモジュール３
０のコマンド信号生成回路３４に対して特定の指示コマ
ンドをプロセッサモジュール間通信バス１０に送出する
指示コマンド送出回路２４と、親プロセッサモジュール
２０用プログラムファイル５１と、子プロセッサモジュ
ール３０用プログラムファイル５２と、子プロセッサモ
ジュール３０用パッチファイル５３と、子プロセッサモ
ジュール４０用プログラムファイル５４と、子プロセッ
サモジュール３０の子側メモリ写像回路３５と連携して
子プロセッサモジュール３０のメモリ３２を親プロセッ
サモジュール２０のメモリ２２の一部の写像メモリ空間
２２１に写像する親側メモリ写像制御回路２５とを含ん
で構成されている。子プロセッサモジュール３０のメモ
リ３２（００００番地から０９９９番地）は親プロセッ
サモジュール２０のメモリ２２の写像メモリ空間２２１
（５０００番地から５９９９番地）に写像され、子プロ
セッサモジュール４０のメモリ４２（００００番地から
０９９９番地）は親プロセッサモジュール２０のメモリ
２２の写像メモリ空間２２２（６０００番地から６９９
９番地）に写像されているものとする。

【００２９】かかる構成において、プログラムのＩＰＬ
を行う場合、親プロセッサモジュール２０のプロセッサ
２１が指示コマンド送出回路２４に対し、子プロセッサ
モジュール３０のリセット保持をする信号を送出するよ
う要求する。指示コマンド送出回路２４はプロセッサモ
ジュール間通信バス１０を通して子プロセッサモジュー
ル３０のコマンド信号生成回路３４によりリセット保持
要求を送信する。子プロセッサモジュール３０のコマン
ド信号生成回路３４はプロセッサ３１にリセット保持を
要求するコマンドを出し、プロセッサ３１は動作しない
状態になる。子プロセッサモジュール４０についても同
様である。

【００３０】その後、親プロセッサモジュール２０のプ
ロセッサ２１は親プロセッサモジュール２０用プログラ
ムファイル５１を読出す。この親プロセッサモジュール
２０用プログラムファイル５１の中には書込むべきデー
タと書込み先のアドレスとが入っているので、メモリ２
２上の指定されたアドレスにデータを書込むことによっ
て自分自身のＩＰＬを行う。この時、００００番地から
データが書込まれたとすると、書込まれたエリアは写像
メモリ空間２２１及び２２２のいずれでもないので、親
側メモリ写像回路２５は何もしない。

【００３１】次に、親プロセッサモジュール２０のプロ
セッサ２１は、子プロセッサモジュール３０用プログラ
ムファイル５２を読出す。この子プロセッサモジュール
３０用プログラムファイル５２の中にも書込むべきデー
タと書込み先のアドレスとが入っているので、メモリ２
２上の指定されたアドレスにデータを書込む。この時、
５０００番地からデータが書込まれたとする。すると、
書込まれたエリアは写像メモリ空間２２１なので、親側
メモリ写像制御回路２５は、子プロセッサモジュール３
０用のアドレスに変換するため指定されたアドレス５０
００番地から「５０００」を引き、００００番地に変換
したアドレスと、書込んだデータとをインタフェース回
路２３及びインタフェース回路３３を経由して、該当す
る子プロセッサモジュール３０に教える。

【００３２】子プロセッサモジュール３０の子側メモリ
写像制御回路３５は親側メモリ写像制御回路２５から教
えられたデータをメモリ３２の指定されたアドレス００
００番地に書込む。こうして親プロセッサモジュール２
０が子プロセッサモジュール３０用プログラムファイル
５２内のデータ全てを写像メモリ空間２２１に書込むこ
とによって、子プロセッサモジュール３０にプログラム
がＩＰＬ処理されたことになる。

【００３３】次に親プロセッサモジュール２０のプロセ
ッサ２１は、子プロセッサモジュール３０用パッチファ
イル５３を読出す。子プロセッサモジュール３０用パッ
チファイル５３の中にも書込むべきデータと書込み先の
アドレスとが入っているので、メモリ２２上の指定され
たアドレスにデータを書込む。この時、５９００番地か
らデータが書込まれたとする。すると、書込まれたエリ
アは写像メモリ空間２２１なので、親側メモリ写像制御
回路２５は、子プロセッサモジュール３０用のアドレス
に変換するため指定されたアドレス５９００番地から
「５０００」を引き、０９００番地に変換したアドレス
と書込んだデータをインタフェース回路２３及びインタ
フェース回路３３を経由して、該当する子プロセッサモ
ジュール３０に教える。

【００３４】子プロセッサモジュール３０の子側メモリ
写像制御回路３５は親側メモリ写像制御回路２５から教
えられたデータをメモリ３２の指定されたアドレス０９
００番地に書込む。こうして子プロセッサモジュール３
０用のパッチファイル５３内のデータ全てを写像メモリ
空間２２１に書込むことによって子プロセッサモジュー
ル３０にパッチファイルがＩＰＬされたことになる。こ
の時、子プロセッサモジュール３０用のプログラムファ
イル５２でＩＰＬされたプログラムの一部分が書換えら
れたことになる。

【００３５】次に親プロセッサモジュール２０のプロセ
ッサ２１は、子プロセッサモジュール４０用プログラム
ファイル５４を読出す。子プロセッサモジュール４０用
プログラムファイル５４の中にも書込むべきデータと書
込み先のアドレスとが入っているので、メモリ２２上の
指定されたアドレスにデータを書込む。この時、６００
０番地からデータが書込まれたとする。すると、書込ま
れたエリアは写像メモリ空間２２２なので、親側メモリ
写像制御回路２５は、子プロセッサモジュール４０用の
アドレスに変換するため指定されたアドレス６０００番
地から「６０００」を引き、００００番地変換にしたア
ドレスと書込んだデータをインタフェース回路２３及び
インタフェース回路４３を経由して、該当する子プロセ
ッサモジュール４０に教える。以後同様にして子プロセ
ッサモジュール４０についてもＩＰＬ処理される。

【００３６】次に、本発明の第２の実施例について図４
を参照して詳細に説明する。図４において、図１〜図
３，図６と同等部分は同一符号により示されている。図
４を参照すると、図３の第１の実施例との違いは、親プ
ロセッサモジュール２０上には写像されるメモリが実体
として搭載されていない点である。つまり、物理メモリ
ではなく、論理メモリ空間２６，２７として搭載され
る。

【００３７】親プロセッサモジュール２０と、子プロセ
ッサモジュール３０及び子プロセッサモジュール４０と
は、プロセッサモジュール間通信バス１０及び外部メモ
リバス６０により接続されている。

【００３８】子プロセッサモジュール３０は、プロセッ
サ３１と、このプロセッサ３１から読出し／書込み可能
なメモリ３２と、プロセッサモジュール間通信バス１０
とのインタフェース回路３３と、プロセッサモジュール
間通信バス１０を経由した親プロセッサモジュール２０
からの指示コマンドにより各種の動作をするコマンド信
号生成回路３４と、コマンド信号生成回路３４からの要
求により、子プロセッサモジュール３０のメモリ３２を
外部メモリバス６０に接続したり、プロセッサ３１に接
続したりするメモリ接続切替回路３９とを含んで構成さ
れている。なお、子プロセッサモジュール４０はプロセ
ッサ４１，メモリ４２，インタフェース回路４３，コマ
ンド信号生成回路４４，メモリ接続切替回路４９を含
み、子プロセッサモジュール３０と同等の機能を有して
いる。

【００３９】親プロセッサモジュール２０は、プロセッ
サ２１と、プロセッサ２１から読出し／書込み可能なメ
モリ２２と、プロセッサモジュール間通信バス１０との
インタフェース回路２３と、子プロセッサモジュール３
０のコマンド信号生成回路３４に対して特定の指示コマ
ンドをプロセッサモジュール間通信バス１０に送出する
指示コマンドを送出回路２４と、親プロセッサモジュー
ル２０用プログラムファイル５１と、子プロセッサモジ
ュール３０用プログラムファイル５２と、子プロセッサ
モジュール３０用パッチファイル５３と、子プロセッサ
モジュール４０用プログラムファイル５４とを含んで構
成されている。

【００４０】子プロセッサモジュール３０のメモリ３２
（００００番地から０９９９番地）が外部メモリバス６
０に接続された場合は、そのメモリ３２が親プロセッサ
モジュール２０の論理メモリ空間２６（５０００番地か
ら５９９９番地）に写像されると共に子プロセッサモジ
ュール３０のプロセッサ３１からメモリ３２へはアクセ
スできなくなる。子プロセッサモジュール４０のメモリ
４２（００００番地から０９９９番地）が外部メモリバ
ス６０に接続された場合はそのメモリ４２が親プロセッ
サモジュール２０の論理メモリ空間２７（６０００番地
から６９９９番地）に写像されると共に子プロセッサモ
ジュール４０のプロセッサ４１からメモリ４２へはアク
セスできなくなる。

【００４１】かかる構成において、プログラムのＩＰＬ
を行う場合は、親プロセッサモジュール２０のプロセッ
サ２１が指示コマンドの送出回路２４に対し、子プロセ
ッサモジュール３０のリセット保持をする信号とメモリ
３２を外部メモリバス６０に接続する信号を送出するよ
う要求する。指示コマンド送出回路２４はプロセッサモ
ジュール間通信バス１０を通して子プロセッサモジュー
ル３０のコマンド信号生成回路３４にリセット保持要求
とメモリバス接続要求を送信する。

【００４２】子プロセッサモジュール３０のコマンド信
号生成回路３４はプロセッサ３１にリセット保持を要求
するコマンドを出すと共に、メモリ接続切替回路３９に
メモリ３２を外部メモリバス６０に接続することを要求
するコマンドを出す。これによりプロセッサ３１は動作
しない状態になり、メモリ切替回路３９はメモリ３２を
外部メモリバス６０に接続する。親プロセッサモジュー
ル２０は子プロセッサモジュール４０に対しても同様な
処理を行う。

【００４３】その後、親プロセッサモジュール２０は第
１の実施例の場合と同様にして自分自身のプログラムと
子プロセッサモジュールのプログラムとをファイルから
読出してメモリに書込む。しかし、親側メモリ写像制御
回路２５はないためアドレスの変換等は行わない。

【００４４】こうして全てのファイルの書込みが終わっ
た後、親プロセッサモジュール２０のプロセッサ２１が
指示コマンド送出回路２４に対し子プロセッサモジュー
ル３０のメモリ３２をプロセッサ３１に接続する信号を
送出するよう要求する。指示コマンド送出回路２４はプ
ロセッサモジュール間通信バス１０を通して、子プロセ
ッサモジュール３０のコマンド信号生成回路３４にメモ
リ接続要求を送信する。すると、子プロセッサモジュー
ル３０のコマンド信号生成回路３４は、メモリ接続切替
回路３９にメモリ３２をプロセッサ３１に接続すること
を要求するコマンドを出す。これにより、ＩＰＬ処理を
完了する。子プロセッサモジュール４０についても同様
にＩＰＬ処理を行う。

【００４５】次に、本発明の第３の実施例について図５
を参照して詳細に説明する。図５において、図１〜図
４，図６と同等部分は同一符号により示されている。図
５を参照すると、図４の第２の実施の形態との違いは、
子プロセッサモジュール３０のメモリの実体が子プロセ
ッサモジュール３０上にはなく、メモリ接続切替回路２
８も親プロセッサモジュール２０上にある点である。つ
まり、子プロセッサモジュール３０には、論理メモリ空
間３８として搭載される。

【００４６】親プロセッサモジュール２０と、子プロセ
ッサモジュール３０及び子プロセッサモジュール４０と
は、プロセッサモジュール間通信バス１０及び外部メモ
リバス６０により接続されている。

【００４７】子プロセッサモジュール３０は、プロセッ
サ３１と、プロセッサモジュール間通信バス１０とのイ
ンタフェース回路３３と、プロセッサモジュール間通信
バス１０を経由して親プロセッサモジュール２０からの
指示コマンドによりプロセッサ３１をリセットするコマ
ンド信号生成回路３４とを含んで構成されている。ま
た、親プロセッサモジュール２０の写像メモリ空間２２
１が外部メモリバス６０に接続された場合には、そのエ
リアが子プロセッサモジュール３０の論理メモリ空間３
８に写像される。

【００４８】なお、子プロセッサモジュール４０はプロ
セッサ４１，論理メモリ空間４８，インタフェース回路
４３，コマンド信号生成回路４４を含み、子プロセッサ
モジュール３０と同等の機能を有している。

【００４９】親プロセッサモジュール２０は、プロセッ
サ２１と、プロセッサ２１から読出し／書込み可能なメ
モリ２２と、プロセッサモジュール間通信バス１０との
インタフェース回路２３と、子プロセッサモジュール３
０のコマンド信号生成回路３４に対して特定の指示コマ
ンドをプロセッサモジュール間通信バス１０に送出する
指示コマンド送出回路２４と、親プロセッサモジュール
２０用プログラムファイル５１と、子プロセッサモジュ
ール３０用プログラムファイル５２と、子プロセッサモ
ジュール３０用パッチファイル５３と、子プロセッサモ
ジュール４０用プログラムファイル５４と、メモリ２２
の一部の写像メモリ空間２２１及び２２２を外部メモリ
バス６０やプロセッサ２１に接続切替えをするメモリ接
続切替回路２８とを含んで構成されている。

【００５０】親プロセッサモジュール２０の写像メモリ
空間２２１，２２２が外部メモリバス６０に接続された
場合は、親プロセッサモジュール２０の写像メモリ空間
２２１（５０００番地から５９９９番地）は子プロセッ
サモジュール３０のメモリ空間３８（００００番地から
０９９９番地）に、親プロセッサモジュール２０の写像
メモリ空間２２２（６０００番地から６９９９番地）は
子プロセッサモジュール４０の論理メモリ空間４８（０
０００番地から０９９９番地）に夫々写像される。

【００５１】かかる構成において、プログラムのＩＰＬ
を行う場合は、親プロセッサモジュール２０のプロセッ
サ２１が指示コマンド送出回路２４に対し、子プロセッ
サモジュール３０のリセット保持をする信号を送出する
よう要求する。指示コマンド送出回路２４はプロセッサ
モジュール間通信バス１０を通して子プロセッサモジュ
ール３０のコマンド信号生成回路３４にリセット保持要
求を送信する。

【００５２】子プロセッサモジュール３０のコマンド信
号生成回路３４はプロセッサ３１にリセット保持を要求
する。これによりプロセッサ３１は動作しない状態にな
る。

【００５３】親プロセッサモジュール２０は子プロセッ
サモジュール４０に対しても同様な処理を行う。その
後、親プロセッサモジュール２０は第２の実施例の場合
と同様にして自分自身のプログラムと子プロセッサモジ
ュールのプログラムとをファイルから読出してメモリに
書込む。こうして全てのファイルが書込みが終わった
後、親プロセッサモジュール２０のプロセッサ２１がメ
モリ接続切替回路２８に対し写像メモリ空間２２１及び
２２２を外部メモリバス６０に接続するよう要求する。

【００５４】メモリ接続切替回路２８は、写像メモリ空
間２２１及び２２２を外部メモリバス６０に接続するの
で、子プロセッサモジュール３０及び４０の論理メモリ
空間３８及び４８上にプログラムのＩＰＬ処理が行われ
たことになる。

【００５５】要するに本システムでは、ＩＰＬ処理を行
うときに読出すファイルには、書込みべきメモリアドレ
スと書込むべきデータとを入れておき、子プロセッサモ
ジュールのメモリを親プロセッサのメモリに写像する機
能を設けているので、子プロセッサモジュールのメモリ
の一部をアドレス指定して上書きして書換えることがで
きる。よって、親プロセッサモジュールが子プロセッサ
モジュールへのプログラムをＩＰＬ処理する場合、１個
の子プロセッサモジュールに対して複数のファイルを扱
うことができるのである。

【００５６】また、子プロセッサモジュールのメモリを
親プロセッサのメモリに写像する機能を設けたことによ
り、親プロセッサモジュールは子プロセッサモジュール
に対してＩＰＬ処理を行っているという意識はなく、単
に自プロセッサモジュールのＩＰＬ処理を行うようにメ
モリの指定されたアドレスを指定されたデータに書換え
るだけで子プロセッサモジュールに対するＩＰＬ処理を
行うことができる。このため、子プロセッサモジュール
をＩＰＬ処理するためのプログラムが不要になり、ＩＰ
Ｌに関する親プロセッサモジュールのプログラム規模を
小さくすることができるのである。

【００５７】さらに本システムでは、子プロセッサモジ
ュールをＩＰＬ処理する場合に、子プロセッサ側ではプ
ログラムを動かす必要がない。したがって、子プロセッ
サモジュールのプログラムにバグがあった場合でもＲＯ
Ｍを交換することなく、プログラムを更新することがで
きるのである。

【００５８】なお、以上は子プロセッサモジュールが２
つの場合について説明したが、より多くの子プロセッサ
モジュールを含む場合についても同様に本システムを構
成することができる。この場合、子プロセッサモジュー
ル夫々に対応して写像メモリ空間及びイニシャライズプ
ログラムを用意すれば良い。

【００５９】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００６０】（７）前記プログラムロード手段は、イニ
シャライズプログラムが格納されたプログラムファイル
と、このファイルに格納されたイニシャライズプログラ
ムを読出して前記写像メモリ空間に書込む制御回路とを
含むことを特徴とする請求項１〜６のいずれかに記載の
マルチプロセッサシステム。

【００６１】（８）前記子プロセッサを複数含み、この
子プロセッサ夫々に対応して前記写像メモリ空間及び前
記イニシャライズプログラムを設けたことを特徴とする
請求項７記載のマルチプロセッサシステム。

【００６２】

【発明の効果】以上説明したように本発明は、親プロセ
ッサ及び子プロセッサからなるマルチプロセッサシステ
ムにおいて、子プロセッサに設けられたメモリに対応す
る写像メモリ空間と、この写像メモリ空間に対してイニ
シャライズプログラムロードを行う機能とを親プロセッ
サに設け、写像メモリ空間を、子プロセッサに設けられ
た物理メモリに対応して親プロセッサに設けられた論理
メモリ又は物理メモリによって実現することにより、子
プロセッサのＩＰＬ処理を行うためのプログラムを親プ
ロセッサに設ける必要がなくなり、ＩＰＬに関する親プ
ロセッサモジュールのプログラム規模を小さくすること
ができるという効果がある。また、子プロセッサのプロ
グラムにバグがあった場合にも、ＲＯＭの交換をせずに
プログラムを更新することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態によるマルチプロセッサ
システムの構成を示すブロック図である。

【図２】図１のマルチプロセッサシステムの写像メモリ
構成を示す図である。

【図３】本発明によるマルチプロセッサシステムの第１
の実施例の構成を示すブロック図である。

【図４】本発明によるマルチプロセッサシステムの第２
の実施例の構成を示すブロック図である。

【図５】本発明によるマルチプロセッサシステムの第３
の実施例の構成を示すブロック図である。

【図６】従来のマルチプロセッサシステムの構成を示す
ブロック図である。

【符号の説明】

１０プロセッサモジュール間通信バス２０親プロセッサモジュール２１，３１，４１プロセッサ２２，３２，４２メモリ２３，３３，４３インタフェース回路２４指示コマンド送出回路２５親側メモリ写像制御回路２６，２７，３８，４８論理メモリ空間２８，３９，４９メモリ接続切替回路３０，４０子プロセッサモジュール３５，４５子側メモリ写像制御回路５０，５１，５２，５３，５４プログラムファイル６０外部メモリバス２２１，２２２写像メモリ空間

Claims

【特許請求の範囲】

【請求項１】親プロセッサ及び子プロセッサからなる
マルチプロセッサシステムであって、前記子プロセッサ
に設けられたメモリに対応する写像メモリ空間と、この
写像メモリ空間に対してイニシャライズプログラムロー
ドを行うプログラムロード手段とを前記親プロセッサに
設けたことを特徴とするマルチプロセッサシステム。
【請求項２】前記写像メモリ空間は、前記子プロセッ
サに設けられた物理メモリに対応して前記親プロセッサ
に設けられた論理メモリによって実現されることを特徴
とする請求項１記載のマルチプロセッサシステム。
【請求項３】前記子プロセッサに設けられた物理メモ
リと前記親プロセッサに設けられた論理メモリとが専用
バスによって接続されていることを特徴とする請求項２
記載のマルチプロセッサシステム。
【請求項４】前記写像メモリ空間は、前記親プロセッ
サに設けられた物理メモリによって実現されることを特
徴とする請求項１記載のマルチプロセッサシステム。
【請求項５】前記写像メモリ空間に対応する論理メモ
リを前記子プロセッサに設けたことを特徴とする請求項
４記載のマルチプロセッサシステム。
【請求項６】前記親プロセッサに設けられた物理メモ
リと前記子プロセッサに設けられた論理メモリとが専用
バスによって接続されていることを特徴とする請求項５
記載のマルチプロセッサシステム。