JPS6057088B2 - デイジタル・アナログ変換方式 - Google Patents
デイジタル・アナログ変換方式Info
- Publication number
- JPS6057088B2 JPS6057088B2 JP16622681A JP16622681A JPS6057088B2 JP S6057088 B2 JPS6057088 B2 JP S6057088B2 JP 16622681 A JP16622681 A JP 16622681A JP 16622681 A JP16622681 A JP 16622681A JP S6057088 B2 JPS6057088 B2 JP S6057088B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bits
- address
- bus
- position data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、中央処理装置（ＣＰＵ）を用い、記憶装置（
メモリ）に記憶されたデータをディジタル・アナログ変
換（Ｄ／Ａ変換）するＤ／Ａ変換方式に関するものであ
る。
メモリ）に記憶されたデータをディジタル・アナログ変
換（Ｄ／Ａ変換）するＤ／Ａ変換方式に関するものであ
る。
第１図は従来のＤ／Ａ変換方式を用いたサーボ方式のＸ
−Ｙプロッタを示している。
−Ｙプロッタを示している。
第１図において、１はＸ軸およびＹ軸の位置データが記
憶されたメモリ、２はＣＰＵ（ＣｅｎｔｅｒＰｒｏｃｅ
ｓｓｉｎｇＵｎｉｔ）であり、このＣＰＵ２からアドレ
スバス３を介してメモリ１にアドレス信号が印加される
と、このメモリ１よりＸ軸またはＹ軸の位置データがデ
ータバス４を介してＣＰＵ２に取込まれ、種々演算処理
が行なわれる。
憶されたメモリ、２はＣＰＵ（ＣｅｎｔｅｒＰｒｏｃｅ
ｓｓｉｎｇＵｎｉｔ）であり、このＣＰＵ２からアドレ
スバス３を介してメモリ１にアドレス信号が印加される
と、このメモリ１よりＸ軸またはＹ軸の位置データがデ
ータバス４を介してＣＰＵ２に取込まれ、種々演算処理
が行なわれる。
５はデコーダであり、アドレス信号に含まれるチップセ
レクト信号がデコーダ５でデコーダされ、選択信号とし
て出力され、データラッチ６、６’に印加される。
レクト信号がデコーダ５でデコーダされ、選択信号とし
て出力され、データラッチ６、６’に印加される。
ＣＰＵ２よるデータバス４を介して出力された位置デー
タの上位ビットデータは例えばデータラッチ６にラッチ
され、またＣＰＵ２よりデータバス４を介して出力され
た位置データの下位ビットデータはデータラッチ６’に
ラッチされる。このようにデータラッチ６、６’に分割
されてラッチされた位置データはＤ／Ａ変換器（Ｄ／Ａ
コンバータ）７でアナログ信号に変換され、サーボアン
プ８の一方の入力端子に入力される。サーボアンプ８の
出力はモータ９に印加され、モータ９が回転し、例えば
Ｘ−ＹプロッタのペンをＸ軸に沿つて移動させる。１０
はポテンショメータであり、このポテンショメータ１０
の可動端子は上記モータ９によつて駆動される。
タの上位ビットデータは例えばデータラッチ６にラッチ
され、またＣＰＵ２よりデータバス４を介して出力され
た位置データの下位ビットデータはデータラッチ６’に
ラッチされる。このようにデータラッチ６、６’に分割
されてラッチされた位置データはＤ／Ａ変換器（Ｄ／Ａ
コンバータ）７でアナログ信号に変換され、サーボアン
プ８の一方の入力端子に入力される。サーボアンプ８の
出力はモータ９に印加され、モータ９が回転し、例えば
Ｘ−ＹプロッタのペンをＸ軸に沿つて移動させる。１０
はポテンショメータであり、このポテンショメータ１０
の可動端子は上記モータ９によつて駆動される。
ポテンショメータ１０の可動端子にあられれる分圧電圧
はサーボアンプ８の他方の入力端子に印加され、サーボ
アンプの２入力が一致すると、モータ９の回転が停止”
するものてある。以上の動作を繰返し行い、ペンをＸ軸
、Ｙ軸方向に移動させることによつて所定の図形、文字
等を作成するものである。上記従来例における位置デー
タは１２ビット、データバス８ビット、アドレスバスは
１６ビット、丁Ｄ／Ａ変換器７は１２ビットであり、１
２ビットの位置データが８ビットのデータバスでは一度
に転送できないために、例えば２ビットの位置データと
上位８ビットを先ずデータバスを介してデータラツチ６
に転送し、次に位置データの下位４ビットをデータラッ
チ６″に転送し、両データラッチ６，６″にラッチされ
た１２ビットの位置データが１２ビットのＤ／Ａ変換器
７でＡ／Ｄ変換されるものがある。
はサーボアンプ８の他方の入力端子に印加され、サーボ
アンプの２入力が一致すると、モータ９の回転が停止”
するものてある。以上の動作を繰返し行い、ペンをＸ軸
、Ｙ軸方向に移動させることによつて所定の図形、文字
等を作成するものである。上記従来例における位置デー
タは１２ビット、データバス８ビット、アドレスバスは
１６ビット、丁Ｄ／Ａ変換器７は１２ビットであり、１
２ビットの位置データが８ビットのデータバスでは一度
に転送できないために、例えば２ビットの位置データと
上位８ビットを先ずデータバスを介してデータラツチ６
に転送し、次に位置データの下位４ビットをデータラッ
チ６″に転送し、両データラッチ６，６″にラッチされ
た１２ビットの位置データが１２ビットのＤ／Ａ変換器
７でＡ／Ｄ変換されるものがある。
しかしながら、上記従来例のように、データを分割して
転送する場合、Ｄ／Ａ変換器７への位置データロードの
プログラムが複雑になるとともに、データラッチ６，６
″にラッチされていた位置データが新たに転送される位
置データに変更される際に、上位８ビットは新たな位置
データ、下位４ビットは前の位置データとなる状態を経
て、上位８ビット、下位４ビットともに新たな位置デー
タとなるために、スパイク状の不要な信号が発生する欠
点があつた。
転送する場合、Ｄ／Ａ変換器７への位置データロードの
プログラムが複雑になるとともに、データラッチ６，６
″にラッチされていた位置データが新たに転送される位
置データに変更される際に、上位８ビットは新たな位置
データ、下位４ビットは前の位置データとなる状態を経
て、上位８ビット、下位４ビットともに新たな位置デー
タとなるために、スパイク状の不要な信号が発生する欠
点があつた。
本発明は上記従来の欠点を除去するものてあり、以下に
本発明の一実施例について第２図とともに説明する。
本発明の一実施例について第２図とともに説明する。
本実施例はＣＰＵ（８０８５）を用いた実施例であり、
データバスは８ビット（ＤＯ−Ｄ７）、アドレスバスは
１６ビット（ＡＯ−Ａｌ５）であり、アドレスバス（Ａ
Ｏ〜Ａ７）とデータバス（ＤＯ−Ｄ７）は共用されてい
る。
データバスは８ビット（ＤＯ−Ｄ７）、アドレスバスは
１６ビット（ＡＯ−Ａｌ５）であり、アドレスバス（Ａ
Ｏ〜Ａ７）とデータバス（ＤＯ−Ｄ７）は共用されてい
る。
１はメモリであり、このメモリ１には、Ｘ軸およびＹ軸
の位置データ（１２ビット）が下位８ビット、上位４ビ
ットに分けられて記憶されている。
の位置データ（１２ビット）が下位８ビット、上位４ビ
ットに分けられて記憶されている。
なお上位の残り４ビットはチップセレクト用に割当てら
れている。１１はアドレスデコーダであり、このアドレ
スデコーダ１１には、アドレスバス（Ａｌ２〜Ａｌ５）
が接続され、メモリ１やＩ／０ボート１２のアドレス信
号であるか、またはＸ．軸、Ｙ軸の位置データ信号であ
るかの識別信号が出力され、この識別信号によつてＸ軸
Ｄ／Ａデータラッチ１３、Ｙ軸Ｄ／Ａデータラッチ１３
、メモリ１、Ｉ／０ボート１２が制御される。
れている。１１はアドレスデコーダであり、このアドレ
スデコーダ１１には、アドレスバス（Ａｌ２〜Ａｌ５）
が接続され、メモリ１やＩ／０ボート１２のアドレス信
号であるか、またはＸ．軸、Ｙ軸の位置データ信号であ
るかの識別信号が出力され、この識別信号によつてＸ軸
Ｄ／Ａデータラッチ１３、Ｙ軸Ｄ／Ａデータラッチ１３
、メモリ１、Ｉ／０ボート１２が制御される。
１４はアドレスラッチであり、このアドレスラッチ１４
にはアドレス信号の下位８ビット（ＡＯ〜Ａ７）がラッ
チされる。
にはアドレス信号の下位８ビット（ＡＯ〜Ａ７）がラッ
チされる。
１５はストローブデコーダである。
１６は１２ヒットのＸ軸位置データをＤ／Ａ変換するＤ
／Ａコンバータ、１６″は１２ビットのＹ軸位置データ
をＤ／Ａ変換するＤ／Ａコンバータ、８，８″はサーボ
アンプ、９，９″はモータ、１０，１『はポテンショメ
ータである。
／Ａコンバータ、１６″は１２ビットのＹ軸位置データ
をＤ／Ａ変換するＤ／Ａコンバータ、８，８″はサーボ
アンプ、９，９″はモータ、１０，１『はポテンショメ
ータである。
次に本実施例の動作について説明する。
ロード命令〔ＬＨＬＤ〕により１２ビットのＸ軸位置デ
ータおよび４ビットの識別信号がメモリ１よりＣＰＵ２
内のレジスタＨ，Ｌに転送される。次のムーブ命令〔Ｍ
ＯＶＭ，Ａ〕により、アキュムレータ〔Ａレジスタ〕の
内容がレジスタＨ，Ｌで指示されるメモリ番地にストア
（記憶）される動作が行なわれる。すなわち、ムーブ命
令によつて、レジスタＨ，Ｌ内のＸ軸位置データ（１２
ビット）および識別信号（４ビット）が１６ビットのア
ドレスバスに出力される。なおこのムーブ命令はレジス
タノＨ，Ｌのデータをアドレスバスに出力させることを
目的としたものであり、このムーブ命令によつてアキュ
ムレータの内容がメモリに転送される記憶されることは
ない。このアドレスバスに出力されたＸ軸位置データは
、アドレスデコーダ１１より出力される選択信号によつ
てＸ軸Ｄ／Ａデータラッチ１３にラッチされ、次段のＤ
／Ａコンバータ１６によりアナログ信号に変換され、ペ
ンをＸ軸方向に移動させるものである。以上のステップ
を必要なだけループさせてペンを順次移動させて、図形
、文字等を描くものである。なお上記動作はＸ軸のみの
動作であるが、Ｙ軸方向の動作も同様である。上記実施
例では、Ｄ／Ａコンバータへのデータロードにムーブ命
令を用いているが、値のメモリアクセス命令、例えばＳ
ＴＡ命令、ＳＴＡＸ命令を用いてもよく、またＩ／Ｏア
クセス命令を用いてもよい。
ータおよび４ビットの識別信号がメモリ１よりＣＰＵ２
内のレジスタＨ，Ｌに転送される。次のムーブ命令〔Ｍ
ＯＶＭ，Ａ〕により、アキュムレータ〔Ａレジスタ〕の
内容がレジスタＨ，Ｌで指示されるメモリ番地にストア
（記憶）される動作が行なわれる。すなわち、ムーブ命
令によつて、レジスタＨ，Ｌ内のＸ軸位置データ（１２
ビット）および識別信号（４ビット）が１６ビットのア
ドレスバスに出力される。なおこのムーブ命令はレジス
タノＨ，Ｌのデータをアドレスバスに出力させることを
目的としたものであり、このムーブ命令によつてアキュ
ムレータの内容がメモリに転送される記憶されることは
ない。このアドレスバスに出力されたＸ軸位置データは
、アドレスデコーダ１１より出力される選択信号によつ
てＸ軸Ｄ／Ａデータラッチ１３にラッチされ、次段のＤ
／Ａコンバータ１６によりアナログ信号に変換され、ペ
ンをＸ軸方向に移動させるものである。以上のステップ
を必要なだけループさせてペンを順次移動させて、図形
、文字等を描くものである。なお上記動作はＸ軸のみの
動作であるが、Ｙ軸方向の動作も同様である。上記実施
例では、Ｄ／Ａコンバータへのデータロードにムーブ命
令を用いているが、値のメモリアクセス命令、例えばＳ
ＴＡ命令、ＳＴＡＸ命令を用いてもよく、またＩ／Ｏア
クセス命令を用いてもよい。
また上記実施例では、アドレスバスの一部とデータバス
とを共用したＣＰＵの例てあるが、アドレスバスとデー
タバスとがそれぞれ独立しているＣＰＵを用いても同様
である。
とを共用したＣＰＵの例てあるが、アドレスバスとデー
タバスとがそれぞれ独立しているＣＰＵを用いても同様
である。
さらに、上記実施例ではＤ／Ａコンバータの前段にデー
タラッチを設けているが、Ｄ／Ａコンバータの後段にサ
ンプルホールド回路を設けてもよいものである。以上の
ように、本発明によれば、メモリ内のデータをＣＰＵ内
のレジスタに転送した後、このレジスタで指示されたア
ドレスへの実行命令によりこのレジスタの内容を一度に
アドレスバスを介してＤ／Ａ変換器にロードするため、
プログラムが簡単になる利点を有する。また本発明によ
れは、データを２回に分けて出力する際に生じるスパイ
ク状の不要電圧の発生を防止できるものである。
タラッチを設けているが、Ｄ／Ａコンバータの後段にサ
ンプルホールド回路を設けてもよいものである。以上の
ように、本発明によれば、メモリ内のデータをＣＰＵ内
のレジスタに転送した後、このレジスタで指示されたア
ドレスへの実行命令によりこのレジスタの内容を一度に
アドレスバスを介してＤ／Ａ変換器にロードするため、
プログラムが簡単になる利点を有する。また本発明によ
れは、データを２回に分けて出力する際に生じるスパイ
ク状の不要電圧の発生を防止できるものである。
第１図は従来のサーボ方式Ｘ−Ｙ７′叱ンタの要部のフ
ロック図、第２図は本発明の一実施例におけるサーボ方
式Ｘ−Ｙプロッタの要部のブロック図である。 １・・・・・・メモリ、２・・・・・・ＣＰＵｌ３・・
・・・アドレスバス、４・・・・・・データバス、８，
８″・・・・・・サーボアンプ、９，９″・・・・・・
モータ、１０，１『・・・・・・ポテンショメータ、１
１・・・・・アドレスデコーダ、１２・・Ｉ／０ボート
、１３，１３″・・・・データラッチ、１４・・・・ア
ドレスラッチ、１５・・・・ストローブデコーダ、１６
，１６″・・・・Ｄ／Ａコンバータ。
ロック図、第２図は本発明の一実施例におけるサーボ方
式Ｘ−Ｙプロッタの要部のブロック図である。 １・・・・・・メモリ、２・・・・・・ＣＰＵｌ３・・
・・・アドレスバス、４・・・・・・データバス、８，
８″・・・・・・サーボアンプ、９，９″・・・・・・
モータ、１０，１『・・・・・・ポテンショメータ、１
１・・・・・アドレスデコーダ、１２・・Ｉ／０ボート
、１３，１３″・・・・データラッチ、１４・・・・ア
ドレスラッチ、１５・・・・ストローブデコーダ、１６
，１６″・・・・Ｄ／Ａコンバータ。
Claims (1)
- １ ｎビットからなるデータが記憶された記憶装置と、
ｎビットより小さいビット数のデータバスを介して上記
記憶装置から転送される上記データの上位ビット、下位
ビットを記憶するレジスタを有する中央処理装置と、ｎ
ビット以上のビット数を有するアドレスバスを介して上
記レジスタより転送される上記データをディジタル・ア
ナログ変換するディジタル・アナログ変換器とを具備し
、番地指定を伴う命令により上記レジスタに記憶された
データを上記アドレスバスを介して上記ディジタル・ア
ナログ変換器に転送することを特徴とするディジタル・
アナログ変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16622681A JPS6057088B2 (ja) | 1981-10-16 | 1981-10-16 | デイジタル・アナログ変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16622681A JPS6057088B2 (ja) | 1981-10-16 | 1981-10-16 | デイジタル・アナログ変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868151A JPS5868151A (ja) | 1983-04-22 |
| JPS6057088B2 true JPS6057088B2 (ja) | 1985-12-13 |
Family
ID=15827444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16622681A Expired JPS6057088B2 (ja) | 1981-10-16 | 1981-10-16 | デイジタル・アナログ変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057088B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229515A (ja) * | 1988-05-27 | 1990-01-31 | Ceramaspeed Ltd | 放射電熱器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS608990U (ja) * | 1983-06-30 | 1985-01-22 | 日本電気ホームエレクトロニクス株式会社 | 文字発生用ｒｏｍを有するマイクロコンピユ−タシステム |
| JPS61133456A (ja) * | 1984-11-30 | 1986-06-20 | Sony Corp | マイクロプロセツサの出力信号伝送装置 |
-
1981
- 1981-10-16 JP JP16622681A patent/JPS6057088B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229515A (ja) * | 1988-05-27 | 1990-01-31 | Ceramaspeed Ltd | 放射電熱器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5868151A (ja) | 1983-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4025838A (en) | Signal modification device for memory controlled manipulator apparatus | |
| US5063498A (en) | Data processing device with direct memory access function processed as an micro-code vectored interrupt | |
| JPS636887B2 (ja) | ||
| US4298951A (en) | Nth Root processing apparatus | |
| JPS6057088B2 (ja) | デイジタル・アナログ変換方式 | |
| US4602330A (en) | Data processor | |
| JPS62245467A (ja) | シンボリツク処理システムおよび方法 | |
| JP2769384B2 (ja) | 演算制御ｉｃおよび情報処理装置 | |
| JPS58142446A (ja) | デ−タ処理装置 | |
| JP3135252B2 (ja) | アドレス指定装置 | |
| JPH03276357A (ja) | ｉ／ｏアドレス変換方式 | |
| JPH0721215A (ja) | データ変換装置 | |
| JPS6111493B2 (ja) | ||
| JPS63241647A (ja) | マイクロプロセツサ | |
| JPS6235151B2 (ja) | ||
| JPS60241135A (ja) | アドレス生成方式 | |
| JPH01201780A (ja) | 情報処理装置 | |
| JPS59140554A (ja) | 電子装置 | |
| JPS6141420B2 (ja) | ||
| JPH0254332A (ja) | 高速演算器のメモリ機構 | |
| JPH0256633A (ja) | コンピュータのシステム生成方式 | |
| JPH01209151A (ja) | パターン発生回路 | |
| JPS6353590A (ja) | キヤラクタジエネレ−タのアクセス回路 | |
| JPS61127004A (ja) | プログラマブル・コントロ−ラの入出力ユニツト | |
| JPS62192099A (ja) | デ−タ記憶装置 |