JP2548272B2 - 可変長符号化コード復号装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、画像データの通信・記録等のように、その
ままでは取り扱うデータ量が大規模となり、経済的でな
くなる場合に、データ圧縮及び冗長度抑圧を目的とした
可変長符号化コードの復号装置に関する。

従来の技術 従来の可変長符号化コード復号装置は、可変長符号化
コードの生成メカニズムを逆にさかのぼっていく手法
で、コードの復号処理を行っている。つまり、コード化
の体系を二分岐枝による木構造であると見なし、その根
幹の方向から樹状端に向かってトレースを行うというや
り方である。これを、例えば第５図（ａ）の、ハフマン
の手法による符号化コード系を用いて説明する。ハフマ
ン符号では、事象A,B,C,D,Eがそれぞれ表示する生起確
率を有するときに、それぞれの生起確率について各ステ
ップで下位の２個の事象の生起確率の和を求めてまとめ
ていくという処理を行い、最後に処理すべき事象の数が
２個になった時にその処理を終了する。その後に逆方向
から各ステップ毎に“0"および“1"のコードを割り当て
て行けばよいという方法である。第５図（ｂ）はこのコ
ード系を二分岐枝による木構造で示したものであり、こ
の木構造をトレースする形で復号処理が行われる。第５
図（ａ），（ｂ）を用いて、その復号処理過程を説明す
ると、第１ビット目が、“1"であればそのコードは事象
Ａを示しているとして復号処理が完了する。第１ビット
目が“0"であればP1分岐点に移動し、この場合は復号が
完了していないので次の第２ビット目を参照し、その値
が“1"であれば、そのコード“01"は事象Ｂを示してい
るとして復号処理が完了する。第２ビット目が“0"であ
ればP2分岐点へ移動し、以下、ある事象を示す端点まで
このようなトレース動作を繰り返す。このように、トレ
ースの方向を制御すると同時に、その移動後の点が最終
端点、つまり復号処理が終了したかどうかということを
フラグ情報を用いて、検出することにより、可変長符号
化コードの復号処理を実現することができる。

この手法は、実際のハードウェアでは、RAMあるいはR
OMを用いて分岐点情報をアドレスによって表現すること
により容易に実現することができる。

発明が解決しようとする課題 しかしながら、この方法では、復号されるコードを１
ビットずつシフトして復号回路に入力し、復号処理を行
うため、復号されるべき可変長符号化コードのコード長
が長いと、復号処理に要する時間が長くなる欠点があっ
た。

すなわち、従来の方法では、復号されるべき可変長符
号化コードがｍビット長であれば、ｍ回のテーブル参照
を必要とし、コード長が長ければ、復号化にかかる時間
が長くなっていた。

本発明は、かかる点に鑑み、復号されるべきコード
を、複数ビット一括で復号回路に与えることにより一回
の一致検出処理ごとに、可変長符号化コードを復号する
装置を提供するものである。

課題を解決するための手段 本発明は、要約するに、可変長符号化コードからなる
データ列を複数ビット単位で入力信号として入力し、そ
の入力信号に対し１ビット毎に、ドントケア部分を含ん
で予め定められた符号化コードテーブルと一致するか否
かの検出を行い、その入力信号に対応する固定長コード
データを出力するデータ比較アレイを備えた可変長符号
化コード復号装置である。また、上記装置は、復号され
るべき、可変長コードからなるデータ列を、直前に復号
処理を終了した可変長符号化コードのビット長の分だけ
シフトさせるバレルシフターをもっている。さらに、デ
ータ比較アレイによって可変長符号化コードを固定長コ
ードに復号し、その固定長コードに従ってパターンを生
成するパターン生成部と、復号された前記固定長コード
データを一時的に蓄積することのできるデータキューバ
ッファーを前記データ比較アレイと前記パターン生成部
との間に設けている。

作用 本発明によれば、上記のように、入力される複数ビッ
トの可変長符号化コード列に対して、ドントケア部分を
含む一致検出をデータ比較アレイを用いて一括して行
う。これにより、一回の一致処理によって必ず一個の可
変長符号化コードに対する復号処理を行うことができ
る。

実施例 本発明の可変長符号化コード復号装置の一実施例を図
面を用いて説明する。第１図は、本発明の一実施例を示
すブロック図であり、データシフター１、データ比較ア
レイ２、データキューバッファー３、パターン生成回路
４より構成される。複数ビットのデータシフトが可能な
前記データシフター１では、入力される可変長符号化コ
ードからなるデータから、前回の復号処理された可変長
符号化コードのビット長を、データ比較アレイ２からフ
ィードバックさせて、シフト量として与えることによ
り、今回の復号処理の対象となるデータを抽出する。デ
ータ比較アレイ２では、データシフター１から出力され
たデータが、ここに準備されている符号化コードテーブ
ルと間でドントケアを含む一致検出が行われる。

データ比較アレイ２に入力されたデータの一致検出
は、予め定められた符号化コードテーブルと比較するこ
とによって行われる。その時、比較用の符号化コードテ
ーブルのビットメモリのうち、ある部分は一致しなくて
もよい、すなわち、ドントケアを指定することを、マス
ク機能と呼ぶ。これは、比較用の符号化テーブルに指示
を与えることによって決められる。

また、一致検出された可変長コードのビット長は、次
回のデータシフト量として前記複数ビットデータシフタ
ー１にフィードバックされ、一致検出によって得られた
固定長コードは、データキューバッファー３を経て、パ
ターン生成回路４に与えられる。データキューバッファ
ー３は、先入れ先出し（FIFO）型RAMで構成され、パタ
ーン生成回路４でのパターン生成に要する時間が、復号
されたコードによって異なるため、パターン生成回路４
での処理時間とデータ比較アレイ２での処理時間との差
を吸収するために用いる。パターン生成回路４は、デー
タキューバッファー３から与えられる固定長コードによ
り、実際のデータパターンの生成を行う。たとえば、処
理される可変長符号化コードが、ファクシミリ等で用い
られるランレングスコードの場合には、このパターン生
成回路４では“白”及び“黒”に対応するビット列を生
成する。

以下図面を参照して本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例を示すブロック図であ
り、11はＮビット幅のデータバス、12はマルチプレク
サ、13はＮビット幅の下位データレジスタ、14はＮビッ
ト幅の上位データレジスタ、15は制御部、16は2Nビット
のデータから、連続したＮビットのデータをシフト操作
で選択できるバレルシフター、17は入力データレジス
タ、18はデータ比較アレイで、19のコンパレータアレイ
と20の復号情報テーブルから構成される。符号化コード
テーブルはコンパレータアレイ19に格納されており、復
号情報テーブルは、固定長コードと復号したデータのビ
ット数を含んでいる。21は出力データレジスタ、22はFI
FO型メモリ構造を有するデータキューバッファー、23は
データキューバッファー22に対するリード／ライト制御
部、24はパターン生成回路である。ここで、Ｎビットは
復号化対象の可変長符号化コードの最も長いコード長以
上のものであるとする。

復号処理をされる可変長符号化コードからなるデータ
が、Ｎビット単位でデータバス11を通じて上位データレ
ジスタ14と下位データレジスタ13とに入力される。この
時、データは右ずめで下位データレジスタ13、上位デー
タレジスタ14の順に入力される。マルチプレクサ12は、
制御部15からの制御信号101に従い下位データレジスタ1
3に、データバス11のデータを入力するか、上位データ
レジスタ14のデータを入力するかを選択する。直前の復
号処理で復号されたコードのビット長がn₁ビットであれ
ば、入力データレジスタ17のデータの中でn₁ビット分は
既に用いられたものである。そこで上位データレジスタ
14中のデータと下位データレジスタ13中のデータとをバ
レルシフター16を用いて、今回復号処理を受けるべきデ
ータとして、入力データレジスタ17へ入力し、更新する
必要がある。現在、バレルシフターに与えられているシ
フト量n₁に、今回のn₂ビットのシフト量を加えたシフト
量がＮビットを越えると（n₁＋n₂＞Ｎ）、シフト操作だ
けではＮビットの有効データを、入力データレジスタ17
には与えられない。そこで、制御部15は、制御信号102
と101によって上位データレジスタ14のデータをマルチ
プレクサ12を通して下位データレジスタ13に転送し、そ
の後に制御信号103によりデータバス11を介して新規デ
ータを上位データレジスタ14に入力する。そして、（n₁
＋n₂−Ｎ）を新しいシフト量として、バレルシフター16
によるシフト操作を行う。

バレルシフター16では、制御部15からの制御信号104
に従い、上位データレジスタ14のデータと下位データレ
ジスタ13のデータとの2Nビットから、連続したＮビット
のデータをシフト操作によって選択する。そして、この
選択されたＮビットデータが入力データレジスタ17に入
力される。データ比較アレイ18の中に含まれているコン
パレータアレイ19は、各ビットセルに対して比較操作を
行う時、ドントケアを選択的に与えるマスク機能と、ワ
イヤードOR型の一致検出機能を有している。取り扱う符
号化コードテーブルの変更が容易であるようにするた
め、RAMでこの部分を構成する。第３図，第４図はその
一実施例である。第３図，第４図の詳細な説明は後述す
る。コンパレータアレイ19で得られた一致信号106は、
復号情報テーブル20に入力される。

復号情報テーブル20は、前述の一致信号に従いパター
ン生成回路24で実データとしてのパターン列を生成する
のに必要な固定長コードと、一致検出された可変長符号
化コードが何ビット長であったかを示す情報とを出力デ
ータレジスタ21に出力する。出力データレジスタ21から
は、一致検出された可変長符号化コードのビット長が、
信号線109により制御部15に入力され、バレルシフター1
6の次回の制御に用いられる。前記パターン生成回路24
を制御する固定長の情報は、信号線108を通じてデータ
キューバッファー22に入力される。データキューバッフ
ァー22への読み出し／書き込みは、データキューリード
／ライト制御回路23によって制御される。書き込みタイ
ミングは、制御部15から信号線110を介して与えられ、
読み出しタイミングは、パターン生成回路24から信号線
114を介して与えられる。但し、この時データキューバ
ッファー22がキューフルで新しい情報を書き込めない場
合、キューフルであることを示すQFL信号をQFL＝“ハ
イ”として、信号線111を介して制御部15に戻し、QFL＝
“ロウ”となりQFL信号が解除されるまで、データの一
致検出処理を一時停止させる。

一方、データキューバッファー22がキューエンプティ
で何らデータが存在しない場合は、キューエンプティで
あることを示すQEMP信号をQEMP＝“ハイ”として、信号
線115を介してパターン生成回路24に入力し、QEMP＝
“ロウ”となりQEMP信号が解除されるまで、パターン生
成処理を一時停止させる。このように、データキューバ
ッファー22は、パターン生成回路24の処理時間と一致検
出処理の処理時間との差を吸収する一種のバッファとし
て働く。パターン生成回路24は、可変長符号化コードに
コード化された実際のパターン列を生成する。

次に、第３図，第４図を用いて、第２図中の一致検出
用のコンパレータアレイ19の一実施例について詳細に説
明する。

第３図は、コンパレータアレイを構成する１ビットの
比較回路であり、第４図はその比較回路を用いて５ワー
ド×５ビットのコンパレータアレイを構成した例であ
る。第１のＰ型トランジスタ31と、第２のＰ型トランジ
スタ32とのソース端子を電源端子304に接続する。第１
のＰ型トランジスタ31のドレイン端子を、第３のＮ型ト
ランジスタ33のソース端子と第５のＮ型トランジスタ35
のドレイン端子と接続し、さらに信号線306を介して第
２のＰ型トランジスタ32のゲート端子と第６のＮ型トラ
ンジスタ36のゲート端子と第１のインバータ48の入力に
接続する。第２のＰ型トランジスタ32のドレイン端子
を、第４のＮ型トランジスタ34のソース端子と第６のＮ
型トランジスタ36のドレイン端子と、さらに第１のＰ型
トランジスタ31のゲート端子と第５のＮ型トランジスタ
35のゲート端子とに接続する。第５のＮ型トランジスタ
35のソース端子と第６のＮ型トランジスタ36のソース端
子は接地する。第3,第４のＮ型トランジスタ33,34のド
レイン端子はそれぞれビット信号線302,303に接続す
る。第3,第４のＮ型トランジスタ33,34のゲート端子は
ともにコード情報ワード線301に接続する。

第７のＮ型トランジスタ37のドレイン端子と第８のＮ
型トランジスタ38のドレイン端子はともにセンス信号線
309に接続する。第７のＮ型トランジスタ37のゲート端
子は、第１のインバータ48の出力信号を入力信号とする
第２のインバータ49の出力端子と接続する。同様に第８
図のＮ型トランジスタ38のゲート端子は第１のインバー
タ48の出力端子と接続する。第７のＮ型トランジスタ37
のソース端子は第９のＮ型トランジスタ39のドレイン端
子と接続する。第８のＮ型トランジスタ38のソース端子
は第10のＮ型トランジスタ40のドレイン端子と接続す
る。第９のＮ型トランジスタ39のゲート端子を被比較デ
ータ線310に接続し、第10のＮ型トランジスタ40のゲー
ト端子を被比較データ線311に接続する。第9,第10のＮ
型トランジスタ39,40のソース端子をともに第11のＮ型
トランジスタ41のドレイン端子に接続する。第11のＮ型
トランジスタ41のゲート端子を第３のインバータ50の出
力端子に接続し、そのソース端子を接地する。

第12,第13のＰ型トランジスタ42,43のソース端子を電
源端子317に接続する。第12のＰ型トランジスタ42のド
レイン端子を第14のＮ型トランジスタ44のソース端子と
第６のＮ型トランジスタ46のドレインと接続し、さらに
信号線318を介して第３のインバータ50の入力端子と第1
3のＰ型トランジスタ43のゲート端子と第17のＮ型トラ
ンジスタ47のゲート端子に接続する。第13のＰ型トラン
ジスタ43のドレイン端子を第15のＮ型トランジスタ45の
ソース端子と第17のＮ型トランジスタ47のドレイン端子
と第12のＰ型トランジスタ42のゲート端子と第16のＮ型
トランジスタ46のゲート端子と接続する。第16,第17の
Ｎ型トランジスタ46,47のソース端子を接地する。第14
のＮ型トランジスタ44のドレイン端子をビット信号線31
4と接続し、第15のＮ型トランジスタ45のドレイン端子
をビット信号線315と接続する。第14,第15のＮ型トラン
ジスタ44,45のゲート端子をマスクワード線313に接続す
る。

次にこの比較回路の動作説明を行う。第３図におい
て、２点鎖線で囲まれた部分Ａは、比較時に対照される
符号化コードテーブルのデータを記憶するメモリセルと
して働き、コード情報ワード線301を“ハイ”に設定す
ることにより、ビット信号線302,303からコード情報が
書き込まれる。但し、ビット信号線302,303は一方が
“ハイ”であれば、他方が“ロウ”である関係を有す
る。同様に、２点鎖線で囲まれた部分Ｂは、符号化コー
ドデータのうち一致を検出しなくてもよい、すなわちド
ントケアとするビット位置を指定するデータ（以後、マ
スクデータという）を記憶するメモリセルとして働き、
マスクワード線313を“ハイ”に設定することにより、
ビット信号線314,315からマスクデータが書き込まれ
る。

A,Bの部分以外がワイヤードOR型の一致検出回路とし
て動作する。今、比較される符号化コードデータが第１
のインバータ48の出力CDと第２のインバータ49の出力▲
▼と表わされ、マスクデータが第３のインバータ50
の出力と表わされ、ビット信号線310,311から入力さ
れる復号化しようとする可変長符号コードデータをそれ
ぞれDT,▲▼とし、センス信号線309をSENSEと表わ
し、それぞれのデータの組み合わせによりSENSEがどう
なるかを示したものが第１表である。

この表でPASSと書かれたものは、SENSEがこの比較回
路ではデータが一致したかドントケアの場合で、“ロ
ウ”レベルにならなかったことを意味し、FAILは不一致
のためにSENSEが“ロウ”レベルになったことを意味す
る。

第１表より明らかなように、＝０の時、マスク機能
が働き、このビットはドントケアとして動作する。すな
わち、CD,▲▼の値とDT,▲▼の値とが一致でも
不一致でもPASSとなっている。一方、＝１の時には、
一致検出動作を行う。すなわち、CD,▲▼の値とDT,
▲▼の値とが一致の時だけ、PASSとなっている。

第４図においては、第３図の一致検出用比較回路をDi
j（ｉ＝１〜5,j＝１〜５）で示す。比較すべきコード情
報を書き込むコード情報ワード線はCWi（ｉ＝１〜
５）、マスク機能をビット単位に与えるためのマスクデ
ータを書き込むマスクワード線はMWi（ｉ＝１〜５）で
ある。第３図において、コード情報及びマスクデータを
与えるビット信号線302,314及び303,315はそれぞれ▲
▼ｉ（ｉ＝１〜５）及びCDi（ｉ＝１〜５）であり、
また被比較データ線310,311はそれぞれDTi（ｉ＝１〜
５）と▲▼ｉ（ｉ＝１〜５）と示される。このアレ
イでは、まずCWi,MWiのワード線を順次選択して、ビッ
ト信号線CDi,▲▼ｉにより各比較回路Dijに対する
マスク情報と比較コード情報を設定し、その後に被比較
データ線DTi,▲▼ｉから復号化しようとする可変長
符号化コードデータを入力することにより、同時に複数
ビットのコードの一致検出を行うことができる。

この図の場合、比較結果は５ワード分で、Si（ｉ＝１
〜５）で示される。尚、図中のＲは負荷60であり、Si
（ｉ＝１〜５）にプルアップ抵抗として加えて、ワイヤ
ードORを実現するために挿入される。

発明の効果 以上説明したように、本発明の可変長符号化コード復
号装置では、入力される複数ビットの可変長符号化コー
ド列を、ドントケア部分を含んで予め定められた符号化
コードテーブルと一致するか否かの一致検出をデータ比
較アレイを用いて一括して行うことにより、一回の一致
処理によって一個の可変長符号化コードに対する復号処
理を行うことが可能で、復号処理の高速化を実現するこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図は１ビットの比較回路図、第
４図は第３図の比較回路を用いて５ワード×５ビット構
成のコンパレータアレイを構成した場合のブロック図、
第５図（ａ），（ｂ）は符号化コードの二分岐枝による
木構造図である。 １……複数ビットデータシフター、２……データ比較ア
レイ、３……データキューバッファー、４……パターン
生成回路、11……Ｎビット幅のデータバス、12……マル
チプレクサ、13……下位データレジスタ、14……上位デ
ータレジスタ、15……制御部、16……バレルシフター、
17……入力データレジスタ、18……データ比較アレイ、
19……コンパレータアレイ、20……復号情報テーブル、
21……出力データレジスタ、22……データキューバッフ
ァー、23……データキューリード／ライト制御部、24…
…パターン生成回路、101〜104……制御信号線、105〜1
08……データ信号線、109〜112……制御信号線、113,11
6データ信号線、114,115……制御信号線、31〜47……ト
ランジスタ、48〜50……インバータ、301〜318……信号
線。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】可変長符号化コードからなるデータ列を複
   数ビット単位で入力データとして入力し、前記可変長符
   号化コードの最も長いコード長以上の数をＮとした場合
   に、 前記入力データのうち2NビットのデータをＮビット単位
   で受け取る上位ビットレジスタと下位ビットレジスタ
   と、 前記2Nビットのデータを復号されたコードのコード長ｎ
   に基づいてシフトし復号すべきＮビットのデータを出力
   するバレルシフターと、 前記復号すべきＮビットのデータに対し１ビット毎に、
   ドントケア部分を含んで予め定められた符号化コードテ
   ーブルと一致するか否かの検出を行い、復号化された固
   定長コードデータを出力するとともに、復号されたコー
   ドのコード長ｎを前記バレルシフターにフィードバック
   入力するデータ比較アレイとを備えた可変長符号化コー
   ド復号装置。
2. 【請求項２】データ比較アレイによって可変長符号化コ
   ードを固定長コードに復号し、その固定長コードに従っ
   てパターンを生成するパターン生成部と、復号された前
   記固定長コードデータを一時的に蓄積することができる
   データキューバッファーを前記データ比較アレイと前記
   パターン生成部との間に設けたことを特徴とする特許請
   求の範囲第１項記載の可変長符号化コード復号装置。