JPS63203019A - シ−ケンシヤル復号器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 １つのシーケンシャル復号器によって拘束長の異なる複
数種類の組織符号を復号するために、内部符号器の遅延
回路の有効段数を受信した信号の拘束長に応じて選択し
得るようにした。

〔産業上の利用分野〕

本発明は、衛星通信などに用いられる、誤り訂正機能を
有する畳込み符号の１種である組織符号を復号するため
のシーケンシャル復号器の改良に関する。

〔従来の技術〕

第４図は組織符号を生成する組織符号器を説明するため
のもので、その構成は、縦続接続されてそれぞれ１ビツ
ト期間の遅延を行う４つの例えばシフトレジスタからな
る遅延回路４１〜４４と２つのモデュロ２の加算器４５
．４６とを備えており、送信信号は１ビツトずつ初段の
遅延回路４１に入力されてその出力は信号ビットとして
送出される。

一方、この信号ビットの伝送中などに生じる誤りを受信
側で訂正するためのパリティビットが上記遅延回路によ
り遅延された送信信号がら生成されるが、この図示の例
ではパリティ符号の生成行列として’１０１１”を用い
るものとして、上記信号ビットとその前に送信した信号
ビットとさらにその前の前に送信した信号ビットとをモ
デュロ２の加算を行うために、遅延回路４１．４２およ
び４４の出力ビットを加算器４５および４６でモデ二口
２の加算を行う。

下表はそれぞれの遅延回路で遅延された送信信号とモデ
ュロ２の加算器４５および４６で加算することによって
生成された上記生成行列によるパリティピットを示すも
のである。

上記の処理によって、ビット送信時間５〜７においては
、信号ビットとして“０１０”が、またパリティピット
として”０１０”がそれぞれの通信チャネルを通して送
信される。

この例では、信号ビットが１ビツトであるのに対してパ
リティピットも１ビツトであり、伝送されるビット数が
これらの合計である２ビツトであることから符号化率１
／２であり、送信信号が４つの遅延回路４１〜４４によ
って４ビツト期間拘束されることから拘束長は４となる
。

このような畳込み符号を用いる伝送方式の受信側におい
て復号を行う場合には、例えば宮内−洋、野坂邦史著「
デジタル衛星通信」　（産業図書■昭和６０年８月３０
口切版発行）の第３３〜３６頁に記載されているように
、既に復号したデータから次に受信されるデータの最も
正しいと思われるデータを推定する最尤復号法が適用さ
れる。

この最尤復号法による復号を行うために受信側のシーケ
ンシャル復号器においては、第４図に示した送信側の符
号器と同一の生成行列式による同様な構成の符号器を用
いて既に受信したデータと今回受信したデータとから復
号データを生成するように構成されている。

この第４図を引用すれば遅延回路４１０入力端子には今
回受信したデータが、遅延回路４２〜４４には前回、前
々回および更にその前の回に受信して復号されたデータ
が格納されて、モデュロ２加算器４５．４６によって生
成された信号ビットおよびパリティピットを今回受信し
た信号を復号したデータとして出力する。そして、この
出力されたデータを現実に受信・復号したデータに基づ
いて評価を行って、先に復号したデータからは論理的に
存在し得ないような復号データが受信・復号したデータ
から得られた場合には、先に復号したデータを含めて再
処理を行うことによって正しい復号が実行されるように
する。

すなわち、このような畳込み符号においては、上記のよ
うな一対の符号に後続する一対の符号には生成行列式に
よって定まる存在し得ない符号があり、このような存在
し得ない符号が復号されたときには復号に誤りがあった
ことになる。

このような復号処理においては、今回受信した信号を復
号するため、および先に復号したデータを後で受信した
信号の復号結果に基づいて再処理を行うために、復号し
たデータとともにこのデータを復号するために使用した
先に受信したデータを当該データのパスとして記憶装置
に記憶させておくものであり、上記の再処理を行う際に
はこの記憶されているパスを論理的誤りのない結果が得
られるまで順次遡って探索し、正しい結果が得られるよ
うに先に受信したデータを含めた修正を行う。

〔発明が解決しようとする問題点〕

上述のごとき処理を行う伝送方式においては、回線上の
伝送速度が低い場合には復号器内でのデータ処理に使用
できる時間が長いため、未処理データの残量が多くなっ
てバッファでオーバーフローするようなことがないので
、誤り訂正能力が大きい拘束長の長い符号を用いて総合
的な誤り率を小さくすることができるが、伝送速度が大
きい場合にはデータの処理速度を高める必要上復号デー
タ当りのパスの探索回数を少なくせざるを得ないので復
号誤りも多くなり、その誤りの度に符号器および復号器
内のシフトレジスタの内容を一致させるためにさらに処
理時間が長くなってバッファレジスタでのオーバーフロ
ーが著しくなるという問題があり、上記シフトレジスタ
の内容を一致させるのが容易な短い拘束長の符号を使用
する方が総合的な誤り率が低下するようになる。

従来のシーケンシャル復号器内の内部符号器の構成は先
に引用した第４図に示したように、一対の符号しか使用
されておらず、回線の伝送速度に対応して誤り率を最小
にする拘束長の符号を外部から選択することができなか
った。

本発明は、回線の伝送速度が低い場合には拘束長の長い
符号を、また回線の伝送速度が高い場合には拘束長の短
い符号を使用するなど、拘束長の異なる符号を使用得る
ようにするために、拘束長の異なる符号を復号し得るよ
うにしたシーケンシャル復号器を提供することを目的と
する。

〔問題点を解決するための手段〕

第１図は本発明の原理を示す図であって、　複数のレジ
スター１．１２、−　・　　１ｎからなる双方向シフト
レジスターと、パリティの生成行列式に対応してこのシ
フトレジスターの各段から選択された段の出力をモデュ
ロ２で加算するモデ二ロ２加算器２を備える内部符号器
を含むシーケンシャル復号器において、このシフトレジ
スタは受信する複数種類の組織符号中の最大の拘束長に
等しい段数を有しており、受信した信号の拘束長に対応
する段数の１ビット時間遅延回路中のパリティ生成行列
式により定められる遅延回路からの出力を上記モデュロ
２加算器において加算するようにした。

この構成を実施する態様としては、受信した信号の拘束
長に対応する段数の双方向シフトレジスタ中のパリティ
生成行列式により定められる段からの出力を開閉手段２
３を介してこの加算器に供給するようにし、あるいは、
モデュロ２加算器３３１．３３２、　　を受信すべき信
号のそれぞれの拘束長と行列式に対応してモデュロ２の
加算を行うように設け、これらモデュロ２加算器の出力
を選択して出力するようにすることができる。

〔作　用〕

復号すべき組織符号の最大の拘束長に相当する段数のレ
ジスタ１１．１２、　　　Ｉｎからなる双方向シフトレ
ジスタ１の初段のレジスタ１１には今回受信したデータ
が、またレジスタ１２　１ｎにはそれ以前に復号したデ
ータがそれぞれストアされ、正しい復号が行われるとこ
れらデータは図の右方に順次シフトされて上記レジスタ
１１には次の受信データがストアされる。

もし、復号されたデータが誤りであると、このシフトレ
ジスタの最終段１ｎには復号したデータを格納している
パスメモリ５から以前に復号したデータがロードされ、
他の段にストアされているデータは図の左方に順次シフ
トされる。

このシフトレジスタ１のパリティの生成行列式で定めら
れる段、例えば拘束長が３で生成行列式が”１１１’”
であればレジスタ１３．１２．１１からのデータがモデ
ュロ２加算器に供給されてモデュロ２の加算が行われて
パリティビットを生成する。なお、上記レジスタ１１か
らは今回受信した信号ビットが出力される。

もし、復号すべき組織符号の拘束長が４であれば、双方
向シフトレジスタ１のレジスタ１１〜１４から生成行列
式に“１″の立つ位置のレジスタからのデータが上記モ
デュロ２加算器２でモデュロ２加算されてパリティビッ
トが生成される。

本発明では、復号すべき組織符号の中で最も拘束長の長
い組織符号の拘束長に等しい段数の双方向シフトレジス
タを用いているので、それと等しいかあるいはそれより
短い拘束長を有する組織符号を復号するための双方向シ
フトレジスタを別途用意する必要がない。

〔実施例〕

第２図は本発明の実施例を示すもので、双方向シフトレ
ジスタ２１、パスメモ’）２２、ＥＯＲ回路２７はそれ
ぞれ第１図の双方向シフトレジスタ１、パスメモリ２、
モデュロ２加算器２に相当するが、この図では双方向シ
フトレジスタ１は拘束長５以下の組織符号を復号し得る
ように５段のレジスタ２１ｏ〜２１４により構成されて
いる。

初段のレジスタ２１ｏがストアしているデータは常にパ
リティビットの生成行列式で１″”が用いられるものと
して上記ＥＯＲ回路２７の１つの入力端子に供給されて
おり、他のレジスタ２１１〜２１４からのデータはそれ
ぞれ開閉手段であるアンド回路２３１〜２３４を介して
このＥＯＲ回路２７の他の入力端子に供給される。

上記アンド回路２３１〜２３４のレジスタ２１に接続さ
れていない他方の入力端子には電源２６からそれぞれ抵
抗２５１〜２５４を介して１″に相当する電位が印加さ
れており、また例えばディップスイッチ２４１〜２４４
によってこの入力端子を′０″″に相当する接地電位に
してこのアンド回路２３を選択的に遮断状態とし得るよ
うに構成されている。

図示のディップスイッチ２４の接続状態は拘束長が４で
生成行列式が’１０１１”の場合を示しており、その最
上位の桁がレジスタ２１４に相当するものであり、復号
すべき組織符号の拘束長および生成行列式がこれと異な
る場合にはディップスイッチとして示したスイッチ２４
を選択的に閉路することによって上記レジスタ２１１〜
２１４からＥＯＲ回路２７の入力端子に供給されるデー
夕をアンド回路２３によって選択的に導通あるいは遮断
して、復号すべき組織符号に対するパリティビットを生
成することができる。

第３図は本発明の他の実施例を示すもので、双方向シフ
トレジスタ３１およびこのシフトレジスタを構成するレ
ジスタ３１ｏ〜３１４は前記第２図の双方向シフトレジ
スタ２１およびレジスタ２１０〜２１４と同一であり、
パスメモリ３２も第２図のパスメモリ２２と同一である
。

この実施例では、２種類の組織符号についてのパリティ
ビットを生成するために、２つのＥＯＲ回路３３１およ
び３３２とが設けられており、第１のＥＯＲ回路３３１
はレジスタ３１３．３１１．３１ｏからのデータによっ
て拘束長４、生成行列式”１０１１”の組織符号につい
てのパリティビットを生成し、また第２のＥＯＲ回路３
３２はレジスタ３１４．３１２．３１１．３１ｏからの
データによって拘束長５、生成行列式”１０１１１”の
組織符号についてのパリティビットを生成する。

これらのＦＯＲ回路３３１．３３２から出力されたパリ
ティビットは、セレクタ３４によって実際に復号してい
る組織符号についてのパリティビットを生成しているＥ
ＯＲ回路３３の出力を選択することによって得られる。

〔発明の効果〕

本発明によれば、双方向シフトレジスフを構成するレジ
スタの段数が復号する可能性のある組織符号の内の最大
の拘束長を有する組織符号の拘束長に等しい段数とされ
ており、しかもこれらレジスタがストアしているデータ
を選択的にモデュロ２の加算を行ってパリティビットを
得ることができるので、拘束長の異なる組織符号ごとに
別個の復号器を用意する必要がないという格別の効果を
達成することができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図および第３図はそれぞれ本発明の異なる実施例を
示す図、 第４図は組織符号器の例を示す図である。 １は双方向シフトレジスタ、２および３３１．３３２は
モデュロ２加算器、２３は開閉手段である。

Claims (3)

【特許請求の範囲】
1. （１）複数段のレジスタ（１＿１、１＿２、……………
   ）を含む双方向シフトレジスタ（１）と、パリテイの生
   成行列式に対応してこのシフトレジスタの各段から選択
   された段の出力をモデュロ２で加算するモデュロ２加算
   器（２）を備える内部符号器を含むシーケンシャル復号
   器において、上記シフトレジスタは復号すべき複数種類
   の組織符号中の最大の拘束長に等しい段数のレジスタが
   縦続接続されており、復号する組織符号の拘束長に対応
   する段のレジスタ中のパリテイ生成行列式により定めら
   れる段からの出力を上記モデュロ２加算器において選択
   的に加算して出力するように内部符号器を構成したこと
   を特徴とするシーケンシャル復号器。
2. （２）復号すべき組織符号中の最大の拘束長に対応する
   段数のレジスタからなる双方向シフトレジスタ中のパリ
   テイ生成行列式により定められる段のレジスタからの出
   力を選択して上記モデュロ２加算器に供給するために、
   このシフトレジスタの各段のレジスタの出力を開閉手段
   （２３）を介してこのモデュロ２加算器に供給するよう
   にしたことを特徴とする特許請求の範囲第１項記載のシ
   ーケンシャル復号器。
3. （３）復号すべき組織符号中の最大の拘束長に対応する
   段数のレジスタからなる双方向シフトレジスタ中のパリ
   テイ生成行列式により定められる段のレジスタからの出
   力をモデュロ２で加算するモデュロ２加算器（３３＿１
   、３３＿２）を、復号すべき組織符号のそれぞれの拘束
   長および生成行列式に対応して設け、これらモデュロ２
   加算器の出力を選択して出力するようにした内部符号器
   を備えることを特徴とする特許請求の範囲第１項記載の
   シーケンシャル復号器。