KR100323562B1

KR100323562B1 - 정보재생장치

Info

Publication number: KR100323562B1
Application number: KR1019940703893A
Authority: KR
Inventors: 하야시노부히로
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1993-03-02
Filing date: 1994-03-01
Publication date: 2002-06-20
Also published as: JP3292323B2; EP0649139A4; EP0649139B1; US5600664A; EP0649139A1; JPH06259894A; KR950701448A; DE69428017D1; DE69428017T2; WO1994020961A1

Abstract

본 발명의 정보 재생 장치는 파셜 리스폰스 방식을 이용하여 기록 매체로부터 데이타를 재생하고, 비터비 복호법에 기초하여 시프트 레지스터를 이용하여 데이타를 복호하는 정보 재생 장치에 있어서, 시프트 레지스터는 데이타를 래치하는 시리얼로 접속된 복수의 래치 수단으로서의 플립플릅 D_aj와, CRC 연산을 행하도록 플립플롭 D_aj사이에 배치되어 플립플롭 D_aj의 출력 끼리의 배타적 논리합을 산출하는 연산 수단으로서의 XOR 게이트(31a 내지 31d)를 구비하는 것이다.

Description

정보 재생 장치

자기 기록 재생 장치 또는 광 기록 재생 장치에서의 변조 부호로서 파셜 리스폰스(partial response)가 이용된다. 파셜 리스폰스의 종류로서 자주 사용되는 것으로, PRS(1, 1)(클래스 I), PRS(1, -1), PRS(1, 0, -1)(클래스 IV) 등이 있다. 제6A도에 도시하는 연산 회로(101)는 PRS(1, 0, -1)을 이용하는 것이다. 제6B도에 도시하는 연산 회로(102, 103)는 PRS(1, -1)을 이용하는 것이다. PRS(1, 0, -1)의 시스템 다항식 G(D)는 G(D) = 1- D²이다. PRS(1, -1)의 시스템 다항식 G(D)는 C(D)= 1 + D이다, 여기에서, D는 지연 오퍼레이터이다.

연산 회로(101)는 독립적인 논리 1이 입력될 때, 1, 0, -1의 데이타를 순차 출력하는 회로이다. 연산 회로(102, 103)는 독립적인 논리 1이 입력될 때, 1, -1의 데이타를 순차 출력하는 회로이다.

제6A도에 도시하는 연산 회로(101)[PRS(1, 0, -1)]에서는 C(D) = 1- D²의 시스템 다항식을 갖고 있기 때문에, 어떤 샘플 시각 k에서의 입력 데이타 yk는 항상 2개 전인 샘플 y_k-2와 연산된다. 따라서, 기수 번째의 샘플과 우수 번째의 샘플은 실질적으로 독립해 있고, 각각이 독립한 파실 리스폰스 PRS(1, -1)의 계열로 가정하는 것이 가능하다. 즉, 제6A도의 회로는 제6B도에 도시하는 바와 같이, 파셜 리스폰스 PRS(1, -1)의 연산 회로(102, 103)에 스위치(104)를 전환하여 입력 데이타의 기수번째의 샘플과 우수번째의 샘플을 각각 공급하고 처리시켜 그 출력을 스위치(105)로 합성하여 출력하는 회로와 등가이다.

다시 말하면, 연산 회로(102, 103)[PRS(1, -1)]를 인터리브하면서 사용하는 것에 의한 디코드와, 연산 회로(101)[PRS(1, 0, -1)]에 의한 디코드는 본질적으로는 동일하다. 여기에서는 파셜 리스폰스 PRS(1, 0, -1)를 예로 들어 설명한다.

파셜 리스폰스 PRS(1, 0, -1) 자체는 에러를 운반하는 성질을 갖고 있고, 임의의 조건에서 1 비트 에러가 발생하면, 괴멸적인 에러를 발생할 우려가 있다. 그래서, 이것을 방지하기 위해, 기록하기 전에 프리코딩해 둘 필요가 있다. 이 프리코딩은 파셜 리스폰스의 역변환을 행하는 것으로 실행할 수 있다.

제7도는 이와 같이 프리코딩을 행하여 파셜 리스폰스의 변복조를 행하는 계(系)의 전체의 구성을 도시하고 있다. 제7도에 있어서, 프리코더(111)는 1/(1-D²)의 처리를 실행한다.

기록 데이타는, 이 프리코더(111)에 의해 기록 데이타의 데이타 사이의 상관을 이용하여 기록 데이타의 값 1 및 -1의 사이에서 변화하는 프리코드 데이타로 변환된 후, 기록 채널 회로(112)로 출력된다.

기록 채널 회로(112)는 특별하게 설치되는 회로가 아니라 자기 기록 재생계가 본래 갖고 있는 기능을 등가 회로로서 표시하는 것이다 이 회로에서는(즉, 데이타를 자기적으로 기록하여 이것을 재생하면) 연산 처리 회로(113)에서 프리코더(111)의 출력에 대해 (1-D)의 연산 처리가 행해진다.

이 때 실제의 자기 기록 채널에서 발생하는 노이즈는 이 연산 결과에 가산기(114)에서 가산되는 것으로 취급된다. 이 노이즈를 가산한 데이타(자기 기록한 후, 재생한 데이타)가 후단의 연산 처리 회로(115)로 출력된다. 연산 처리 회로(115)에서는 기록 채널 회로(112)로부터의 출력에 대해 (1+D)의 연산 처리가 행해진다.

기록 채널 회로(112)로부터 출력되는 신호는 신호 레벨의 범위를 ±2로 하면, 제8도에 도시하는 바와 같이 {-2, 0, +2}의 3개의 레벨 중 어느 것을 취한다. 이것을 디코더(116)에서 본래의 바이너리 데이타(1 또는 0)로 디코드하기 위해서는, 고정 임계치를 이용하는 3값 레벨 검출법과, 최우(最尤) 복호법인 비터비 디코딩이 고려된다.

3값 레벨 검출법에서는 0과 +2 사이, 및 0과 -2 사이에 각각 소정의 고정값을 갖는 임계 레벨이 설정되어 샘플 점이 임계 레벨보다 큰지 작은지를 판정함에 따라 디코드하는 것이다. 3값 레벨 검출법은 회로가 대단히 간단하다는 이점을 갖고 있는 반면, 검출 능력이 비교적 낮다는 결점을 갖고 있다.

이것에 비해, 최우 복호법(비터비 코딩)은, 전후의 샘플 점의 값도 사용하여데이타를 복호하고, 복호한 결과 얻어지는 데이타의 계열(패스(path))을 검출하여 이에 근거하여 최우 계열(패스)을 추정해가는 방법이다. 3값 레벨 검출법에 비해 높은 검출 능력을 갖고 있고, 동일한 데이타를 디코드한 경우에는 비트 에러 레이트가 2자리수에서 1자리수로 개선된다.

다음에, 디코더(116)를 비터비 디코더로 구성할 경우의 회로 예를 도시한다.그 전 단계의 준비로서 비터비 디코딩에 대해 설명한다. PRS(1, 0, -1)를 이용한 계는 1-D²의 시스템 다항식을 갖고 있기 때문에 4개의 상태를 갖고 있다. 이 계에서 1 비트 걸러 데이타를 취출하면, 1개의 계[다시 말하면, PRS(1, -1)]로 된다. 그 시스템 다항식은 1-D이기 때문에, 2개의 상태를 갖고 있다.

PRS(1, -1)의 상태 천이도는 제9도에 도시하는 바와 같이 된다. 즉, PRS(1, 1)에서는 상태가 a_k-2= -1일 때 1이 입력되면, 상태가 a_k= +1로 천이함과 동시에, 2가 출력된다. 또, -1이 입력되면, 상태가 본래의 상태와 동일한 상태 즉, a_k, = +1로 천이함과 동시에, 0이 출력된다. 게다가, 상태가 a_k-2= +1일 때, 1이 입력되면 상태가 a_k= -1로 천이함과 동시에, -2가 출력된다. 또, -1이 입력되면, 상태가 본래의 상태와 동일한 상태 즉, a_k= -1로 천이함과 동시에, 0이 출력된다.

이 제9도의 상태 천이도에 대응하는 트레리스(trellis) 다이아그램[우도(尤度)추적도](이하, 트레리스라 기재함)은 제10도에 도시하는 바와 같다. 여기에서,이 트레리스에서는 임의의 샘플 시각 k에 샘플 값[이 경우, 연산 처리 회로(115)의 출력]y_k의 입력이 있었던 때에 상태 a_k-2에서 상태 a_k로 천이하는 브랜치 메트릭(branch Metric)(우도(尤度)의 순시(瞬時) 척도에 상당함)이 샘플 값 y_k의 자승 오차에 -1을 승산한 값(-(y₂- 0)², -(y₂- 2)², -(y₂+ 2)², · · · )로 표시되어 있다.

비터비 디코딩은 이들 브랜치 메트릭의 총 합이 최대가 되도록 패스(path)를 발견해 내는 것이다. 임의의 샘플 시각 k까지의 상태 a_k= +1과 a_k= -1 각각에서의 패스 메트릭(path metrics)(우도의 경로 적분에 상당) L_k+과 L_k-는 1개 전의 샘플시각 k-2까지의 패스 메트릭의 값 L_k-2를 이용하여 다음의 (1), (2) 식과 같이 표시할 수 있다.

L_k ⁺= max{L_k-2 ⁺+ [-(y_k- 0)²], L_k-2- + [-(y_k- 2)²]} (1)

L_k-= max{L_k-2 ⁺+ [-(y_k+ 2)²], L_k-2- + [-(y_k- 0)²]} (2)

여기에서, max{A, B}는 A, B 중 큰 쪽을 선택하는 것을 의미한다.

이 메트릭을 계산하면서 최적인 패스를 검출하기 위해서는 통상, 자승기가 3개, 가산기가 6개, 비교기가 2개 필요하게 된다. 그래서, 모든 패스 메트릭을 정확하게 계산하지 않고 회로를 간단하게 하기 위해 차동 메트릭(differential metric)을 이용한 알고리즘을 사용할 수 있다.

여기에서, 상태가 2개 밖에 없는 경우의 비터비 알고리즘에 대해서 고찰한다. 비터비 알고리즘은 임의의 시각 k에서의 각각의 상태에 대해 거기에 도달할때까지의 우도(尤度)가 가장 크게 된 패스를 1개로 좁히면서 데이타를 결정해 가는 것이다. 상술한 복호 회로[디코더(116)]는 그것을 충실하게 실현하기 위한 것이다.

즉, 상태 a_k= +1, -1 각각에서의 패스 메트릭의 차(차동 메트릭)는 다음 식으로 표시할 수 있다.

ΔL_k= L_k ⁺- L_k ^-(3)

(1)식으로부터 패스 메트릭 Lk+는

L_k-2 ⁺+ [-(y_k- 0)²] > L_k-2 ^-+ [-(y_k- 2)²]인 경우(상태 a_k-2= +1에서 상태 a_k= +1로 천이하는 우도가 큰 경우),

L_k-2 ⁺+ [-(y_k- 0)²]로 된다.

L_k-2 ⁺+ [-(y_k- 0)²] ≤ L_k-2 ^-+ [-(y_k- 2)²]인 경우(상태 a_k-2= -1에서 상태 a_k= +1로 천이하는 우도가 큰 경우), 패스 메트릭 L_k ⁺는

L_k-2 ^-+ [-(y_k- 2)²]로 된다.

한편, (2)식으로부터 패스 메트릭 L_k ^-는

L_k-2 ⁺+ [-(y_k+ 2)²] > L_k-2 ^-+ [-(y_k- 0)²]인 경우(상태 a_k-2= +1에서 상태 a_k= -1로 천이하는 우도가 큰 경우),

L_k-2 ⁺+ [-(y_k+ 2)²]로 된다.

L_k-2 ⁺+ [-(y_k+ 2)²] ≤ L_k-2 ^-+ [-(y_k- 0)²]인 경우(상태 a_k-2= -1에서 상태 a_k, = -1로 천이하는 우도가 큰 경우), 패스 메트릭 L_k ^-는

L_k-2 ^-+ [-(y_k- 0)²]로 된다.

즉, 정리하면, 패스 메트릭 L_k ⁺는

4 > 4y_k, - ΔL_k-2· · ·(C+1)

인 경우(상태 a_k-2= +1에서 상태 a_k= +1로 천이하는 우도가 큰 경우)이면,

4 ≤4y_k- ΔL_k-2· · ·(C+2)

인 경우(상태 a_k-2= -1에서 상태 a_k= +1로 천이하는 우도가 큰 경우)의 2개인 경우에서 값이 다르다. 또, 패스 메트릭 L_k ^-는

-4 > 4y_k- ΔL_k-2· · ·(C-1)

인 경우(상태 a_k-2= +1에서 상태 a_k= -1로 천이하는 우도가 큰 경우)이면,

4 ≤4y_k- ΔL_k-2· · ·(C-2)

인 경우(상태 a_k-2= -l에서 상태 a_k= -1로 천이하는 우도가 큰 경우)의 2개인 경우에서 값이 다르다.

따라서, (3)식에서 표시되는 차동 메트릭 ΔL_k는 (C+1) 및 (C-1), (C+2) 및 (C-2), (C+1) 및 (C-2), (C+2) 및 (C-1)의 4(= 2 × 2)가지 경우가 있게 된다.

즉, 먼저 4 > 4y_k- ΔL_k-2, 및 -4 > 4y_k- ΔL_k-2인 경우[생존 패스가 상태<+1> → 상태<+1> 및 상태 <+1> → 상태<-1>의 패턴으로 되는 경우], 다시 말하면, -4 > 4y_k-ΔL_k-2인 경우, 차동 메트릭 ΔL_k는

로 된다.

게다가, 4 ≤ 4y_k- ΔL_k-2, 및 -4 ≤ 4y_k- ΔL_k-2인 경우[생존 패스가 상태 <-1> → 상태<-1> 및 상태 <-1> → 상태<+1>의 패턴으로 되는 경우], 다시 말하면,4 ≤4y_k- ΔL_k-2인 경우, 차동 메트릭 ΔL_k는

로 된다

또, 4 > 4y_k- ΔL_k-2, 및 -4 ≤ 4y_k- ΔL_k-2인 경우[생존 패스가 상태 <-1> → 상태<-1> 및 상태 <+1> → 상태<+1>의 패턴으로 되는 경우], 다시 말하면, -4 ≤ 4y_k- ΔL_k-2< 4인 경우, 차동 메트릭 ΔL_k는

로 된다.

그리고, 4 ≤4y_k- ΔL_k-2, 및 -4 > 4y_k- ΔL_k-2인 경우[생존 패스가 상태<-1> → 상태<+1> 및 상태 <+1> → 상태<-1>의 패턴으로 되는 경우]는 이 식을 정리하면, 4 ≤4y_k-ΔL_k-2< -4로 되기 때문에, 존재하지 않는다.

이상으로부터, (3)식은 4y_k-ΔL_k-2의 크기에 따라 경우를 분리할 수 있어 다음의 (4)식과 같이 된다.

따라서, 상태가 2개(a_k= +1 또는 a_k= -1로)밖에 없는 경우, 생존 패스의 패턴으로서는 다음에 표시하는 3개의 패턴밖에 얻을 수 없다.

상태 <-1> → 상태<-1> 및 상태 <-1> → 상태<+1>

상태 <-1> → 상태<-1> 및 상태 <+1> → 상태<+1>

상태 <+1> → 상태<+1> 및 상태 <+1> → 상태<-1>

여기에서, 얻을 수 있는 3 종류의 생존 패스의 패턴을 각각 →↑, →→, →↓라는 3종류의 2문자 기호로 표시하는 것이다.

(4)식인 경우 분리의 부등식에서는 4y_k- ΔL_k-2가 공통의 비교 요소로서 포함되어 있기 때문에, 이 값을 4 또는 -4와 비교하여 그 대소를 판정함으로써, 생존 패스의 패턴이 상술한 생존 패스의 패턴 중 어느 것인지를 판정할 수 있다. 다시말하면, 패스 메트릭 자체를 계산하지 않아도 차동 메트릭을 계산하면, 그 과정에서 생존하는 패스를 결정하고, 이것에 의해 데이타를 복호할 수 있다.

즉, y_P를 트레리스에서, 평행 패스(→→) 이외의 패스 즉, 상방향의 발산(→↑) 또는 하향방향의 발산(→↓)이 나타날 때의 지점(위치 p)의 샘플 값으로 함과 동시에, β를 보정 항으로서 ΔL_k= 4y_p- 4β라 두고 변수 변환하면, (4)식은 다음의 (5)식과 같이 표시할 수 있다.

여기에서, (5)식의 좌변과 우변을 비교함으로써, 상단 또는 하단에서 등식이 성립하는 경우, 즉 생존 패스의 패턴으로서 상향 방향의 발산(→↑) 또는 하향 방향의 발산(→↓)이 나타난 경우, β는 1 또는 -1로 각각 되는 것을 알 수 있다.

따라서, β는 지금의 지점으로부터 거슬러 올라가서 최초의 상향 방향의 발산(→↑) 또는 하향 방향의 발산 (→↓)이 나타나는 지점(위치 p)에서의 발산의 방향[다시 말하면, 그 지점(위치 p)에서 생존 패스의 패턴이 상향 방향의 발산 (→↑) 및 하향 방향의 발산 (→↓) 중 어느 것이었는지]을 표시하고 있다.

예를 들면, 지금의 지점으로부터 거슬러 올라가서 최초에 나타난 발산이 상향 방향의 발산 (→↑)인 경우, 다시 말하면 β = +1인 경우, 지금의 지점에서 생존 패스의 패턴은 (5) 식에서의 경우 분리의 부등식의 β에 1을 대입함으로써,

로 판정된다(제11도).

게다가, 이 경우, (5)식의 좌변과 우변을 비교함으로써, β와 y_p는

과 같이 갱신된다(제11도).

마찬가지로 해서, 지금의 지점으로부터 거슬러 올라가서, 최초에 나타난 발산이 하향 방향의 발산 (→↓)인 경우, 다시 말하면 β = -1인 경우, 지금의 지점에서 생존 패스의 패턴은 (5)식에서의 부등식의 β에 -1을 대입함으로써,

로 판정된다. β와 y_p는 (5)식의 좌변과 우변을 비교함으로써,

과 같이 갱신된다.

따라서, β의 표현 의미는 식의 위에서라면, 판정하기 위한 임계치에 오프셋을 가하는 역할을 달성하고 있는 것을 알 수 있다(이 점에 대해서는 표1, 표2를 참조하여 후술한다).

생존 패스 패턴으로서, 상향 방향의 발산 (→↑) 또는 하향 방향의 발산 (→↓)가 나타날 때, 그 지점(위치 k)보다 1개 전의 발산이 나타난 지점(위치 p)에서 그 지점(위치 k)까지의 패스를 확정할 수 있어 이것을 반복함으로써 데이타를 복합하는 것이 가능하게 된다.

이와 같은 비터비 알고리즘에 기초하여 데이타를 복호하는 디코더(116)의 블럭도를 제12도에 도시한다. 기록 채널 회로(112 : 제7도)로부터의 재생 데이타는 처리 회로(120 또는 130)에 입력된다. 이 우수 열 샘플 또는 기수 열 샘플이 개별적으로 각각 처리된 후, 합성 회로(141)에서, 전환 회로(1)가 출력하는 전환 신호의 타이밍에 기초하여 본래의 순서로 복호되어 출력된다.

제12도에서는 우수 열 샘플을 처리하는 처리 회로(120)의 구성이 상세하게 도시되어 있다. 기수 열 샘플을 처리하는 처리 회로(130)도 마찬가지로 구성된다.

처리 회로(120)에서, 기록 채널 회로(112)로부터의 재생 데이타는 전환 회로(1)에서 출력되는 전환 신호에 대응하여 우수 열 샘플/기수 열 샘플의 타이밍으로 온/오프하는 스위치(14)를 통해 감산 회로(11) 및 레지스터(12b)에 공급된다. 즉, 감산 회로(11) 및 레지스터(12b)에는 재생 데이타의 우수 열 샘플이 공급된다.

레지스터(12b)는 1개전의 발산 지점에서의 샘플값 y_p를 기억한다. 감산 회로(11)은 입력된 우수 열 샘플 y_k로부터 레지스터(12b)에 기억되어 있는 31 y_p을 감산하여[(y_k- y_p)를 연산하여] 비교 회로(13)에 출력한다.

비교 회로(13)은 임계치인 +2, 0, -2, 감산 회로(11)의 출력 (y_k- y_p), 및레지스터(12a)에 기억되어 있는 β에 대응하여 표1 및 표2에 도시하는 연산 처리를 행한다. 연산 결과에 대응하여, 표1, 표2에 도시하는 출력 데이타가 출력된다.

이 연산의 상세한 설명은 제14도 및 제15도를 참조하여 후술한다.

표 1

표 2

시프트 레지스터(121)는 제13도에 도시하는 바와 같이 N개의 셀렉터 Sp₁내지 Sp_N및 플립플롭 Dp₁내지 Dp_N이 교대로 종(縱) 접속됨과 동시에, 최전단의 셀렉터 Sp₁의 전단에 플립플롭 Dp_o이 접속된 시리얼 시프트 레지스터와, N개의 셀렉터 Sm₁내지 Sm_N및 플립플롭 Dm₁내지 Dm_N이 교대로 종 접속된 시리얼 시프트 레지스터가 병렬로 접속된 패러럴 로드/시리얼 시프트 레지스터로서 구성되어 있다.

여기에서, N은 재생 데이타(우수 열 샘플)을 비터비 복호하는 처리 단위 길이(비트 수)이다.

최전단의 셀렉터 Sp₁또는 Sm₁에는 0이 신호 B 또는 D로서 입력됨과 동시에, 플립플롭 Dp_o를 통해 비교 회로(13)에서의 생존 패스 패턴 신호(merge)가 신호 A 또는 C로서 입력되어 있다. 그 중 어떤 한쪽(신호 A 및 B 중 한쪽, 또는 신호 C 및 D 중 한쪽)이 동일하게 비교 회로(13)에서의 생존 패스 패턴 신호(merge) 및 데이타(data)에 대응하여 선택되어 플립플롭 Dp₁또는 Dm₁으로 각각 출력된다.

여기에서, 생존 패스 패턴 신호(merge)는 조건 판단된 결과가 평행 패스인지 여부, 즉 상태 변화의 가능성이 있는지 여부를 표시하는 플래그이다. 또, 데이타(data)는 상태 변화가 있었는지 여부를 표시하는 플래그이다. 즉, 예를 들면, merge = 1 및 data = 0은 상태 변화의 가능성은 있었지만실제로는 변화가 없었던 것을 표시하는 것이다.

여기에서, 비교 회로(13)에서, 표1 및 표2에 도시한 바와 같이 상향 방향의 발산 또는 하향 방향의 발산이 발생한 경우에는 merge = 1로 되고, 평행 패스인 경우에는 merge = 0이 되도록 되어 있다.

최전단의 셀렉터 Sp₁및 Sm₁을 제외하고 셀렉터 Sp_n또는 Sm_n(n = 2, · · ·, N)에는 전단의 플립플롭 Dp_n-1에 래치된 데이타가 신호 A 또는 C로서 입력된다. 전단의 플립플롭 Dm_n-1에 래치된 데이타가 신호 B 또는 D로서 입력되어 있다. 신호 A 및 B 중 한쪽, 또는 신호 C 및 D 중 한쪽이 비교 회로(13)에서의 생존 패스 패턴 신호(merge) 및 데이타(data)에 대응하여 선택되어 다음 단의 플립플롭 Dp_n+1또는 Dm_n+1으로 각각 출력된다.

표3

즉, 셀렉터 Sp_n(Sm_n)은 비교 회로(13)에서의 생존 패스 패턴 신호(merge) 및 데이타(data)에 대응하여 표3에 도시하는 바와 같이 입력 신호 A 및 B(C 및 D) 중 어느 한쪽을 선택하여 출력한다.

플립플롭 Dp_n또는 Dm_n은 전단의 셀렉터 Sp_n또는 Sm_n으로부터의 출력을 PLL(도시하지 않음)에서 출력되는 PLL 클릭에 동기하여 각각 래치한다.

제12도에 도시하는 바와 같은 구성을 이용하면, 자승기는 불필요하게 되고, 가산기는 1개, 비교기는 2개로 완성되게 된다.

다음에, 이 제12도의 회로에 대해 임의의 신호가 입력된 경우의 동작에 대해제14도 및 제15도의 타이밍챠트를 참조하여 설명한다.

지금, 제14도에 도시하는 바와 같은 신호가 제12도의 디코더(116)에 입력된 경우, 비교 회로(13)는 표1과 표2에 따라, 시프트 레지스터(121 : 제13도)는 표3에 따라 다음과 같이 동작한다. 다만, y_p와 β의 초기값은 각각 y_p= -2, β = -1로 한다.

y_k- y_p= 1.6 - (-2) = 3.6 > 2이므로, 입력은 표2의 조건 패턴 F에 대응한다. 다시 말하면, 상향 방향의 발산(이하, 적절한 divergence라 함)이기 때문에, 표2에 따라 레지스터(12a)의 β가 +l로 갱신되어 레지스터(12b)의 y_p(1개전의 발산이 일어난 시각에서의 샘플 값)가 y_p= yo = 1.6으로 된다.

동시에, 표2에 따라, 비교 회로(13)에서 시프트 레지스터(121)로 생존 패스 패턴 신호(merge = 1) 및 데이타(data = 1)이 출력된다.

따라서, 시프트 레지스터(121 : 제13도)에서는 플립플롭 Dpo에 merge = 1이 래치 된다(제15도).

-2 ≤ y_k- y_p= 0.2 - 1.6 = -1.4 ≤ 0이므로, 입력은 표1의 조건 패턴 B에 대응한다. 다시 말하면, 평행 패스라는 것으로 되기 때문에, 레지스터(12a와 12b)의 β, y_P는 그대로 되는(β = 1, y_p= yo), 비교 회로(13)에서 시프트레지스터(121)로 생존 패스 패턴 신호(merge = 0) 및 데이타(data = 0)가 출력된다.

시프트 레지스터(121)에서는 플립플롭 Dp_o에 merge = 0가 래치되고, 게다가 merge = 0이기 때문에, 표3에 따라 셀렉터 Sp_n또는 Sm_n에서 신호 A 및 B 또는 신호 C 및 D 중, 신호 A 또는 D가 선택되어 다음 단의 플립플롭 Dp_n또는 Dm_n으로 각각 출력되어 래치된다.

즉, 평행 패스의 패턴인 경우, 상단의 플립플롭 Dp_n에 래치되어 있는 신호(비트)는 동일하게 상단의 다음 단 플립플롭 Dp_n+1에 래치된다. 하단의 플립플롭 Dm_n에 래치되어 있는 신호(비트)는 동일하게 하단의 다음 단 플립플롭 Dm_n+1에 래치된다. 다만, 이 경우, 하단의 플립플롭 D_m1은 셀렉터 Sm₁에 신호 D로서 항상 입력되어 있는 0을 래치한다.

따라서, k = 1에서, 상단의 플립플롭 Dp_o, Dp₁에는 0, 1이 각각 래치된다. 하단의 플립플롭 Dm₁에는 0이 래치된다(제15도),

-2 ≤ y_k- y_p= -0.2 - 1.6 = -1.8 ≤ 0이므로, 입력은 표1의 조건 패턴 B에대응한다. 다시 말하면, 평행 패스라는 것으로 되기 때문에, 레지스터(12a와 12b)의β, y_p는 그대로 되어 비교 회로(13)에서 시프트 레지스터(121)로 생존 패스 패턴 신호(merge = 0) 및 데이타(data = 0)가 출력된다.

시프트 레지스터(121)에서는 플립플롭 Dp_o에 merge = 0가 래치된다. merge = 0이기 때문에, 표3에 따라 상단의 플립플롭 Dp_n에 래치되어 있는 신호(비트)는 동일하게 상단의 다음 단 플립플롭 Dp_n+l에 래치된다. 하단의 플립플롭 Dm_n에 래치되어 있는 신호(비트)는 동일하게 하단의 다음 단 플립플롭 Dm_n+1에 래치된다.

따라서, k = 2에서, 상단의 플립플롭 Dp_o, Dp₁, Dp₂에는,0, 0, 1이 각각 래치되고, 하단의 플립플롭 Dm₁, Dm₂에는 0, 0이 각각 래치된다(제15도),

y_k- y_p= 2.0 - 1.6 = 0.4 > 0이므로, 입력은 표1의 조건 패턴 C에 대응한다. 다시 말하면, 상향 방향의 divergence이기 때문에, 전의 후보 y_p가 현재값 y_k에 패한(y_p< y_k였음) 것으로 된다. 즉, k = 0(p = 0)에 있어서, 상향 방향의 발산(β = +1)로 판단한 것이지만, 이번(k=3에서) 상향 방향 발산(β = +1)이 발생했기 때문에, 전회는 상향 방향의 발산 중 평행 패스였던 것으로 된다(k = 0에 있어서, 상향 방향의 천이가 발생했다고 하면, k = 3에 있어서 패스가 불연속하게 되어 버린다).

따라서, 표1에 따라 레지스터(12a)의 β가 +1로 되어 레지스터(12b)의 기억값 y_p가 y_p= y₃= 2.0으로 된다. 게다가, 비교 회로(13)에서 시프트 레지스터(121)로 생존 패스 패턴 신호(merge = 1) 및 데이타(data = 0)가 출력된다.

시프트 레지스터(121)에서는 플립플롭 Pp_o에 merge = 1이 래치된다. 게다가, merge = 1 및 data = 0이기 때문에, 표3에 따라 셀렉터 Sp_n또는 Sm_n에서, 신호 A 및 B 또는 신호 C 및 D 중, 신호 B 또는 D가 선택되어 다음 단의 플립플롭Dp_n또는 Dm_n으로 각각 출력되어 래치된다.

즉, 직전에 발생한 발산이 상향 방향의 발산이고(β = +1임), 게다가 지금의 발산이 상향 방향의 발산인 경우, 상단의 플립플롭 Dp_n에 복호 데이타 후보로서 래치되어 있던 신호(비트)가 패하게 된다. 하단의 플립플롭 Dm_n에 래치되어 있는 신호(비트)가 상단 및 하단의 다음 단 플립플롭 Dp_n+1및 Dm_n+1에 래치된다. 다만, 이 경우, 상단의 플립플롭 Dp₁은 셀렉터 Sp₁에 신호 B로서 항상 입력되어 있는 0을 래치한다.

따라서, k = 3에서, 상단의 플립플롭 Dp₀, Dp₁, Dp₂, Dp₃에는 1, 0, 0, 0이 각각 래치되고, 하단의 플립플롭 Dm₁, Dm₂, Dm₃에는 0, 0, 0이 각각 래치된다(제15도).

2 ≤ y_k- y_p= 0.2 - 2.0 = -1.8 ≤ 0이므로, 입력은 표1의 조건 패턴 B에 대응한다. 다시 말하면, 평행 패스라는 것이 되기 때문에, 레지스터(12a, 12b)에서는 β, y_p가 그대로 되어 비교 회로(13)에서 시프트 레지스터(121)로 생존 패스 패턴 신호(merge = 0) 및 데이타(data = 0)이 출력된다.

시프트 레지스터(121)에서는 플립플롭 Dp_o에 merge = 0가 래치된다. merge = 0이기 때문에, 상단의 플립플롭 Dp_n에 래치되어 있는 신호(비트)는 동일하게 상단의 다음 단 플립플롭 Dp_n+1에 래치된다. 하단의 플립플롭 Dm_n에 래치되어 있는 신호(비트)는 동일하게 하단의 다음 단 플립 플롭 Dm_n+1에 래치된다.

yk - yp = -0.4 - 2.0 = -2.4 < -2이므로, 입력은 표1의 조건 패턴 A에 대응한다. 다시 말하면, 하향 방향의 divergence이기 때문에, 전의 후보는 정확한 것으로 된다[즉, k = 3(p = 3)에 있어서, 상향 방향의 발산 중, 상향 방향의 천이가 있었던 것으로 된다].

따라서, 표1에 따라 레지스터(12a)의 β가 - 1로 되어 레지스터(12b)의 기억값 y_p가 y_p= y₅= -0.4로 된다. 게다가, 비교 회로(13)에서 시프트 레지스터(121)로 생존 패스 패턴 신호(merge = 1) 및 데이타(data = 1)가 출력된다.

시프트 레지스터(121)에서는 플립플롭 Dp_o에 merge = 1이 래치된다. 게다가,merge = 1 및 data = 1이기 때문에, 표 3에 따라 셀렉터 Sp_n또는 Sm_n에서, 신호 A 및 B 또는 신호 C 및 D 중의 신호 A 또는 C가 선택되어 다음 단의 플립플롭 Dp_n또는 Dm_n으로 각각 출력되어 래치된다.

즉, 직전에 발생한 발산이 상향 방향의 발산이고(β = +1임), 또 지금의 발산이 하향 방향의 발산인 경우, 상단의 플립플롭 Dpn에 복호 데이타 후보로서 래치되어 있던 신호(비트)는 정확한 것이었던 것으로 된다. 상단의 플립플롭 Dp_n에 래치되어 있는 신호(비트)가 상단 및 하단의 다음 단 플립플롭 DP_n+1및 Dm_n+1에래치된다.

0 ≤ y_k- y_p= -0.2 - (-0.4) = 0.2 ≤ +2이므로, 입력은 표2의 조건 패턴 E에 대응한다. 다시 말하면, 평행 패스라는 것으로 되기 때문에, β, y_p는 그대로 된다. 비교 회로(13)에서 시프트 레지스터(121)로 생존 개스 패턴 신호(merge = 0) 및 데이타(data = 0)가 출력된다.

시프트 레지스터(121)에서는 플립플롭 Dp_o에 merge = 0이 래치되고, merge = 0이기 때문에, 상단의 플립플롭 Dp_n에 래치되어 있는 신호(비트)는 동일하게 상단의 다음 단 플립플롭 Dp_n+1에 래치된다. 하단의 플립플롭 Dm_n에 래치되어 있는 신호(비트)는 동일하게 하단 다음단의 플립 플롭 Dm_n+1에 래치된다.

y_k- y_p= -2.0 - (-0.4) = -1.6 < 0이므로, 입력은 표2의 조건 패턴 D에 대응한다. 다시 말하면, 하향 방향의 divergence이기 때문에, 전의 후보는 정확한 것이었던 것으로 된다. 즉, k = 5(p = 5)에 있어서, 하향 방향의 천이가 아니라 평행한 천이가 있었던 것으로 된다.

따라서, 표2에 따라 레지스터(12a)의 β가 -1로 되어 레지스터(12b)의 기억값 y_p가 y_p= y₇= -2.0으로 된다. 게다가, 비교 회로(13)에서 시프트 레지스터(121)로 생존 패스 패턴 신호(merse = 1) 및 데이타(data = 0)이 출력된다.

시프트 레지스터(121)에서는 플립플롭 Dp_o에 merge = 1이 래치된다. 또, merge = 1 및 data = 0이기 때문에, 표3에 따라 셀렉터 Sp_n또는 Sm_n에서, 신호 A 및 B 또는 신호 C 및 D 중, 신호 B 또는 D가 선택되어 다음 단의 플립플롭 Dp_n또는 Dm_n으로 각각 출력되어 래치된다.

즉, 직전에 발생한 발산이 하향 방향의 발산이고(β = -1임), 또 지금의 발산이 하향 방향의 발산인 경우, 상단의 플립플롭 Dp_n에 복호 데이타 후보로서 래치되어 있는 신호(비트)는 패하게 된 것으로 된다. 하단의 플립플롭 Dm_n에 래치되어있는 신호(비트)가 상단 및 하단의 다음 단 플립플롭 Dp_n+1및 Dm_n+1에 래치된다.다만, 이 경우, 상단의 플립플롭 Dp₁은 셀렉터 Sp₁에 신호 B로서 항상 입력되어 있는 0을 래치한다.

y_k, - y_p= 0.2 - (-2.0) = 2.2 > +2이므로, 입력은 표2의 조건 패턴 F에 대응한다. 다시 말하면, 상향 방향의 발산이라는 것으로 되기 때문에, 전의 데이타가 정확했던 것으로 된다. 즉, k = 7(p = 7)에서는 하향 방향의 천이가 발생했던 것으로 된다.

따라서, 표2에 따라 레지스터(12a)의 β가 1로 된다. 레지스터(12b)의 기억값 y_p가 y_p= y₈= 0.2로 된다. 게다가, 비교 회로(13)에서 시프트 레지스터(121)로 생존 패스 패턴 신호(merge = 1) 및 데이타(data = 1)가 출력된다.

시프트 레지스터(121)에서는 플립플롭 Dp_o에 merge = 1이 래치된다. 게다가, merge = 1 및 data = 1이기 때문에, 표3에 따라 셀렉터 Sp_n또는 Sm_n에서, 신호 A 및 B 또는 신호 C 및 D 중, 신호 A 또는 C가 선택되어 다음 단의 플립플롭 Dp_n또는 Dm_n으로 각각 출력되어 래치된다.

즉, 직전에 발생한 발산이 하향 방향의 발산이고(β = -1임), 또 지금의 발산이 상향 방향의 발산인 경우, 상단의 플립플롭 Dp_n에 복호 데이타 후보로서 래치되어 있는 신호(비트)가 올바른 것이었던 것으로 된다. 상단의 플립플롭 Dp_n에 래치되어 있는 신호(비트)가 상단 및 하단의 다음 단 플립플롭 Dp_n+1및 Dm_n+1에 래치된다.

이하, 마찬가지로 하여 데이타가 복호된다. 또, 비트 열의 최후에는 표1의 조건 A 또는 C, 또는 표2의 조건 D 또는 F를 발생시키는 비트가 부하되도록 되어있다. 표1의 조건 A 또는 C, 또는 표2의 조건 D 또는 F가 발생한 경우에는 상단의 플립플롭 Dp₁내지 Dp_n과, 하단의 플립플롭 Dm₁내지 Dm_N과의 기억값이 일치한다. 따라서, 상단의 플립플롭 Dp_N및 하단의 플립플롭 Dm_N중 어느 것(예를 들면, 상단의 플립플롭 Dp_N)에 래치된 데이타(비트)를 순차 수신하도록 함으로써, 비터비 복호된 데이타를 얻을 수 있다.

그런데, 예를 들면 자기 기록 재생 장치 또는 광 기록 재생 장치에서는 신뢰성 향상을 위해 셀렉터 번호나 트랙 번호 등의 ID에 예를 들면, CRC(Cyclic Redundancy Check) 부호 등의 오류 검출 부호가 부가되도록 되어 있다.

즉, CRC 부호의 생성 다항식 G(x)로서, 예를 들면 식

G(X) =X¹⁶+ X¹²+ X⁵+ 1 (6)

이 사용된 경우에는 소정의 비트 길이 BL마다의 데이타가 생성 다항식 G(x)= X¹⁶+ X¹²+ X⁵+1로 제산되어 그 잉여가 데이타의 마지막에 부가된다.

그리고, 이와 같은 CRC 부호가 부가된 데이타의 오류를 검출하는 경우에는제16도에 도시하는 바와 같은 CRC 디코드 회로가 이용된다.

이 CRC 디코드 회로는 생성 다항식의 최고 차수[(6)식에 도시되는 생성 다항식인 경우에는 16]와 동일한 개수의 플립플롭 D₁내지 D₁₆이 시리얼로 접속되어 있다. 또, 플립플롭 D₁의 전단, 플립플롭 D₅와 D₆의 사이, 플립플롭 D₁₂와 D₁₃사이에, XOR 게이트(도면 중, ○표시 속에 +로 기재하여 표시함)가 설치되어 있다.

게다가, 플립플롭 D₁전단의 XOR 게이트에는 복호된 데이타가 입력되는 외에, 플립플롭 D₁₆의 출력이 피드백되어 있다. 이 XOR 게이트의 출력은 플립플롭 D₁에 입력되는 외에, 플립플롭 D₅와 D₆사이의 XOR 게이트 및 플립플롭 D₁₂와 D₁₃사이의 XOR 게이트에 입력되도록 되어 있다.

이상과 같이 구성되는 CRC 디코드 회로에서는 복합된 소정의 비트 길이(CRC 부호를 포함하는 데이타의 비트 길이) BL마다의 비트 열이 플립플롭 D₁전단의 XOR 게이트에서 플립플롭 D₁₆의 출력과의 XOR이 취해진다. 플립플롭 D₅와 D₆사이의 XOR 게이트 및 플립플롭 D₁₂와 D₁₃사이의 XOR 게이트에서 플립플롭 D₁의 전단의 XOR 게이트의 출력과의 XOR을 취하면서 플립플롭 D₁내지 D₁₆에 순차 래치된다. 이것에 의해, 그 비트 열의 최후의 비트가 플립플롭 D₁에 입력된 단계에서 비트 열을 (6)식으로 표시되는 생성 다항식으로 제산하는 연산(CRC 연산)이 실시된다.

그리고, 그 결과, 플립플롭 D₁내지 D₁₆에 래치된 비트가 모두 0이면, 즉 복호된 소정의 비트 길이 BL마다의 비트 열이 (6)식으로 표시되는 생성 다항식으로 해석되면, 그 비트 열에 오류가 없었던 것으로 된다. 또, 플립플롭 D₁내지 D₁₆에 레치된 비트의 어느 것이 0이 아니면, 즉 복호된 소정의 비트 길이 BL마다의 비트열이 (6)식으로 표시되는 생성 다항식으로 해석되지 않으면, 비트 열에 오류가 있었던 것으로 된다.

그런데, 제12도에 도시하는 바와 같은 구성을 갖고 있는 비터비 디코더(116)에 의해 데이타를 복호하는 경우, 제13도에 도시하는 시프트 레지스터(121)에 따라 데이타(비트)를 순차 시프트할 필요가 있다. 이 때문에, 시프트 레지스터(121)에 시리얼로 설치된 플립플롭 Dp_n(Dm_n)의 수의 비트 수만큼의 시간 지연이 발생한다.

또, 복호된 데이타의 오류 검출을 제16도에 도시하는 바와 같은 CRC 디코드 회로에 의해 행하는 경우, 소정의 비트 길이 BL마다의 비트 열을 플립플롭 D₁내지 D₁₆에서 순차 래치할 필요가 있다. 이 때문에, 소정의 비트 길이 BL길이 만큼의 시간 지연이 발생한다.

따라서, 비터비 리코더(116)에 의해 복호된 데이타의 오류 검출을 제16도에 도시하는 바와 같은 CRC 디코드 회로에 의해 행하는 경우에는 꽤 긴 시간 지연이 발생하게 된다.

따라서, 비터비 디코더(116) 및 CRC 디코드 회로는 섹터 등의 ID 부분등과 같이 ID를 디코드한 후에 그 섹터에 데이타의 판독 기입을 행하는지 여부를 신속하게 판단해야 할 부분에는 부(不) 방향이다. 그러나, 장치의 신뢰성을 향상시키기위해 적용하면, 제17도에 도시하는 바와 같이 히터히 디코더(116)으로 ID의 재생 데이타의 입력이 종료하는 타이밍에 대응하는 기록 매체의 ID 영역의 마지막에서 CRC 디코드 회로에서의 CRC 연산이 종료하는[비터비 디코더(116)에서 CRC 디코드 회로로의 ID의 복호 데이타의 입력이 종료한다] 타이밍에 대응하는 데이타 영역의 개시까지에 긴 갭을 설치해야만 하여 기록 매체의 기록 용량이 저하하는 과제가 있었다.

발명의 개시

본 발명은 이와 같은 상황을 감안한 것으로, 최우 복호 및 CRC 연산에 의한 시간 지연을 최소로 하고, 기록 매체의 대용량화를 도모할 수 있도록 한 것이다.

본 발명의 정보 재생 장치는 파셜 리스폰스 방식을 이용하여 기록 매체로부터 데이타를 재생하고, 비터비 복호법에 기초하여 시프트 레지스터를 이용하여 데이타를 복호하는 정보 재생 장치에 있어서, 시프트 레지스터는 데이타를 래치하는 시리얼로 접속된 복수의 래치 수단으로서의 플립플롭 Da_j와, CRC 연산을 행하도록 플립플롭 Da_j사이에 배치되어 플립플롭 Da_j의 출력끼리의 배타적인 논리 합을 산출하는 연산 수단으로서의 XOR 게이트(31a 내지 31d)를 구비하는 것을 특징으로 한다.

이 정보 재생 장치는 CRC 연산에서 생성 다항식의 최고 차수를 J로 한 경우, 시프트 레지스터는 플립플롭 Da_j를 적어도 J+2단만큼 구비하여 적어도 J+2단의 플립플롭 Da_j중, 후의 J단 플립플롭 Da_j에 래치되어 있는 값에 기초하여 CRC 연산의 결과를 평가하도록 할 수 있다.

게다가, 이 정보 재생 장치는 데이타가 파셜 리스폰스 클래스 IV를 사용하여 기록 매체에 기록되어 있고, 파셜 리스폰스 (1, -1)에 의한 처리를 행하는 한쌍의 처리 수단을 인터리브하면서 사용함에 따라 데이타를 복조함과 동시에, CRC 연산을 행하도록 할 수 있다.

상기 구성의 정보 재생 장치에서는 비터비 복호법을 행하는 시프트 레지스터를 구성하는 시리얼로 접속된 플립플롭 Da_j사이에, 플립플롭 Da_j의 출력끼리의 배타적인 논리 합을 산출하는 XOR 게이트(31a 내지 31d)가 CRC 연산을 행하도록 배치되어 있다. 따라서, 비터비 복호 및 CRC 연산이 동시에 행해지기 때문에, 데이타의 복호 및 오류 검출에 필요한 시간 지연을 대폭 감소할 수 있어 그 결과, 기록 매체의 기록 용량을 향상시킬 수 있다.

본 발명은 예를 들어, 자기 디스크나 자기 테이프, 광 디스크, 광 자기 디스크 등에 기록된 정보를, 비터비(Viterbi) 복호법 등의 최우(最尤) 복호법(maximum likelihood decoding method)에 의해 복호하는 경우에 이용하는 적절한 정보 재생 장치에 관한 것이다.

제1도는 본 발명의 정보 재생 장치의 한 실시예의 구성을 도시하는 블럭도이고,

제2도는 제1도의 시프트 레지스터 연산 회로(2)의 보다 상세한 블럭도이며,

제3도는 신호 생성 회로(30a ∼ 30d)의 구체적 구성을 도시하는 도면이고,

제4도는 제1도의 실시예의 동작을 설명하는 타이밍챠트이며,

제5도는 제1도의 실시예에서의 비터비 복호와 CRC 연산의 타이밍을 설명하는 타이밍챠트이고,

제6도는 파셜 리스폰스 변조를 설명하는 블럭도이며,

제7도는 파셜 리스폰스의 기록 재생제의 구성을 도시하는 블럭도이고,

제8도는 신호 레벨의 변화를 도시하는 도면이며,

제9도는 파셜 리스폰스 PRS(1,-1)의 상태 천이도이고,

제10도는 제9도의 상태 천이도의 트레리스 다이아그램이며,

제11도는 비터비 알고리즘을 설명하는 도면이고,

제12도는 비터비 알고리즘을 이용한 디코더(116)의 한 예의 구성을 도시하는 블럭도이며,

제13도는 제12도의 디코더(116)의 시프트 레지스터(121)의 보다 상세한 블럭 도이고,

제14도는 제12도의 디코더(116)의 동작을 설명하는 타이밍챠트이며,

제15도는 제13도의 시프트 레지스터(121)의 동작을 설명하는 타이밍챠트이고,

제16도는 CRC 연산을 행하는 CRC 디코드 회로의 한 예의 구성을 도시하는 블럭도이며,

제l7도는 종래의 장치에서 비터비 복호와 CRC 연산의 타이밍을 설명하는 타이밍챠트이다.

발명을 실시하기 위한 양호한 형태

제1도는 본 발명의 정보 재생 장치의 한 실시예의 구성을 도시하는 블럭도이다. 제1도 중, 제12도에서인 경우와 대응하는 부분에 대해서는 동일한 번호를 붙이고 있다. 즉, 이 장치에서는 우수 열 샘플을 처리하는 처리 회로(10)가 제12도의 처리 회로(120)에서 시프트 레지스터(121)를 제외한 구성을 하고 있다. 또, 시프트 레지스터 연산 회로(2)가 합성 회로(141)에 대신하여 설치되어 있다.

기수 열 샘플을 처리하는 처리 회로(20)는 처리 회로(10)의 연산 회로(11), 레지스터(12a, 12b), 비교 회로(13), 또는 스위치(14)와 각각 마찬가지로 구성되는 감산회로(21), 레지스터(22a, 22b), 비교 회로(23) 또는 스위치(24)로 구성되어 있다.

또, 제1도에서는 우수 열 샘플을 처리하는 처리 회로(10)의 비교 회로(13)에서 출력되는 β, merge, data에는 각각이 우수 열 샘플에 대응하는 신호인 것을 표시하기 위해, 각각의 문자 열의 최후에 _even을 붙이고 있다. 또, 기수 열 샘플을 처리하는 처리 회로(20)의 비교 회로(23)에서 출력되는 β, merge, data에는 그것이 기수 열 샘플에 대응하는 신호인 것을 표시하기 위해 각각의 문자 열 최후에 _odd를 붙이고 있다.

시프트 레지스터 연산 회로(2)는 제2도에 도시하는 바와 같이 구성되어 재생된 데이타를 상술한 차동 메트릭을 이용하는 알고리즘에 기초하여 비터비 복호함과 동시에, CRC 연산을 행하도록 되어 있다.

즉, CRC 연산에서의 생성 다항식의 최고 차수를 J로 한 경우, 시프트 레지스터 연산 회로(2)는 제2도에 도시하는 바와 같이 종 접속된 J+2개의 플립플롭 Da_-1내지 Da_j, Db_-1내지 Db_j, Dc_-1내지 Dc_j, 또는 Dd_-1내지 Dd_j사이에, J+1개의 셀렉터Sa₀내지 Sa_j, Sb₀내지 Sb_j, Sc₀내지 Sc_j, 또는 Sd₀내지 Sd_j를 각각 접속한 4개의 a 내지 d 계열의 시리얼 시프트 레지스터가 패러럴 접속된 패러럴 로드/시리얼 시프트 레지스터로서 구성되어 있다.

플립플롭 Da_-1내지 Da_j, Db_-1내지 Db_j, Dc_-1내지 Dc_j, 및 Dd_-1내지 Dd_j는 클럭(제4A도)가 공급되는 타이밍으로 입력되는 데이타를 래치한다. 셀렉터 Sa₀내지 Sa_j, Sb₀내지 Sb_j, Sc₀내지 Sc_j, 또는 Sd₀내지 Sd_j는 전환 회로(1)로부터의 전환신호(even/odd-1)(제1도 내지 제4도에서는 odd에 바(-)를 붙여 표시하고 있다], 비교회로(10)에서의 merge_even, data_even 및 비교 회로(20)에서의 merge_odd, data_odd에 기초하여 입력되는 3개의 신호 중에서 1개를 선택하여 출력한다.

여기에서, 본 실시예에서는 CRC 연산에서 생성 다항식을 전술한 (6)식에 표시한 G(x)로 한다. 따라서, J는 16개로 한다.

또, 이 시프트 레지스터 연산 회로(2)에서는 플림플롭 Da₀, Db₀, Dc₀또는 Dd₀과, 셀렉터 Sa₁, Sb₁, Sc₁또는 Sd₁사이에 XOR 게이트(31a 내지 31d)가, 플립플롭 Da₅, Db₅, Dc₅또는 Dd₅와, 셀렉터 Sa₆, Sb₆, Sc₆또는 Sd₆와의 사이에 XOR 게이트(32a 내지 32d)가, 플립플릅 Da₁₂, Db₁₂, Dc₁₂또는 Dd₁₂와, 셀렉터 Sa₁₃, Sb₁₃, Sc₁₃또는 Sd₁₃과의 사이에 XOR 게이트(도시하치 않음)가, 각각 설치되어 있다. XOR게이트(31a 내지 31d)에는 플립플롭 Da₁₆, Db₁₆, Dc₁₆또는 Dd₁₆의 출력이 각각 입력되도록(피드백되도록) 되어 있다.

또, 이 시프트 레지스터 연산 회로(2)에서는 XOR 게이트(31a 내지 31d)의 출력이 XOR 게이트(32a 내지 32d)에 각각 입력되도록 되어 있음과 동시에, 플립플롭 Da₁₂, Db₁₂, Dc₁₂또는 Dd₁₂와, 셀렉터 Sa₁₃, Sb₁₃, Sc₁₃또는 Sd₁₃과의 사이의 XOR 게이트에 각각 입력되도록 되어 있다.

따라서, 시프트 레지스터 연산 회로(2)의 4개의 2 내지 d 계열의 시리얼 시프트 레지스터 각각은 제16도의 (6)식의 생성 다항식에 대응하는 CRC 디코드 회로의 각 플립플롭의 전단에 셀렉터를 설치함과 동시에, 플립플롭 D₁의 전단의 XOR 게이트의 또 전단에 2개의 플림플롭과 1개의 셀렉터를 설치한 것과 마찬가지인 구성으로 되어 있다.

다시 말하면, 시프트 레지스터 연산 회로(2)의 4개의 a 내지 d 계열의 시리얼 시프트 레지스터 각각에 주목한 경우, 각 시리얼 시프트 레지스터에서는 (6)식에서 표시되는 생성 다항식 G(x)에 기초한 CRC 연산이 행해지는 것으로 된다.

또, 시프트 레지스터 연산 회로(2)로부터, 모든 XOR 게이트를 제거한 회로를 고려한 경우, 그 회로는 제13도에 도시하는 우수 열 샘플을 처리하는 시프트 레지스터(121)를 확장한 우수 열 샘플과 기수 열 샘플을 동시에 처리하는 회로로 된다.

다시 말하면, 시프트 레지스터 연산 회로(2)로부터 모든 XOR 게이트를 제거한 회로에서는 재생된 데이타가 순차(샘플 순으로) 비터비 복호되어 출력되는 것으로 된다.

다음에, 그 동작에 대해 설명한다. 예를 들면, 파셜 리스폰스 (1, -1)의 연산을 행하는 한 쌍의 회로[예를 들면, 제6B도의 연산 회로(102와 103)]가 인터리브하면서 사용됨으로써 재생 데이타가 처리 회로(10 및 20)에 공급된다.

한편, 전환 회로(1)에 있어서, 제4도에 도시하는 바와 같은 클럭(제4A도)의 상승 예지의 타이밍에서, H 레벨(논리 1)/L 레벨(논리 0)로 교대로 변화하는 선택신호(even/odd^-1)(제4B도)가 시프트 레지스터 연산 회로(2), 처리 회로(10 및 20)에 공급된다. 처리 회로(10 또는 20)에서는 전환 회로(1)로부터의 선택 신호(even/odd^-1)의 타이밍에서 스위치(14 또는 24)를 통해 입력되는 우수 샘플 열 또는 기수 샘플 열의 재생 데이타가 제12도에서 설명할 때와 마찬가지로 해서 처리되어 전술한 표1 및 표2에 따라 비교 회로(13 또는 23)에서 merge_even, data_even 또는 merge_odd, data_odd가 시프트 레지스터 연산 회로(2)로 각각 출력된다.

시프트 레지스터 연산 회로(2)에서는 전환 회로(1)로부터의 선택 신호(even/odd^-1)가 논리 1인 경우(H 레벨인 경우), 비교 회로(13)에서 제4C도에 도시하는 타이밍으로 출력되는 merge_even 및 data_even에 기초하여 처리가 행해진다. 또, 전환 회로(1)로부터의 선택 신호(even/odd^-1)가 논리 0인 경우(L 레벨인 경우), 비교 회로(23)으로부터 제4D도에 도시하는 타이밍으로 출력되는 merge_odd 및 data_odd에 기초하여 처리가 행해진다.

즉, 시프트 레지스터 연산 회로(2)에서는 먼저 신호 생성 회로(30a ∼ 30d)에서 전환 회로(1)에서의 선택 신호(even/odd^-1), 비교 회로(13)에서의 merge_even 및 data_even, 및 비교 회로(23)에서의 merge_odd 및 data_odd로부터 다음 식에 표시되는 4개의 신호(input_a, input_b, input_c, input_d)가 생성된다.

또, 30a ∼ 30d는 구체적으로는 제3A도 ∼ 제3D도에 도시되는 회로이다.

단, *는 논리 곱, + 논리 합을 의미한다. 또, even/odd^-1=1은 even/odd^-1이 논리 1이면(우수 열 샘플의 타이밍일 때), 논리 1로 되고, even/odd^-l이 논리 0이면(기수 열 샘플의 타이밍일 때) 논리 0으로 된다. 또, (even/odd^-1=0)은 even/odd^-1이 논리 1이면 논리 0으로 되고, even/odd^-1가 논리 0이면 논리 1로 된다.

따라서, input_b는 우수 열 샘플의 타이밍에서만 유효하고, 비교 회로(13)에서 출력되는 merge(merge_even)과 동일한 값으로 된다. input_c는 기수 열 샘플의 타이밍에서만 유효하고 비교 회로(23)에서 출력되는 merge(merge_odd)와 동일한 값으로 된다. 또, input_a는 우수 열 샘플의 타이밍에서는 비교 회로(13)에서 출력되는 merge(merge_even)와 동일한 값으로 되고, 기수 열 샘플의 타이밍에서는 비교 회로(23)에서 출력되는 merge(merge_odd)과 동일한 값으로 된다 input_d는 항상 0이 된다.

정리하면, 다음과 같이 된다.

(1) input_a에 대해

(2) input_b에 대해

(3) input_c에 대해

(4) input_d에 대해

항상 input_d = 0

4개의 신호 input_a, input_b, input_c 또는 input_d는 시프트 레지스터 연산회로(2 : 제2도)의 초기 단 플립플롭 Da_-1내지 Dd_-1에 각각 입력된다

플립플롭 Da_-1내지 Dd_-1에 각각 입력된 input_a, input_b, input_c 또는 input_d는 클럭의 타이밍으로 셀렉터를 통해 다음 단의 플립플롭으로 순차 래치된다.

여기에서, 셀렉터 Sa_j, Sb_j, SC_j또는 Sd_j(j=0, 1, · · ·J)(본 실시예에서는 상술한 바와 같이 J=16)에서는 전단으로부터의 신호에서 2 계열 내지 d 계열의 시프트 레지스터로부터의 신호를 각각 In_a, in_b, in_c 또는 in_d로 한 경우, 다음 식에 따라 신호 out_a, out_b, out_c 또는 out_d가 각각 출력된다.

또, ( )^-1은 ( ) 내의 부정을 의미한다. 즉, ( )^-1은 ( ) 내의 논리가 1이면 논리 0으로 되고, ( ) 내의 논리가 0이면 논리 1로 된다.

위식을 정리하면, 다음과 같다.

(1) out_a에 대해,

① 우수 샘플의 타이밍

(a) merge_e = 1이고 data_e = 0일 때, out_a = in_c

(b) merge_e = 0 또는 data_e = 1일 때, out_a = in_a

② 기수 샘플의 타이밍

(a) merge_o = 1이고 data_o = 0일 때, out_a = in_b

(b) merge_o = 0 또는 data_o = l일 때, out_a = in_a

(2) out_b에 대해,

① 우수 샘플의 타이밍

(a) merge_e = 1이고 data_e = 0일 때, out_b = in_d

(b) merge_e = 0 또는 data_e = 1일 때, out_b = in_b

② 기수 샘플의 타이밍

(a) merge_o = 1이고 data_o = 1일 때, out_b = in_a

(b) merge_o = 0 또는 data_o = 0일 때, out_b = in_b

(3) out_c에 대해,

① 우수 샘플의 타이밍

(a) merge_e = 1이고 data_e = 1일 때, out_c = in_a

(b) merge_e = 0 또는 data_e = 0일 때, out_c = in_c

② 기수 샘플의 타이밍

(a) merge_o = 0이고 data_o = 0일 때, out_c = in_d

(b) merge_o = 0 또는 data_o = 1일 때, out_c = in_c

(4) out_d에 대해,

① 우수 샘플의 타이밍

(a) merge_e = 1이고 data_e = 1일 때, out_d = in_b

(b) merge_e = 0 또는 data_e = 0일 때, out_d = in_d

② 기수 샘플의 타이밍

(a) merge_o = 1이고 data_o = 1일 때, out_d = in_c

(b) merge_o = 0 또는 data_o = 0일 때, out_d = in_d

위 식으로부터, 이 시프트 레지스터 연산 회로(2)에서는 제13도에서 설명할 때와 마찬가지로 해서, 비교 회로(10)에서의 merge_even 및 data_even, 및 비교 회로(20)예서의의 merge_odd 및 data_odd로부터 생존 시리얼 시프트 레지스터의 계열(바른 패스)이 선택된다. 선택된 계열의 시리얼 시프트 레지스터의 플립플롭에 래치된 데이타가 다른 계열의 시리얼 시프트 레지스터의 플립플롭으로 카피되어 비터비 복호법에 기초한 오류 검출이 행해진다.

동시에, 이 시프트 레지스터 연산 회로(2)에서는 a 계열 내지 d계열의 시리얼 시프트 레지스터의 최종단의 플립플롭 Da₁₆내지 Dd₁₆의 출력과, 플립플롭 Da₀내지 Dd₀의 출력과의 XOR이 XOR 게이트(31a 내지 31d)에 취해져 셀렉터 Sa₁내지 Sd₁에 각각 입력된다.

또, XOR 게이트(31a 내지 31d)의 출력과 a 계열 내지 d 계열의 시리얼 시프트 레지스터의 플립플롭 Da₅내지 Dd₅의 출력과의 XOR이 XOR 게이트(32a 내지 32d)에서 취해져 셀렉터 Sa₆내지 Sd₆에 각각 입력된다. a 계열 내지 d 계열의 시리얼 시프트 레지스터의 도시하지 않은 플립플롭 Da₁₂내지 Dd₁₂의 출력과의 XOR이 그 플립플롭 Da₁₂내지 Dd₁₂과, 도시하지 않은 Sa₁₃내지 Sd₁₃과의 사이에 각각 설치된 XOR게이트에서 취해져 셀렉터 Sa₁₃내지 Sd₁₃에 각각 입력된다.

따라서, 이 시프트 레지스터 연산 회로(2)에서는 제16도에서 설명한 때와 마찬가지로 해서 (6)식으로 표시되는 생성 다항식에 기초한 CRC 연산이 행해지게 된다.

그런데, 파셜 리스폰스 (1, 0, -1)을 비터비 복호하기 위해서는 복호하는 데이타(비트 열)의 블럭(복호하는 처리 단위의 비트 열)의 마지막에 트레리스를 종단하기 위한 2비트의 부호가 필요하게 된다. 이 2 비트의 부호로서는 프리코드 전의 부호로 일반적으로 (1, 1)이 블럭의 마지막에 부가된다.

이 트레리스를 종단하기 위한 2 비트의 부호는 CRC 연산을 행하는 것은 필요없다. 따라서, 시프트 레지스터 연산 회로(2)에서는 데이타의 블럭의 마지막에 부가된 트레리스를 종단하기 위한 부호(1, 1)에 대응하는 2 비트의 데이타가 a 계열 내지 d 계열의 시리얼 시프트 레지스터의 플립플롭 Da_-1내지 Dd_-1과, Da₀내지 Dd₀에 각각 래치된 시점에서 플립플롭 Da₁내지 Da₁₆, Db₁내지 Db₁₆, Dc₁내지 Dc₁₆및 Dd₁내지 Dd₁₆중 어느 것에 래치되어 있는 16개 비트의 논리합이 취해져 CRC 연산 결과가 평가된다.

즉, 플립플롭 Da₁내지 Da₁₆, Db₁내지 Db₁₆, Dc₁내지 Dc₁₆및 Dd₁내지 Dd₁₆중 어느 것에 각각 래치되어 있는 16개 비트가 모두 0인 경우, 제12도의 판정 회로(34)에 있어서, 데이타에 오류가 없었다는 평가가 CRC 연산 결과에 대해 행해진다. 그 16 비트 중, 어느 비트가 0이 아닌 경우, 데이타에 오류가 있었다는 평가가 CRC 연산 결과에 대해 행해진다.

이상과 같이 비터비 복호법을 행하는 각 계열의 시리얼 시프트 레지스터를 구성하는 종 접속된 플립플롭 사이에 그 플립플롭의 출력끼리의 배타적 논리 합을 산출하는 XOR 게이트를 CRC 연산을 행하도록 배치했기 때문에, CRC 부호의 생성다항식으로서 J 다음의 것을 사용한 경우, 재생 데이타의 블럭의 최후의 비트가 제1도의 처리 회로(10 및 20)에 입력된 후 J-1 클럭 이내에서 연산 결과를 얻을 수 있다.

즉, 제5도에 도시하는 바와 같이 비터비 복호와 CRC 연산이 동시에 행해져 데이타의 복호 및 오류 검출에 필요한 시간 지연을 대폭 감소할 수 있어, 기록 매체의 ID 부분과 데이타 부분과의 사이의 갭을 적게 할 수 있다.

따라서, 기록 매체에 고밀도로 데이타를 기록함과 동시에, 고 밀도로 기록된 기록 매체로부터 신뢰성이 높은 데이타를 재생하는 것이 가능하게 된다.

또, 본 발명은 파셜 리스폰스 방식을 이용하여 오류 정정 부호로서 CRC 부호를 이용하고 있는 것이면, 예를 들면, 자기 테이프 장치나 자기 디스크 장치 등의 자기 기록 매체에 정보를 기록 또는 재생하는 장치에 적용할 수 있는 외에, 광 자기디스크 장치나, 광 디스크 장치, 광 카드 장치 등의 광 기록 매체에 정보를 기록 또는 재생하는 장치에 적용할 수 있다.

또, 본 실시예에서는 CRC 생성 다항식에 (6)식으로 표시되는 것을 이용했지만, 이것에 한정하는 것은 아니고, 다른 식으로 표시되는 것을 이용하도록 할 수있다. 이 경우, 시프트 레지스터 연산 회로(2)는 이용하는 생성 다항식에 대응하여 플립플롭의 단수를 증감시킴과 동시에, XOR의 개수와 삽입 위치를 변경하여 구성하면 좋다.

Claims

파라미터 j로 특징지워지는 알고리즘에 따라 파셜 리스폰스 최우복호(partial response maximum likelihood decoding)와, 데이터 스트림의 오류 보정 계산을 동시에 수행하기 위한 정보 재생 장치에 있어서,

병렬로 접속된 다수의 시리얼 시프트 레지스터를 포함하며,

상기 시프트 레지스터 각각은,

직렬로 연결되어 상기 데이터 스트림을 래칭(latching) 및 시프트하기 위한 j+2개의 래치 수단, D₁내지 D_j;

j+1개의 선택 수단, S₀내지 S_j-- 각 선택 수단 S_j(i=0∼j)는 인접한 래치 수단 D_i-1및 D_i사이에 접속되어, 전환 신호에 따라 상기 데이터 스트림의 샘플을 홀수열 샘플로부터 짝수열 샘플로 스위칭하거나, 혹은 짝수열 샘플로부터 홀수열 샘플로 스위칭하여서, 상기 시프트 레지스터가 상기 전환 신호에 근거하여 처리 수단의 처리 결과의 짝수열 샘플 및 홀수및 샘플을 동시에 처리하게 됨 -- ;

선택된 인접한 래치 수단들 사이에 배치되어, 오류 검출 코드의 생성 다항식에 따라 오류 정정 계산을 행하고, 상기 래치 수단의 출력의 배타적 논리합 (exclusive-ORs)을 계산하는 연산 수단

을 포함하는 것을 특징으로 하는 정보 재생 장치.
제1항에 있어서,

상기 오류 정정 계산은, 최상위 차수 j를 갖는 다항식을 생성하는 것이며,

상기 오류 정정 계산의 걸과는, 상기 j+2개의 래치 수단에 의해 래치된 j+2개의 값중에서 j+2개보다 작은 수의 값에 근거하여 평가되는 것을 특징으로 하는 정보 재생 장치.
제2항에 있어서,

상기 시프트 레지스터는, 상기 래치 수단 D_j에 의해 래치된 값에 근거하여 상기 오류 정정 계산의 결과를 평가하는 것을 특징으로 하는 정보 재생 장치.
제2항에 있어서,

상기 데이터 스트림은 파셜 리스폰스 클래스 IV를 이용하여 기록 매체에 기록되며,

상기 시프트 레지스터는 파셜 리스폰스 (1, -1)에 의한 처리를 행하는 한 쌍의 처리 수단에 의한 처리 결과를 인터리브(interleaving)하면서 사용함으로써, 상기 데이타를 최우 복호하고, 상기 오류 검출 계산을 실행하는 것을 특징으로 하는 정보 재생 장치.
제3항에 있어서,

상기 처리 수단은, 재생된 데이터로부터 차동 메트릭(differential metric)을 계산하고, 상기 차동 메트릭에 근거하여, 처리 결과로서, 상태 변화의 가능성을 나타내는 제1 플래그와, 상태가 실제로 변화되었음을 나타내는 제2 플래그를 출력하는 것을 특징으로 하는 정보 재생 장치.
제3항에 있어서,

전환 신호를 생성하기 위한 전환 수단을 더 포함하는 것을 특징으로 하는 정보 재생 장치.
제5항에 있어서,

상기 최우 복호는 비터비(Viterbi) 복호인 것을 특징으로 하는 정보 재생 장 치.
제6항에 있어서,

상기 오류 검출 코드는 CRC 코드인 것을 특징으로 하는 정보 재생 장치.
제7항에 있어서,

상기 시프트 레지스터는, 상기 j+2 스테이지의 래치 수단에 의해 래치된 j+2개의 값중에서, 후의 j 스테이지 래치 수단에 의해 래치된 값이 모두 동일한지 여부를 판정함으써 오류 검출을 하는 것을 특징으로 하는 정보 재생 장치.