JPH08167248A - 情報再生装置 - Google Patents

Abstract

(57)【要約】 【目的】 デコード結果のビットエラーレートを悪化さ
せずに、デコード遅延を短くする。 【構成】 ０の最大ランがＫビットとなるように制限す
るチャネル符号で、磁気ディスク５３に記録されたデー
タが、ビタビデコーダ５７において、Ｋ＋１段のシフト
レジスタを有するパスメモリを用い、ビタビ復号法に基
づいて復号される。パスメモリは、０または１それぞれ
を仮判定するための２つのシフトレジスタを有してお
り、そのうちの１を仮判定するためのシフトレジスタの
出力が、復号結果とされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば磁気ディスクや
磁気テープ、光ディスク、光磁気ディスクなどに記録さ
れたディジタルデータを再生する場合に用いて好適な情
報再生装置に関する。

【０００２】

【従来の技術】従来の、例えば磁気記録再生装置（例え
ば、磁気ディスク装置や磁気テープ装置など）または光
記録再生装置（例えば、光ディスク装置や光磁気ディス
ク装置など）においては、変調符号としてパーシャルレ
スポンスクラスＩＶ（１，０，−１）やＩ（１，１）な
どが用いられる場合がある。

【０００３】例えばパーシャルレスポンスクラスＩＶ
（１，０，−１）が用いられる装置では、入力データ
は、１／（１（ＸＯＲ）Ｄ²）でプリコーディングされ
て記録される。なお、Ｄは遅延オペレータであり、（Ｘ
ＯＲ）は、排他的論理和を意味する。

【０００４】このように記録されたデータは、装置の記
録再生系を介し、ノイズの加わったものとなるが、この
ようなデータを、正確に復号する方法として、例えばビ
タビ復号法に代表される最尤復号法が知られている。ビ
タビ復号法は、着目した点の他、前後のサンプル点の値
も用い、１つの系列として最も確からしい系列を推定し
ていくもので、ビタビ復号法を用いたビタビ復号回路
は、パスメトリックを計算して生き残りパスを推定する
部分と、推定された結果からデコード結果（復号結果）
を得るためのパスメモリの部分から構成される。

【０００５】ところで、パスメモリは、データ０または
１をそれぞれ仮判定するための２系列の、状態数分のシ
フトレジスタによって構成される。このパスメモリで
は、ビタビ復号回路への入力データが１のときにはそれ
まで未確定だったデコード結果が確定するが、入力デー
タが０の間は、デコード結果は確定しない。

【０００６】しかしながら、実際の再生信号には、ノイ
ズが重畳されているため、例えば１を０と誤るビットエ
ラーを生じる場合がある。このような場合には、その誤
りが生じたビットにおいて確定するはずだったデコード
結果が確定しなくなり、その後、パスメモリがオーバフ
ローすることがある。そして、パスメモリがオーバフロ
ーした場合には、ビットエラーの生じた復号結果が得ら
れることになる。

【０００７】そこで、このオーバフローを防止するため
に、従来は、データにおける０の最大ラン（０の最大連
続個数）に比較して、十分に長いパスメモリ長のパスメ
モリを使用するようになされている。

【０００８】

【発明が解決しようとする課題】しかしながら、パスメ
モリ長を長くした場合には、それに対応して回路規模が
大きくなり、さらに、再生信号（データ）がビタビ復号
回路に入力されてからデコード結果が出力されるまでの
デコード遅延が大きくなる課題があった。

【０００９】即ち、デコード遅延は、パスメトリックを
計算する部分での遅延とパスメモリ長とを加算した値以
下にすることは不可能であるから、パスメモリ長を長く
すると、デコード遅延も大きくなり、このことは、デー
タの高速処理の点から好ましくない。

【００１０】本発明は、このような状況に鑑みてなされ
たものであり、デコード結果のビットエラーレートを悪
化させることなく、デコード遅延を低減することができ
るようにするものである。

【００１１】

【課題を解決するための手段】本発明の第１の情報再生
装置は、パーシャルレスポンス方式を利用して記録媒体
からデータを再生し、ビタビ復号法に基づいて、パスメ
モリを用いてデータを復号する情報再生装置であって、
パスメモリは、Ｋ＋２段のシフトレジスタを有し、デー
タは、０の最大ランがＫビットとなるように制限するチ
ャネル符号で、記録媒体に記録されていることを特徴と
する。

【００１２】この情報再生装置においては、パスメモリ
が、０または１それぞれを仮判定するための２つのｋ＋
２段のシフトレジスタを有する場合、チャネル符号を、
１の数が０の数よりも多い符号とし、パスメモリが有す
る２つのシフトレジスタのうちの１を仮判定するための
ものの出力を、復号結果とすることができる。また、パ
スメモリが、０または１それぞれを仮判定するための２
つのＫ＋２段のシフトレジスタを有する場合、チャネル
符号を、０の数が１の数よりも多い符号とし、パスメモ
リが有する２つのシフトレジスタのうちの０を仮判定す
るためのものの出力を、復号結果とすることができる。

【００１３】本発明の第２の情報再生装置は、パーシャ
ルレスポンス方式を利用して記録媒体からデータを再生
し、ビタビ復号法に基づいて、パスメモリを用いてデー
タを復号する情報再生装置であって、パスメモリは、０
または１それぞれを仮判定するための２つのＫ＋１段の
シフトレジスタを有し、データは、０の最大ランがＫビ
ットとなるように制限するチャネル符号で、記録媒体に
記録されており、パスメモリが有する２つのシフトレジ
スタのうちの１を仮判定するためのものの出力を、復号
結果とすることを特徴とする。

【００１４】この情報再生装置においては、チャネル符
号を、１の数が０の数よりも多い符号とすることができ
る。

【００１５】データが、パーシャルレスポンス（１，−
１）を使用して記録媒体に記録されている場合、パーシ
ャルレスポンス（１，−１）による処理を行う処理手段
によって、データを復号することができる。さらに、デ
ータが、パーシャルレスポンスクラスＩＶを使用して記
録媒体に記録されている場合、パーシャルレスポンス
（１，−１）による処理を行う一対の処理手段をインタ
ーリーブしながら使用することによって、データを復号
することができる。また、データを、０の最大ランがＫ
ビットとなるように制限するチャネル符号で、記録媒体
に記録する記録手段（例えば、図２２に示すチャネル符
号化器５１など）を備えることができる。

【００１６】

【作用】本発明の第１の情報再生装置においては、０の
最大ランがＫビットとなるように制限するチャネル符号
で、記録媒体に記録されたデータが、Ｋ＋２段のシフト
レジスタを有するパスメモリを用い、ビタビ復号法に基
づいて復号される。従って、パスメモリ長が短いので、
デコート遅延を低減することができる。さらに、この場
合、従来の場合に比較して、デコード結果のビットエラ
ーレートを向上させることが可能となる。

【００１７】本発明の第２の情報再生装置においては、
０の最大ランがＫビットとなるように制限するチャネル
符号で、記録媒体に記録されたデータが、Ｋ＋１段のシ
フトレジスタを有するパスメモリを用い、ビタビ復号法
に基づいて復号される。そして、この場合、パスメモリ
は、０または１それぞれを仮判定するための２つのシフ
トレジスタを有しており、そのうちの１を仮判定するた
めのシフトレジスタの出力が、復号結果とされる。従っ
て、パスメモリ長が短いので、デコート遅延を低減する
ことができる。さらに、この場合、デコード結果のビッ
トエラーレートの悪化を防止することができる。

【００１８】

【実施例】以下、本発明の実施例について説明するが、
その前段階の準備として、本発明の前提となる技術、お
よび本発明の原理について説明する。

【００１９】［本発明の前提となる技術］例えば、磁気
記録再生装置または光記録再生装置における変調符号に
は、パーシャルレスポンスが用いられるが、パーシャル
レスポンスの種類としては、良く使われるものに、ＰＲ
Ｓ（１，１）（クラスI）、ＰＲＳ（１，−１）、ＰＲ
Ｓ（１，０，−１）（クラスIV）などがある。図１
（ａ）に示す演算回路１０１は、ＰＲＳ（１，０，−
１）を用いるものであり、図１（ｂ）に示す演算回路１
０２，１０３は、ＰＲＳ（１，−１）を用いるものであ
る。ＰＲＳ（１，０，−１）のシステム多項式Ｇ（Ｄ）
は、Ｇ（Ｄ）＝１−Ｄ²であり、ＰＲＳ（１，−１）の
システム多項式Ｇ（Ｄ）は、Ｇ（Ｄ）＝１＋Ｄである。
ここで、Ｄは遅延オペレータである。

【００２０】演算回路１０１は、孤立した論理１が入力
されたとき、１，０，−１のデータを順次出力する回路
であり、演算回路１０２，１０３は、孤立した論理１が
入力されたとき、１，−１のデータを順次出力する回路
である。

【００２１】図１（ａ）に示す演算回路１０１（ＰＲＳ
（１，０，−１））では、Ｇ（Ｄ）＝１−Ｄ²のシステ
ム多項式を有するため、あるサンプル時刻ｋにおける入
力データｙ_kは、常に２つ前のサンプルｙ_k-2と演算され
る。従って、奇数番目のサンプルと偶数番目のサンプル
は、実質的に独立しており、それぞれが独立なパーシャ
ルレスポンスＰＲＳ（１，−１）の系列とみなすことが
できる。即ち、図１（ａ）の回路は、図１（ｂ）に示す
ように、パーシャルレスポンスＰＲＳ（１，−１）の演
算回路１０２，１０３に、スイッチ１０４を切り換え
て、入力データの奇数番目のサンプルと偶数番目のサン
プルをそれぞれ供給し、処理させ、その出力をスイッチ
１０５で合成して出力する回路と等価である。

【００２２】つまり、演算回路１０２，１０３（ＰＲＳ
（１，−１））をインタリーブしながら使用することに
よるデコードと、演算回路１０１（ＰＲＳ（１，０，−
１））によるデコードは、本質的には同じであり、ここ
ではパーシャルレスポンスＰＲＳ（１，０，−１）を例
にとって説明する。

【００２３】パーシャルレスポンスＰＲＳ（１，０，−
１）自体はエラーを伝搬する性質を有し、ある条件で１
ビットエラーがおこると壊滅的なエラーを引き起こす恐
れがある。そこで、これを防ぐため、記録する前にプリ
コーディングしておく必要がある。このプリコーディン
グは、パーシャルレスポンスの逆変換を行うことで実現
することができる。

【００２４】図２は、このようにプリコードを行って、
パーシャルレスポンスの変復調を行う系の全体の構成を
示している。同図において、プリコーダ１１１は、１／
（１（ＸＯＲ）Ｄ²）（但し、（ＸＯＲ）は、排他的論
理和を意味し、図２では、＋に○印を付して示してあ
る）の処理を実行する。

【００２５】記録データは、このプリコーダ１１１によ
って、記録データのデータ間の相関を利用して、記録デ
ータの値１および−１の間で変化するプリコードデータ
に変換された後、記録チャンネル回路１１２に出力され
る。

【００２６】記録チャンネル回路１１２は特別に設けら
れる回路ではなく、磁気記録再生系が本来有している機
能を等価回路として表したものである。この回路では
（即ち、データを磁気的に記録し、これを再生する
と）、演算処理回路１１３においてプリコーダ１１１の
出力に対して（１−Ｄ）の演算処理が行われる。

【００２７】このとき実際の磁気記録チャンネルで発生
するノイズは、この演算結果に加算器１１４で加算され
るものとして扱い、このノイズを加算したデータ（磁気
記録した後、再生したデータ）が、後段の演算処理回路
１１５に出力される。演算処理回路１１５では、記録チ
ャンネル回路１１２からの出力に対して（１＋Ｄ）の演
算処理が行われる。

【００２８】記録チャンネル回路１１２から出力される
信号は、信号レベルの範囲を±２とすると、図３に示す
ように、｛−２，０，＋２｝の３つのレベルのいずれか
をとる。これをデコーダ１１６で元のバイナリデータ
（１または０）にデコードするのに、固定閾値を用いる
３値レベル検出法と、最尤復号法であるビタビデコーデ
ィングが考えられる。

【００２９】３値レベル検出法は、０と＋２の間、およ
び０と−２の間に、それぞれ、所定のスレショルドレベ
ルを設定し、サンプル点がスレショルドレベルより大き
いか、小さいかを判定することによってデコードするも
のであり、回路が非常に簡単ですむという利点を有する
反面、検出能力が比較的低いという欠点を有する。

【００３０】これに対して、最尤復号法（ビタビデコー
ディング）は、前後のサンプル点の値も使ってデータを
復号し、復号した結果得られるデータの系列（パス）を
検出して、もっとも確からしい系列（パス）を推定して
いくという方法であり、３値レベル検出法に較べて高い
検出能力を持っており、同じデータをデコードした場合
には、ビットエラーレートが１桁から２桁改善される。

【００３１】次に、デコーダ１１６をビタビデコーダで
構成する場合の回路例を示すが、その前段階の準備とし
て、ビタビデコーディングについて説明する。ＰＲＳ
（１，０，−１）を用いた系は、１−Ｄ²のシステム多
項式を有するため、４つの状態を有する。この系から１
ビットおきにデータを取り出すと、１つの系（つまり、
ＰＲＳ（１，−１））となり、そのシステム多項式は１
−Ｄであるため、２つの状態を有する。

【００３２】ＰＲＳ（１，−１）の状態遷移図は、図４
に示すようになる。即ち、ＰＲＳ（１，−１）において
は、状態が、ａ_k-2＝−１のとき、１が入力されると、
状態が、ａ_k＝＋１に遷移するとともに、２が出力さ
れ、また−１が入力されると、状態が、元の状態と同一
の状態、即ちａ_k＝＋１に遷移するとともに、０が出力
される。さらに、状態が、ａ_k-2＝＋１のとき、１が入
力されると、状態が、ａ_k＝−１に遷移するとともに、
−２が出力され、また−１が入力されると、状態が、元
の状態と同一の状態、即ちａ_k＝−１に遷移するととも
に、０が出力される。

【００３３】この図４の状態遷移図に対応するトレリス
ダイアグラム（尤度追跡図）（以下、トレリスと略す）
は、図５に示すようになる。ここで、このトレリスにお
いては、あるサンプル時刻ｋにサンプル値（この場合、
演算処理回路１１５の出力）ｙ_kの入力があったとき
に、状態ａ_k-2から状態ａ_kへ遷移するブランチメトリッ
ク（尤度の瞬時尺度に相当する）が、サンプル値ｙ_kの
自乗誤差に−１を乗算した値（−（ｙ₂−０）²，−（ｙ
₂−２）²，−（ｙ₂＋２）²，・・・）で示されている。

【００３４】ビタビデコーディングは、これらのブラン
チメトリックの総和が最大になるようなパスを見つけ出
すものである。あるサンプル時刻ｋまでの、状態ａ_k＝
＋１とａ_k＝−１それぞれにおけるパスメトリック（尤
度の経路積分に相当）Ｌ_k ⁺とＬ_k ^-は、１つ前のサンプル
時刻ｋ−２までのパスメトリックの値Ｌ_k-2を用いて、
次の（１），（２）式のように表わすことができる。

【００３５】 Ｌ_k ⁺＝ｍａｘ｛Ｌ_k-2 ⁺＋〔−（ｙ_k−０）²〕，Ｌ_k-2 ^-＋〔−（ｙ_k−２）²〕｝ ・・・（１） Ｌ_k ^-＝ｍａｘ｛Ｌ_k-2 ⁺＋〔−（ｙ_k＋２）²〕，Ｌ_k-2 ^-＋〔−（ｙ_k−０）²〕｝ ・・・（２）

【００３６】ここで、ｍａｘ｛Ａ，Ｂ｝は、Ａ，Ｂのう
ち、大きい方を選択することを意味する。

【００３７】このメトリックを計算しながら最適なパス
を検出するためには、通常、自乗器が３個、加算器が６
個、コンパレータが２個必要となる。そこで、パスメト
リックを忠実に計算していくのではなく、回路を簡単に
するために、Ｗｏｏｄらの報告した差動メトリックを用
いたアルゴリズムを使用することができる。

【００３８】ここで、状態が２つしかない場合のビタビ
アルゴリズムについて考察する。ビタビアルゴリズム
は、ある時刻ｋにおける各々の状態について、そこに至
るまでの尤度がもっとも大きくなるようなパスを１つに
しぼりながら、データを決定していくものである。前述
した復号回路（デコーダ１１６）は、それを忠実に実現
するためのものである。

【００３９】即ち、状態ａ_k＝＋１，−１それぞれにお
けるパスメトリックの差（差動メトリック）は、次式で
表わすことができる。 ΔＬ_k＝Ｌ_k ⁺−Ｌ_k ^- ・・・（３）

【００４０】（１）式から、パスメトリックＬ_k ⁺は、 Ｌ_k-2 ⁺＋〔−（ｙ_k−０）²〕＞Ｌ_k-2 ^-＋〔−（ｙ_k−２）²〕 の場合（状態ａ_k-2＝＋１から、状態ａ_k＝＋１へ遷移す
る尤度が大きい場合）、 Ｌ_k-2 ⁺＋〔−（ｙ_k−０）²〕 となり、 Ｌ_k-2 ⁺＋〔−（ｙ_k−０）²〕≦Ｌ_k-2 ^-＋〔−（ｙ_k−２）²〕 の場合（状態ａ_k-2＝−１から、状態ａ_k＝＋１へ遷移す
る尤度が大きい場合）、 Ｌ_k-2 ^-＋〔−（ｙ_k−２）²〕 となる。

【００４１】一方、（２）式から、パスメトリックＬ_k ^-
は、 Ｌ_k-2 ⁺＋〔−（ｙ_k＋２）²〕＞Ｌ_k-2 ^-＋〔−（ｙ_k−０）²〕 の場合（状態ａ_k-2＝＋１から、状態ａ_k＝−１へ遷移す
る尤度が大きい場合）、 Ｌ_k-2 ⁺＋〔−（ｙ_k＋２）²〕 となり、 Ｌ_k-2 ⁺＋〔−（ｙ_k＋２）²〕≦Ｌ_k-2 ^-＋〔−（ｙ_k−０）²〕 の場合（状態ａ_k-2＝−１から、状態ａ_k＝−１へ遷移す
る尤度が大きい場合）、 Ｌ_k-2 ^-＋〔−（ｙ_k−０）²〕 となる。

【００４２】即ち、整理すると、パスメトリックＬ
_k ⁺は、 ４＞４ｙ_k−△Ｌ_k-2 ・・・（Ｃ⁺１） の場合（状態ａ_k-2＝＋１から、状態ａ_k＝＋１へ遷移す
る尤度が大きい場合）と、 ４≦４ｙ_k−△Ｌ_k-2 ・・・（Ｃ⁺２） の場合（状態ａ_k-2＝−１から、状態ａ_k＝＋１へ遷移す
る尤度が大きい場合）の２つの場合で値が異なり、ま
た、パスメトリックＬ_k ^-は、 −４＞４ｙ_k−△Ｌ_k-2 ・・・（Ｃ^-１） の場合（状態ａ_k-2＝＋１から、状態ａ_k＝−１へ遷移す
る尤度が大きい場合）と、 −４≦４ｙ_k−△Ｌ_k-2 ・・・（Ｃ^-２） の場合（状態ａ_k-2＝−１から、状態ａ_k＝−１へ遷移す
る尤度が大きい場合）の２つの場合で値が異なる。

【００４３】従って、（３）式で表される差動メトリッ
ク△Ｌ_kは、（Ｃ⁺１）且つ（Ｃ^-１），（Ｃ⁺２）且つ
（Ｃ^-２），（Ｃ⁺１）且つ（Ｃ^-２）、および（Ｃ⁺２）
且つ（Ｃ^-１）の４（＝２×２）通りの場合があること
になる。

【００４４】即ち、まず、４＞４ｙ_k−△Ｌ_k-2、且つ−
４＞４ｙ_k−△Ｌ_k-2の場合（生き残りパスが、状態〈＋
１〉→状態〈＋１〉且つ状態〈＋１〉→状態〈−１〉の
パターンとなる場合）、つまり−４＞４ｙ_k−△Ｌ_k-2の
場合、差動メトリック△Ｌ_kは、 △Ｌ_k＝｛Ｌ_k-2 ⁺＋〔−（ｙ_k−０）²〕｝−｛Ｌ_k-2 ⁺＋
〔−（ｙ_k＋２）²〕｝ ＝Ｌ_k-2 ⁺−ｙ_k ²−Ｌ_k-2 ^-＋ｙ_k ²＋４ｙ_k＋４ ＝４ｙ_k＋４ となる。

【００４５】さらに、４≦４ｙ_k−△Ｌ_k-2、且つ−４≦
４ｙ_k−△Ｌ_k-2の場合（生き残りパスが、状態〈−１〉
→状態〈−１〉且つ状態〈−１〉→状態〈＋１〉のパタ
ーンとなる場合）、つまり４≦４ｙ_k−△Ｌ_k-2の場合、
差動メトリック△Ｌ_kは、 △Ｌ_k＝｛Ｌ_k-2 ^-＋〔−（ｙ_k−２）²〕｝−｛Ｌ_k-2 ^-＋
〔−（ｙ_k−０）²〕｝ ＝Ｌ_k-2 ^-−ｙ_k ²＋４ｙ_k−４−Ｌ_k-2 ^-＋ｙ_k ² ＝４ｙ_k−４ となる。

【００４６】また、４＞４ｙ_k−△Ｌ_k-2、且つ−４≦４
ｙ_k−△Ｌ_k-2の場合（生き残りパスが、状態〈−１〉→
状態〈−１〉且つ、状態〈＋１〉→状態〈＋１〉のパタ
ーンとなる場合）、つまり、−４≦４ｙ_k−△Ｌ_k-2＜４
の場合、差動メトリック△Ｌ_kは、 △Ｌ_k＝｛Ｌ_k-2 ⁺＋〔−（ｙ_k−０）²〕｝−｛Ｌ_k-2 ^-＋
〔−（ｙ_k−０）²〕｝ ＝Ｌ_k-2 ⁺−ｙ_k ²−Ｌ_k-2 ^-＋ｙ_k ² ＝△Ｌ_k-2 となる。

【００４７】そして、４≦４ｙ_k−△Ｌ_k-2、且つ−４＞
４ｙ_k−△Ｌ_k-2の場合（生き残りパスが、状態〈−１〉
→状態〈−１〉且つ状態〈＋１〉→状態〈＋１〉のパタ
ーンとなる場合）は、この式を整理すると、４≦４ｙ_k
−△Ｌ_k-2＜−４となることから、ありえない。

【００４８】以上から、（３）式は、４ｙ_k−ΔＬ_k-2の
大きさによって場合分けをすることができ、次の（４）
式のようになる。

【００４９】

【数１】

【００５０】従って、状態が２つ（ａ_k＝＋１またはａ_k
＝−１に）しかない場合、生き残りパスのパターンとし
ては、次に示す３通りのパターンしかあり得ない。 状態〈−１〉→状態〈−１〉かつ状態〈−１〉→状態
〈＋１〉 状態〈−１〉→状態〈−１〉かつ状態〈＋１〉→状態
〈＋１〉 状態〈＋１〉→状態〈＋１〉かつ状態〈＋１〉→状態
〈−１〉

【００５１】ここで、あり得る３種の生き残りパスのパ
ターンを、それぞれ→↑、→→、→↓という３種の２文
字記号で表すことにする。

【００５２】（４）式の場合分けの不等式においては、
４ｙ_k−ΔＬ_k-2が共通の比較要素として含まれているの
で、この値を４または−４と比較して、その大小を判定
することにより、生き残りパスのパターンが、上述の生
き残りパスのパターンのうちのいずれかであるのかを判
定することができる。つまり、パスメトリックそのもの
を計算しなくても、差動メトリックを計算すれば、その
過程で生き残ったパスを決定し、これによりデータを復
号することができる。

【００５３】即ち、ｙ_pを、トレリスにおいて、平行パ
ス（→→）以外のパス、即ち、上向きの発散（→↑）ま
たは下向きの発散（→↓）が現れたときの地点（ｌｏｃ
ａｔｉｏｎ ｐ）のサンプル値とするとともに、βを、
いわば補正項として、ΔＬ_k＝４ｙ_p−４βとおいて変数
変換すると、（４）式は、次の（５）式のように表すこ
とができる。

【００５４】

【数２】

【００５５】ここで、（５）式の左辺と右辺を比較する
ことにより、上段または下段で等式が成立する場合、即
ち生き残りパスのパターンとして上向きの発散（→↑）
または下向きの発散（→↓）が現れた場合、βは、１ま
たは−１とそれぞれなることが判る。

【００５６】従って、βは、いまの地点からさかのぼっ
て、最初の、上向きの発散（→↑）または下向きの発散
（→↓）が現れる地点（ｌｏｃａｔｉｏｎ ｐ）での発
散の方向（つまり、その地点（ｌｏｃａｔｉｏｎ ｐ）
での生き残りパスのパターンが、上向きの発散（→↑）
および下向きの発散（→↓）のうちのいずれであった
か）を表している。

【００５７】例えば、いまの地点からさかのぼって、最
初に現れた発散が、上向きの発散（→↑）であった場
合、つまりβ＝＋１である場合、いまの地点での生き残
りパスのパターンは、（５）式における場合分けの不等
式のβに１を代入することにより、０≦ｙ_k−ｙ_pのと
き、上向きの発散（→↑）、−２≦ｙ_k−ｙ_p＜０のと
き、平行パス（→→）、ｙ_k−ｙ_p＜−２のとき、下向き
の発散（→↓）と判定される（図６）。

【００５８】さらに、この場合、（５）式の左辺と右辺
を比較することにより、βとｙ_p は、０≦ｙ_k−ｙ_pのと
き、ｙ_p←ｙ_k，β←＋１、−２≦ｙ_k−ｙ_p＜０のとき、
ｙ_p←ｙ_p，β←β、ｙ_k−ｙ_p＜−２のとき、ｙ_p←ｙ_k，
β←−１のように更新される（図６）。

【００５９】同様にして、いまの地点からさかのぼっ
て、最初に現れた発散が、下向きの発散（→↓）であっ
た場合、つまりβ＝−１である場合、いまの地点での生
き残りパスのパターンは、（５）式における不等式のβ
に−１を代入することにより、２≦ｙ_k−ｙ_pのとき、上
向きの発散（→↑）、０≦ｙ_k−ｙ_p＜２のとき、平行パ
ス（→→）、ｙ_k−ｙ_p＜０のとき、下向きの発散（→
↓）と判定され、βとｙ_pは、（５）式の左辺と右辺を
比較することにより、２≦ｙ_k−ｙ_pのとき、ｙ_p←ｙ_k，
β←＋１、０≦ｙ_k−ｙ_p＜２のとき、ｙ_p←ｙ_p，β←
β、ｙ_k−ｙ_p＜０のとき、ｙ_p←ｙ_k，β←−１のように
更新される。

【００６０】従って、βの表す意味は、式の上でいう
と、判定するための閾値にオフセットを加える役割を果
たしているものと見ることができる（この点について
は、表１、表２を参照して後述する）。

【００６１】生き残りパスパターンとして、上向きの発
散（→↑）または下向きの発散（→↓）が現れたとき、
その地点（ｌｏｃａｔｉｏｎ ｋ）より１つ前の発散が
現れた地点（ｌｏｃａｔｉｏｎ ｐ）から、その地点
（ｌｏｃａｔｉｏｎ ｋ）までのパスを確定することが
でき、これを繰り返すことによりデータを復号すること
が可能となる。

【００６２】このようなビタビアルゴリズムに基づいて
データを復号するデコーダ１１６の詳細構成例を図７に
示す。演算処理回路１１５（図２）からの再生データ
は、処理回路１０または２０に入力され、その偶数列サ
ンプルまたは奇数列サンプルが、個別にそれぞれ処理さ
れた後、合成回路２において、切換回路１が出力する切
換信号のタイミングに基づいて、元の順序に復元され、
出力される。即ち、処理回路１０，２０は、ＰＲＳ
（１，−１）による処理を行うものであり、再生データ
は、処理回路１０，２０がインターリーブしながら使用
されることにより復号される。

【００６３】なお、図７では、偶数列サンプルを処理す
る処理回路１０の構成が詳細に示されているが、奇数列
サンプルを処理する処理回路２０も同様に構成される。

【００６４】処理回路１０において、演算処理回路１１
５からの再生データは、切換回路１から出力される切換
信号に対応して、偶数列サンプル／奇数列サンプルのタ
イミングでＯＮ／ＯＦＦするスイッチ１４を介して減算
回路１１およびレジスタ１２ｂに供給される。即ち、減
算回路１１およびレジスタ１２ｂには、再生データの偶
数列サンプルが供給される。

【００６５】レジスタ１２ｂは、１つ前の発散地点にお
けるサンプル値ｙ_pを記憶し、減算回路１１は、入力さ
れた偶数列サンプルｙ_kからレジスタ１２ｂに記憶され
ている値ｙ_pを減算して（（ｙ_k−ｙ_p）を演算して）、
比較回路１３に出力する。

【００６６】比較回路１３は、閾値である＋２，０，−
２、減算回路１１の出力（ｙ_k−ｙ_p）、およびレジスタ
１２ａに記憶されているβに対応して、表１および表２
に示す演算処理を行い、演算結果に対応して、表１、表
２に示す出力データを出力する。この演算の詳細は、図
９および図１０を参照して後述する。

【００６７】

【表１】

【００６８】

【表２】

【００６９】パスメモリ１５は、Ｎ個のフリップフロッ
プＤｐ₀乃至Ｄｐ_N-1の間に、Ｎ−１個のセレクタＳｐ₁
乃至Ｓｐ_N-1が交互に縦接続された、データ１を仮判定
するためのシリアルシフトレジスタと、同じくＮ個のフ
リップフロップＤｍ₀乃至Ｄｍ_{N -1}の間に、Ｎ−１個のセ
レクタＳｍ₁乃至Ｓｍ_N-1が交互に縦接続された、データ
０を仮判定するためのシリアルシフトレジスタとがパラ
レルに接続されたパラレルロード／シリアルシフトレジ
スタとして構成されている。

【００７０】なお、パスメモリ１５の出力を、上述の２
つのシリアルシフトレジスタのうちの、例えばデータ１
を仮判定するためのシリアルシフトレジスタの最終段
（フリップフロップＤｐ_N-1）から得る場合には、他方
のデータ０を仮判定するためのシリアルシフトレジスタ
の最終段（セレクタＳｍ_N-1およびフリップフロップＤ
ｍ_{N -1}）は設ける必要がなく、さらにデータ０を仮判定
するためのシリアルシフトレジスタの最前段に対する入
力は必ず０であるから、その最前段において、この０を
記憶する必要がないので、フリップフロップＤｍ₀を設
ける必要もない。

【００７１】そこで、パスメモリ１５は、実際には、図
８に示すように構成される。即ち、パスメモリ１５は、
Ｎ個のフリップフロップＤｐ₀乃至Ｄｐ_N-1およびＮ−１
個のセレクタＳｐ₁乃至Ｓｐ_N-1でなる、データ１を仮判
定するためのシリアルシフトレジスタ（図８において上
段のシフトレジスタ）、並びにＮ−２個のフリップフロ
ップＤｍ₁乃至Ｄｍ_N-2およびＮ−２個のセレクタＳｍ₁
乃至Ｓｍ_N-2でなる、データ０を仮判定するためのシリ
アルシフトレジスタ（図８において下段のシフトレジス
タ）で構成される。

【００７２】なお、パスメモリ１５の出力を、上述の２
つのシリアルシフトレジスタのうちの、例えばデータ０
を仮判定するためのシリアルシフトレジスタの最終段
（フリップフロップＤｍ_N-1）から得る場合には、デー
タ１を仮判定するためのシリアルシフトレジスタの最終
段（セレクタＳｐ_N-1およびフリップフロップＤｐ_N-1）
は設ける必要がない。即ち、この場合、図８に示したパ
スメモリ１５は、セレクタＳｐ_N-1およびフリップフロ
ップＤｐ_N-1を削除するとともに、下段のシフトレジス
タの最終段にセレクタＳｍ_N-1およびフリップフロップ
Ｄｍ_N-1を設けて構成される。

【００７３】ここで、本明細書中では、このように構成
されるパスメモリ１５におけるパスメモリ長を、Ｎビッ
トという。また、図８のパスメモリ１５を構成する上段
および下段のいずれのシフトレジスタについても、その
段数はＮ段であるという（実質的に、Ｎ段のシフトレジ
スタに相当するからである）。

【００７４】最前段のセレクタＳｐ₁またはＳｍ₁には、
０が、信号ＢまたはＤとして入力されるとともに、フリ
ップフロップＤｐ₀を介して比較回路１３からの生き残
りパスパターン信号（ｍｅｒｇｅ）が、信号ＡまたはＣ
として入力されており、そのうちのいずれか一方（信号
ＡおよびＢのうちの一方、または信号ＣおよびＤのうち
の一方）が、同じく比較回路１３からの生き残りパスパ
ターン信号（ｍｅｒｇｅ）およびデータ（ｄａｔａ）に
対応して選択され、フリップフロップＤｐ₁またはＤｍ₁
にそれぞれ出力される。

【００７５】ここで、比較回路１３においては、表１お
よび表２に示したように、上向きの発散または下向きの
発散が生じた場合には、ｍｅｒｇｅ＝１とされ、平行パ
スの場合には、ｍｅｒｇｅ＝０とされるようになされて
いる。

【００７６】最前段のセレクタＳｐ₁およびＳｍ₁を除
く、セレクタＳｐ_nまたはＳｍ_n（ｎ＝１，２，・・・，
Ｎ−１）には、前段のフリップフロップＤｐ_n-1にラッ
チされたデータが、信号ＡまたはＣとして入力されると
ともに、前段のフリップフロップＤｍ_n-1にラッチされ
たデータが、信号ＢまたはＤとして入力されており、そ
のうちのいずれか一方（信号ＡおよびＢのうちの一方、
または信号ＣおよびＤのうちの一方）が、比較回路１３
からの生き残りパスパターン信号（ｍｅｒｇｅ）および
データ（ｄａｔａ）に対応して選択され、次段のフリッ
プフロップＤｐ_{n+ 1}またはＤｍ_n+1にそれぞれ出力され
る。

【００７７】即ち、セレクタＳｐ_n（Ｓｍ_n）は、比較回
路１３からの生き残りパスパターン信号（ｍｅｒｇｅ）
およびデータ（ｄａｔａ）に対応して、表３に示すよう
に、入力信号ＡおよびＢ（ＣおよびＤ）のうちのいずれ
か一方を選択して出力する。

【表３】

【００７８】フリップフロップＤｐ_nまたはＤｍ_nは、前
段のセレクタＳｐ_nまたはＳｍ_nからの出力を、ＰＬＬ
（図示せず）より出力されるＰＬＬクロックに同期して
それぞれラッチする。

【００７９】図７に示すような構成を用いれば、自乗器
は不要となり、加算器は１個、コンパレータは２個で済
むことになる。

【００８０】次に、この図７の回路に対し、ある信号が
入力された場合の動作について、図９および図１０のタ
イミングチャートを参照して説明する。

【００８１】いま、図９に示すような信号が図７のデコ
ーダ１１６に入力された場合、比較回路１３は、表１と
表２に従って、パスメモリ１５（図８）は、表３に従っ
て、次のように動作する。ただし、ｙ_pとβの初期値
は、それぞれ、ｙ_p＝−２、β＝−１とする。

【００８２】〈ｋ＝０：入力ｙ_k＝ｙ₀＝１．６；ｙ_p＝
−２；β＝−１のとき〉ｙ_k−ｙ_p＝１．６−（−２）＝
３．６＞２なので、入力は表２の条件パターンＦに対応
する。つまり、上向きの発散（以下、適宜ｄｉｖｅｒｇ
ｅｎｃｅという）であるから、表２にしたがって、レジ
スタ１２ａのβが＋１に更新され、レジスタ１２ｂのｙ
_p（１つ前の発散がおきた時刻におけるサンプル値）
が、ｙ_p＝ｙ₀＝１．６とされる。

【００８３】同時に、表２にしたがって、比較回路１３
からパスメモリ１５に、生き残りパスパターン信号（ｍ
ｅｒｇｅ＝１）およびデータ（ｄａｔａ＝１）が出力さ
れる。

【００８４】従って、パスメモリ１５（図８）では、フ
リップフロップＤｐ₀にｍｅｒｇｅ＝１がラッチされる
（図１０）。

【００８５】〈ｋ＝１：入力ｙ_k＝ｙ₁＝０．２；ｙ_p＝
１．６；β＝＋１；ｐ＝０のとき〉−２≦ｙ_k−ｙ_p＝
０．２−１．６＝−１．４≦０なので、入力は表１の条
件パターンＢに対応する。つまり、平行パスということ
になるので、レジスタ１２ａと１２ｂのβ，ｙ_pはその
ままとされ（β＝１，ｙ_p＝ｙ₀）、比較回路１３からパ
スメモリ１５に、生き残りパスパターン信号（ｍｅｒｇ
ｅ＝０）およびデータ（ｄａｔａ＝０）が出力される。

【００８６】パスメモリ１５では、フリップフロップＤ
ｐ₀にｍｅｒｇｅ＝０がラッチされ、さらにｍｅｒｇｅ
＝０であるから、表３にしたがってセレクタＳｐ_nまた
はＳｍ_nで、信号ＡおよびＢまたは信号ＣおよびＤのう
ちの、信号ＡまたはＤが選択され、次段のフリップフロ
ップＤｐ_nまたはＤｍ_nにそれぞれ出力されてラッチされ
る。

【００８７】即ち、平行パスのパターンの場合、上段の
フリップフロップＤｐ_nにラッチされている信号（ビッ
ト）は、同じく上段の、次段のフリップフロップＤｐ
_n+1にラッチされるとともに、下段のフリップフロップ
Ｄｍ_nにラッチされている信号（ビット）は、同じく下
段の、次段のフリップフロップＤｍ_n+1にラッチされ
る。但し、この場合、下段のフリップフロップＤｍ
₁は、セレクタＳｍ₁に、信号Ｄとして常に入力されてい
る０をラッチする。

【００８８】従って、ｋ＝１では、上段のフリップフロ
ップＤｐ₀，Ｄｐ₁には、０，１がそれぞれラッチされ、
下段のフリップフロップＤｍ₁には、０がラッチされる
（図１０）。

【００８９】〈ｋ＝２：入力ｙ_k＝ｙ₂＝−０．２；ｙ_p
＝１．６；β＝＋１；ｐ＝０のとき〉−２≦ｙ_k−ｙ_p＝
−０．２−１．６＝−１．８≦０なので、入力は表１の
条件パターンＢに対応する。つまり、平行パスというこ
とになるので、レジスタ１２ａと１２ｂのβ，ｙ_pはそ
のままとされ、比較回路１３からパスメモリ１５に、生
き残りパスパターン信号（ｍｅｒｇｅ＝０）およびデー
タ（ｄａｔａ＝０）が出力される。

【００９０】パスメモリ１５では、フリップフロップＤ
ｐ₀にｍｅｒｇｅ＝０がラッチされ、ｍｅｒｇｅ＝０で
あるから、表３にしたがって上段のフリップフロップＤ
ｐ_nにラッチされている信号（ビット）は、同じく上段
の、次段のフリップフロップＤｐ_n+1にラッチされると
ともに、下段のフリップフロップＤｍ_nにラッチされて
いる信号（ビット）は、同じく下段の、次段のフリップ
フロップＤｍ_n+1にラッチされる。

【００９１】従って、ｋ＝２では、上段のフリップフロ
ップＤｐ₀，Ｄｐ₁，Ｄｐ₂には、０，１，１がそれぞれ
ラッチされ、下段のフリップフロップＤｍ₁，Ｄｍ₂に
は、０，０がそれぞれラッチされる（図１０）。

【００９２】〈ｋ＝３：入力ｙ_k＝ｙ₃＝２．０；ｙ_p＝
１．６；β＝＋１；ｐ＝０のとき〉ｙ_k−ｙ_p＝２．０−
１．６＝０．４＞０なので、入力は表１の条件パターン
Ｃに対応する。つまり、上向きのｄｉｖｅｒｇｅｎｃｅ
であるから、前の候補ｙ_pが現在値ｙ_kに敗れた（ｙ_p＜
ｙ_kであった）ことになる。即ち、ｋ＝０（ｐ＝０）に
おいて、上向きの発散（β＝＋１）と判定したのである
が、今回（ｋ＝３において）、上向きの発散（β＝＋
１）がおきたので、前回は、上向きの発散のうちの平行
パスであったことになる（ｋ＝０において、上向きの遷
移がおこったとすると、ｋ＝３において、パスが不連続
になってしまう）。

【００９３】そこで、表１にしたがって、レジスタ１２
ａのβが＋１にされ、レジスタ１２ｂの記憶値ｙ_pが、
ｙ_p＝ｙ₃＝２．０とされる。さらに、比較回路１３から
パスメモリ１５に、生き残りパスパターン信号（ｍｅｒ
ｇｅ＝１）およびデータ（ｄａｔａ＝０）が出力され
る。

【００９４】パスメモリ１５では、フリップフロップＤ
ｐ₀にｍｅｒｇｅ＝１がラッチされ、さらにｍｅｒｇｅ
＝１およびｄａｔａ＝０であるから、表３にしたがって
セレクタＳｐ_nまたはＳｍ_nで、信号ＡおよびＢまたは信
号ＣおよびＤのうちの、信号ＢまたはＤが選択され、次
段のフリップフロップＤｐ_nまたはＤｍ_nにそれぞれ出力
されてラッチされる。

【００９５】即ち、直前に起きた発散が上向きの発散で
あり（β＝＋１であり）、さらに今の発散が上向きの発
散である場合、上段のフリップフロップＤｐ_nに復号デ
ータ候補としてラッチされていた信号（ビット）が敗れ
たこととなり、下段のフリップフロップＤｍ_nにラッチ
されている信号（ビット）が、上段および下段の、次段
のフリップフロップＤｐ_n+1およびＤｍ_n+1にラッチされ
る。つまり、いわば下段のシフトレジスタの値が、上段
のシフトレジスタにコピーされる。但し、この場合、上
段のフリップフロップＤｐ₁は、セレクタＳｐ₁に、信号
Ｂとして常に入力されている０をラッチする。

【００９６】従って、ｋ＝３では、上段のフリップフロ
ップＤｐ₀，Ｄｐ₁，Ｄｐ₂，Ｄｐ₃には、１，０，０，０
がそれぞれラッチされ、下段のフリップフロップＤ
ｍ₁，Ｄｍ₂，Ｄｍ₃には、０，０，０がそれぞれラッチ
される（図１０）。

【００９７】〈ｋ＝４：入力ｙ_k＝ｙ₄＝０．２；ｙ_p＝
２．０；β＝＋１；ｐ＝３のとき〉−２≦ｙ_k−ｙ_p＝
０．２−２．０＝−１．８≦０なので、入力は表１の条
件パターンＢに対応する。つまり、平行パスということ
になるので、レジスタ１２ａ，１２ｂでは、β，ｙ_pが
そのままにされ、比較回路１３からパスメモリ１５に、
生き残りパスパターン信号（ｍｅｒｇｅ＝０）およびデ
ータ（ｄａｔａ＝０）が出力される。

【００９８】パスメモリ１５では、フリップフロップＤ
ｐ₀にｍｅｒｇｅ＝０がラッチされ、ｍｅｒｇｅ＝０で
あるから、上段のフリップフロップＤｐ_nにラッチされ
ている信号（ビット）は、同じく上段の、次段のフリッ
プフロップＤｐ_n+1にラッチされるとともに、下段のフ
リップフロップＤｍ_nにラッチされている信号（ビッ
ト）は、同じく下段の、次段のフリップフロップＤｍ
_n+1にラッチされる。

【００９９】〈ｋ＝５：入力ｙ_k＝ｙ₅＝−０．４；ｙ_p
＝２．０；β＝＋１；ｐ＝３のとき〉ｙ_k−ｙ_p＝−０．
４−２．０＝−２．４＜−２なので、入力は表１の条件
パターンＡに対応する。つまり、下向きのｄｉｖｅｒｇ
ｅｎｃｅであるから、前の候補は正しかったことになる
（即ち、ｋ＝３（ｐ＝３）において、上向きの発散のう
ち、上向きの遷移があったことになる）。

【０１００】よって、表１にしたがって、レジスタ１２
ａのβが−１にされ、レジスタ１２ｂの記憶値ｙ_pが、
ｙ_p＝ｙ₅＝−０．４とされる。さらに、比較回路１３か
らパスメモリ１５に、生き残りパスパターン信号（ｍｅ
ｒｇｅ＝１）およびデータ（ｄａｔａ＝１）が出力され
る。

【０１０１】パスメモリ１５では、フリップフロップＤ
ｐ₀にｍｅｒｇｅ＝１がラッチされ、さらにｍｅｒｇｅ
＝１およびｄａｔａ＝１であるから、表３にしたがって
セレクタＳｐ_nまたはＳｍ_nで、信号ＡおよびＢまたは信
号ＣおよびＤのうちの、信号ＡまたはＣが選択され、次
段のフリップフロップＤｐ_nまたはＤｍ_nにそれぞれ出力
されてラッチされる。

【０１０２】即ち、直前に起きた発散が上向きの発散で
あり（β＝＋１であり）、さらに今の発散が下向きの発
散である場合、上段のフリップフロップＤｐ_nに復号デ
ータ候補としてラッチされていた信号（ビット）は正し
かったこととなり、上段のフリップフロップＤｐ_nにラ
ッチされている信号（ビット）が、上段および下段の、
次段のフリップフロップＤｐ_n+1およびＤｍ_n+1にラッチ
される。つまり、上段のシフトレジスタの値が、下段の
シフトレジスタにコピーされる。

【０１０３】〈ｋ＝６：入力ｙ_k＝ｙ₆＝−０．２；ｙ_p
＝−０．４；β＝−１；ｐ＝５のとき〉０≦ｙ_k−ｙ_p＝
−０．２−（−０．４）＝０．２≦＋２なので、入力は
表２の条件パターンＥに対応する。つまり、平行パスと
いうことになるので、β，ｙ_pはそのままにされ、比較
回路１３からパスメモリ１５に、生き残りパスパターン
信号（ｍｅｒｇｅ＝０）およびデータ（ｄａｔａ＝０）
が出力される。

【０１０４】パスメモリ１５では、フリップフロップＤ
ｐ₀にｍｅｒｇｅ＝０がラッチされ、ｍｅｒｇｅ＝０で
あるから、上段のフリップフロップＤｐ_nにラッチされ
ている信号（ビット）は、同じく上段の、次段のフリッ
プフロップＤｐ_n+1にラッチされるとともに、下段のフ
リップフロップＤｍ_nにラッチされている信号（ビッ
ト）は、同じく下段の、次段のフリップフロップＤｍ
_n+1にラッチされる。

【０１０５】〈ｋ＝７：入力ｙ_k＝ｙ₇＝−２．０；ｙ_p
＝−０．４；β＝−１；ｐ＝５のとき〉ｙ_k−ｙ_p＝−
２．０−（−０．４）＝−１．６＜０なので、入力は表
２の条件パターンＤに対応する。つまり、下向きのｄｉ
ｖｅｒｇｅｎｃｅであるから、前の候補が敗れたことに
なる。即ち、ｋ＝５（ｐ＝５）においては、下向きの遷
移ではなく、平行な遷移があったことになる。

【０１０６】よって、表２にしたがって、レジスタ１２
ａのβが−１にされ、レジスタ１２ｂの記憶値ｙ_pが、
ｙ_p＝ｙ₇＝−２．０とされる。さらに、比較回路１３か
らパスメモリ１５に、生き残りパスパターン信号（ｍｅ
ｒｇｅ＝１）およびデータ（ｄａｔａ＝０）が出力され
る。

【０１０７】パスメモリ１５では、フリップフロップＤ
ｐ₀にｍｅｒｇｅ＝１がラッチされ、さらにｍｅｒｇｅ
＝１およびｄａｔａ＝０であるから、表３にしたがって
セレクタＳｐ_nまたはＳｍ_nで、信号ＡおよびＢまたは信
号ＣおよびＤのうちの、信号ＢまたはＤが選択され、次
段のフリップフロップＤｐ_nまたはＤｍ_nにそれぞれ出力
されてラッチされる。

【０１０８】即ち、直前に起きた発散が下向きの発散で
あり（β＝−１であり）、さらに今の発散が下向きの発
散である場合、上段のフリップフロップＤｐ_nに復号デ
ータ候補としてラッチされていた信号（ビット）が敗れ
たこととなり、下段のフリップフロップＤｍ_nにラッチ
されている信号（ビット）が、上段および下段の、次段
のフリップフロップＤｐ_n+1およびＤｍ_n+1にラッチされ
る。但し、この場合、上段のフリップフロップＤｐ
₁は、セレクタＳｐ₁に、信号Ｂとして常に入力されてい
る０をラッチする。

【０１０９】〈ｋ＝８：入力ｙ_k＝ｙ₈＝０．２；ｙ_p＝
−２．０；β＝−１；ｐ＝７のとき〉ｙ_k−ｙ_p＝０．２
−（−２．０）＝２．２＞＋２なので、入力は表２の条
件パターンＦに対応する。つまり、上向きの発散という
ことになるので、前のデータが正しかったことになる。
即ち、ｋ＝７（ｐ＝７）においては、下向きの遷移がお
こったことになる。

【０１１０】よって、表２にしたがって、レジスタ１２
ａのβが１にされ、レジスタ１２ｂの記憶値ｙ_pが、ｙ_p
＝ｙ₈＝０．２とされる。さらに、比較回路１３からパ
スメモリ１５に、生き残りパスパターン信号（ｍｅｒｇ
ｅ＝１）およびデータ（ｄａｔａ＝１）が出力される。

【０１１１】パスメモリ１５では、フリップフロップＤ
ｐ₀にｍｅｒｇｅ＝１がラッチされ、さらにｍｅｒｇｅ
＝１およびｄａｔａ＝１であるから、表３にしたがって
セレクタＳｐ_nまたはＳｍ_nで、信号ＡおよびＢまたは信
号ＣおよびＤのうちの、信号ＡまたはＣが選択され、次
段のフリップフロップＤｐ_nまたはＤｍ_nにそれぞれ出力
されてラッチされる。

【０１１２】即ち、直前に起きた発散が下向きの発散で
あり（β＝−１であり）、さらに今の発散が上向きの発
散である場合、上段のフリップフロップＤｐ_nに復号デ
ータ候補としてラッチされていた信号（ビット）は正し
かったこととなり、上段のフリップフロップＤｐ_nにラ
ッチされている信号（ビット）が、上段および下段の、
次段のフリップフロップＤｐ_n+1およびＤｍ_n+1にラッチ
される。

【０１１３】以下、同様にしてデータが復号される。な
お、ビット列の最後には、表１の条件ＡあるいはＣ、ま
たは表２の条件ＤあるいはＦを生じさせるビットが付加
されるようになされており、表１の条件ＡあるいはＣ、
または表２の条件ＤあるいはＦが生じた場合には、上段
または下段のシフトレジスタのいずれか一方の値が他方
にコピーされ、これにより上段のフリップフロップＤｐ
₁乃至Ｄｐ_N-2と、下段のフリップフロップＤｍ₁乃至Ｄ
ｍ_N-2との記憶値がそれぞれ一致するので、図８に示し
た場合においては、例えば上段のフリップフロップＤｐ
_N-1にラッチされたデータ（ビット）を順次受信するこ
とで、ビタビ復号されたデータを得ることができる。

【０１１４】［本発明の原理］次に、パスメモリ１５
（図７、図８）を構成するシフトレジスタは、最低何段
必要であるかを検討したシミュレーション結果について
説明する。なお、ここでも、上述したＰＲＳ（１，０，
−１）を対象に説明する。但し、図１で説明したよう
に、ＰＲＳ（１，０，−１）の演算回路１０１は、２つ
のＰＲＳ（１，−１）の演算回路１０２，１０３と等価
であるから、ＰＲＳ（１，−１）について説明すること
で、ＰＲＳ（１，０，−１）についての説明に代える。

【０１１５】＜パスメモリの動作＞ＰＲＳ（１，−１）
用ビダビデコーダ（図７の処理回路１０または２０に相
当）のパスメモリとしての、上述したパスメモリ１５
は、図８に示したように、データ１を仮判定しているシ
フトレジスタ（図８における上段のシフトレジスタ）
（以下、適宜、ｓｔｒｅａｍ １という）と、データ０
を仮判定しているシフトレジスタ（図８における下段の
シフトレジスタ）（以下、適宜、ｓｔｒｅａｍ０）とで
構成される。

【０１１６】パスメモリ１５がオーバフローしたときに
は、ｓｔｒｅａｍ ０および１のうちのいずれか一方
が、他方にコピーされず、従ってｓｔｒｅａｍ ０と１
からの出力の値は異なるものになる。即ち、いずれか一
方の値はビットエラーとなる。

【０１１７】ＰＲＳ（１，−１）用ビダビデコーダで
は、データ０をデコードすると平行パスとなり、データ
１をデコードするとパスがマージする。従って、デコー
ダに入力されるデータにおいて、０の最小ランをｄとす
るとともに、その最大ランをＫとすると（０の最小連続
個数をｄとするとともに、その最大連続個数をＫとする
と）、このように（ｄ，Ｋ）制限された符号をデコード
する際には、入力サンプル値にノイズがなければ、最大
Ｋ個の平行パスが連続して発生することになる。そのた
め、これらの平行パスを仮判定しておくＫ個のフリップ
フロップ（レジスタ）に、平行パスの始まる直前のデー
タを記憶（ラッチ）しておくフリップフロップ（レジス
タ）と、平行パスの終わる部分のデータを仮判定してお
くフリップフロップ（レジスタ）を合わせた、少なくと
もＫ＋２段のシフトレジスタが必要となる。

【０１１８】ところが、ノイズによるビットエラーの影
響を考慮すると、前述したように、パスメモリのオーバ
フローを防止するために、さらに多くの段数のシフトレ
ジスタが必要となる。

【０１１９】即ち、入力データを偶数列サンプル／奇数
列サンプル（以下、適宜、ｅｖｅｎ系列／ｏｄｄ系列と
いう）に分割した後のデータとして、例えば図１１に示
すような、０のラン（ランレングス）が先頭からｋ１，
ｋ２，ｋ３であるデータが、ＰＲＳ（１，−１）用ビダ
ビデコーダに入力された場合、点ａにおけるパルス、即
ちデータ１が入力された段階で、それ以前のパスは確定
し、点ａが仮判定ポイントとなる。

【０１２０】その後、点ａとｂとの間のデータ０の部分
は、平行パスと判断されていくが、例えば点ｂおよびｃ
におけるパルスが、平行パスと判断されるようなノイズ
が加わった場合、点ｄにおけるパルスが入力されるまで
は、仮判定ポイントは点ａのままとなる。

【０１２１】この場合、パスメモリ長が、点ａ乃至ｄま
でのサンプル数分の長さであるｋ１＋ｋ２＋ｋ３＋４ビ
ット以上でないと、デコードの途中でパスメモリがオー
バフローすることになり、本来ビットエラーでない部分
にまで、このエラーが波及することになる。

【０１２２】このようなエラー（ミッシングビットエラ
ー）は特殊なものではなく、ビットエラー全体の数％乃
至数十％を占める（この割合は、データのビットパター
ンによって変わる）。

【０１２３】一方、ノイズは、通常、データ１に対して
だけではなく、データ０に対しても加わるので、即ちｋ
１，ｋ２，ｋ３におけるデータ０にもノイズは加わるの
で、実際には、データ０の部分で、パスがマージしたと
判定される場合がある。そこで、シミュレーションによ
ってパスメモリがオーバフローする確率と、それによっ
て生ずるビットエラーレートの変化を求め、必要なパス
メモリ長の最小値を得ることにする。

【０１２４】＜シミュレータの構成＞図１２は、シミュ
レーションに用いたシミュレータの構成を示している。
シミュレーションには、０ランがＫ個続くようなパター
ンの繰り返しである、例えば１００００００の単純な繰
り返しパターン（この場合、Ｋ＝６）や、あるいはま
た、例えばランダムデータを８／９変換して（ｄ，Ｋ／
Ｋ１）制限し、その後ｅｖｅｎ系列（またはｏｄｄ系
列）だけを取り出したデータなどを用いた。なお、
（ｄ，Ｋ／Ｋ１）制限されたデータとは、０の最小ラン
または最大ランがそれぞれｄまたはＫで、そのｅｖｅｎ
系列（またはｏｄｄ系列）における０の最大ランがＫ１
であるデータを意味する。従って、例えば１０００００
０の繰り返しパターンは、（０，６／６）制限されたデ
ータということができる。

【０１２５】シミュレーションにおいては、まず上述の
ようなデータに対し、磁気記録チャンネルを通した特性
を付加し、即ちデータ１が現れるごとに、その１つおき
の符号を反転して、ノイズ（Ｗｈｉｔｅ Ｇａｕｓｓｉ
ａｎ Ｎｏｉｚｅ）を重畳し、その結果得られたデータ
を、ＰＲＳ（１，−１）用ビタビデコーダに入力した。

【０１２６】ビタビデコーダは、パスメトリックを計算
する部分（図７の処理回路１０を構成するブロックのう
ちのパスメモリ１５を除いた部分に相当）およびパスメ
モリ（図７のパスメモリ１５に相当）から構成し、パス
メモリ長は外部から設定することができるようにした。
そして、パスメモリ長を変化させながら、オーバフロー
検出器またはビットエラー検出器において、それぞれパ
スメモリがオーバーフローした回数またはビットエラー
の個数をカウントした。

【０１２７】＜シミュレーション結果＞ビタビ復号は、
隣接する１の間でパスを仮判定しながら復号を進めてい
くものであるから、０ラン（run length）が長くなる
と、それだけエラーの発生する数が増加し、従ってエラ
ーレートが劣化する。シミュレーションでは、シミュレ
ータに入力するテストデータとして０ランの異なるもの
を用いるため、まず、準備としてデータの０ランとエラ
ーレートとの関係を求めた。

【０１２８】図１３は、Ｓ／Ｎ_rms＝１５．６［ｄＢ］
のデータを用いて、シミュレーションを行った結果得ら
れたデータの０ランとエラーレートとの関係を示してい
る。なお、０ラン（run length）の値がＲのデータと
は、１の後に０がＲ個続くパターンを繰り返したデータ
を意味する。即ち、例えば０ランが３のデータとは、１
０００１０００１０００・・・である。

【０１２９】エラーの発生する数は、隣接するデータ１
の距離、即ちＫ＋２にほぼ比例するから、Ｋ＝０のデー
タ（すべてのビットが１のデータ（１１１１１・・
・））と、Ｋ＝９のデータ（１０００００００００の繰
り返しパターン）とでは、約１桁エラーレートが異なっ
ている。

【０１３０】なお、図中、点線で示したものは、ランダ
ムデータを（０，６／６）制限したデータについてのも
のである。ここで、図１４に、このランダムデータを
（０，６／６）制限したデータにおける０ランの分布を
示す。

【０１３１】次に、０ランが６の繰り返しパターン、即
ち１００００００の繰り返しパターンを入力データと
し、パスメモリの長さを変えてビットエラーレートと、
パスメモリがオーバフローした回数とをシミュレーショ
ンによって求めた。図１５は、データのＳ／Ｎ_rmsを１
５．６［ｄＢ］とし、試行ビット数１２，６００，００
０でシミュレーションを行った結果得られた、パスメモ
リがオーバーフローする確率とパスメモリ長Ｌｐとの関
係を示している。

【０１３２】シミュレーションに用いたデータの０の最
大ランは６（＝Ｋ）であり、パスメモリ長Ｌｐ＜Ｋ＋２
＝８では、パスメモリがオーバーフローする回数が大き
く増加している。０ランが６の繰り返しパターンを入力
とし、パスメモリ長Ｌｐを８未満とした場合には、１０
０％オーバフローが生じるはずであるが、シミュレーシ
ョン結果がそのようになっていないのは、ノイズによっ
て、データ０がデータ１とされ、これによりパスがマー
ジしたと判断されるときがあるためであると考えられ
る。

【０１３３】８≦Ｌｐ＜１５では、図１３に示したＫ＝
６のときのビットエラーレート（１０^-4程度）に対して
１桁程度小さい確率（１０^-5程度）でオーバーフローが
発生している。これは、ビットエラーが発生し、それに
より特殊なパターンが現れた場合にパスメモリがオーバ
ーフローしているためであると考えられる。

【０１３４】また、２Ｋ＋３＝１５≦Ｌｐでは、パスメ
モリは、オーバーフローしない（ほとんどオーバフロー
しない）。これは、あるデータ１の次に現れるデータ１
（隣接するデータ１）が、ノイズによってデータ０と判
断され、これにより平行パスの区間がＫ＋２＝８以上に
なった場合でも、２Ｋ＋３の区間では、さらにその次に
現れるデータ１によってパスがマージするか、あるいは
データ０がノイズによって１と判断されることによりパ
スがマージするためであると考えられる。

【０１３５】従って、パスメモリ長Ｌｐを２Ｋ＋３ビッ
ト以上とすれば、パスメモリがオーバフローすることに
よるビットエラーレートの変化を防止することができる
ことになる。

【０１３６】次に、図１６は、シミュレーションの結果
得られたパスメモリ長Ｌｐとビットエラーレートとの関
係を示している。なお、図中、実線がｓｔｒｅａｍ ０
の出力のエラーレートを示し、破線がｓｔｒｅａｍ １
の出力のエラーレートを示している。

【０１３７】Ｌｐ＜８では、原則として、パスメモリの
オーバーフローにより、ビットエラーレートは大きく劣
化するが、例外的にＬｐ＝７では、ｓｔｒｅａｍ １の
出力についてのビットエラーレートはほとんど劣化して
いない。これは、シミュレーションにおいて、１０００
０００の繰り返しパターンを用いており、平行パスが６
ビット連続した後には必ず１がくるため、パスメモリが
オーバーフローしたときに必ず１を出力するｓｔｒｅａ
ｍ １の出力が、いわばたまたま正しいデータとなるこ
とによるものと考えられる。

【０１３８】ここで、図１５に示したように、８＜＝Ｌ
ｐ＜１５でも、パスメモリはオーバーフローするが、そ
の確率は、図１５に示したように、１０^-5のオーダであ
り、図１６に示したビットエラーレート（１０^-4程度）
に対して１桁程度小さい値である。即ち、８＜＝Ｌｐ＜
１５では、パスメモリのオーバーフローが、エラーレー
トに対して与える影響は小さい。

【０１３９】次に、図１７は、図１６の８＜＝Ｌｐ＜１
５の部分を拡大した拡大図を示している。パスメモリが
オーバフローしたときには、パスメトリックの計算や、
パスが平行パスかマージしているかの判断に関わらず、
ｓｔｒｅａｍ ０の出力は０となり、ｓｔｒｅａｍ １
の出力は１となるが、ここでは、１００００００の繰り
返しパターンを入力データとして用いたため、このデー
タに含まれる１の割合は１／７で、０の割合は６／７で
あるから、ｓｔｒｅａｍ ０の出力をデコード結果とす
ることにより、それは６／７の確率で（たまたま）正し
いものとなる。

【０１４０】即ち、パスメモリのオーバーフローはビッ
トエラーが生じたときに発生するが、ビットエラーが生
じても、パスメトリックの計算や、パスの判断によって
パスメモリがオーバフローしなければ、デコード結果は
誤ったものとなる。しかしながら、ビットエラーにより
パスメモリがオーバーフローすると、ｓｔｒｅａｍ０の
出力のうちの６／７は、（たまたま）正しいデコード結
果となる。

【０１４１】従って、パスメモリがオーバーフローする
確率がビットエラーレート以下の領域では、図１７に示
したように、ｓｔｒｅａｍ ０の出力をデコード結果と
することにより、十分長いパスメモリを用いた場合より
もエラーレートが向上することになる。但し、これは、
ソースデータに含まれる０の数が１の数よりも多いため
であり、一般的に成立するものではない。

【０１４２】以上から、一般的には、パスメモリがオー
バーフローする確率がビットエラーレート以下の領域で
は、ソースデータに１よりも０が多く含まれる場合には
ｓｔｒｅａｍ ０の出力を、ソースデータに０よりも１
が多く含まれる場合にはｓｔｒｅａｍ １の出力を、そ
れぞれデコード結果とすることにより、ビットエラーレ
ートが改善されることになる。

【０１４３】なお、図１７（図１６）において、Ｌｐ＞
１５では、パスメモリのオーバーフローは全く生じない
ため、ビットエラーレートは一定値になっている。

【０１４４】次に、図１８は、入力データとして、ラン
ダムデータを８／９変換して変調したものを用いてシミ
ュレーションを行った結果得られたパスメモリ長Ｌｐと
パスメモリのオーバフローの確率との関係を示してい
る。なお、シミュレーションでは、例えばチャネルデー
タに１，０，−１を多く含むように考慮した（０，６／
６）制限した符号を用いた。

【０１４５】図１４に示したように、ランダムデータを
（０，６／６）制限した符号において、０ランが６であ
る部分が出現する確率は１０^-3程度であり、また０ラン
が５である部分が出現する確率は３×１０^-3程度である
から、図１８におけるＬｐ≦７でのオーバーフロー確率
は、図１５に示した０ランが６であるデータの繰り返し
パターンを用いた場合に比較して、３桁ほど小さい値と
なっている。

【０１４６】また、８≦Ｌｐでは、パスメモリのオーバ
ーフローは発生していない（ほとんど発生していな
い）。これは、次にような理由によると考えられる。即
ち、図１９は、シミュレーションに用いたランダムデー
タを（０，６／６）制限した符号に含まれる隣接する０
ランの数の和、即ち図１１におけるＫ１＋Ｋ２の値に相
当するものの出現確率を示している。なお、図１９で
は、シミュレーションに用いた符号に含まれる隣接する
０ランの数の和の出現確率を点線で、シミュレーション
に用いた符号に含まれる０ランの数の出現確率を実線
で、それぞれ示してある。従って、図１９の実線部分
は、図１４と同様である。

【０１４７】図１９によれば、シミュレーションに用い
た符号に含まれる隣接する０ランの数の和が７以上とな
る確率は、１０^-2以下となっている。従って、この符号
を用いたときに、８≦Ｌｐにおいてオーバーフローが発
生しないのは、そのオーバーフロー確率が、１００００
００の繰り返しパターンを用いたときの８≦Ｌｐ＜１５
におけるオーバーフロー確率（図１５）より２桁以上小
さい値となるためであると考えられる。

【０１４８】次に、図２０および図２１は、入力データ
として、上述の符号を用いてシミュレーションを行った
結果得られたパスメモリ長Ｌｐとビットエラーレートと
の関係を示している。なお、図２１は、図２０を拡大し
た拡大図である。

【０１４９】Ｌｐ≦７では、パスメモリにオーバーフロ
ーが発生するため、ビットエラーレートが低下している
が、８≦Ｌｐでは、上述したようにオーバーフローが発
生しないため、ビットエラーレートは、一定値（ほぼ一
定値）になっている。

【０１５０】図２０および図２１に示した場合において
も、１００００００の繰り返しパターンについて示した
図１６および図１７における場合と同様に、Ｌｐ≦７で
は、ｓｔｒｅａｍ １の出力についてのエラーレートは
劣化しない。即ち、シミュレーションに用いたデータ
は、ランダムデータを（０，６／６）制限したものであ
り、最大の０ランは６であるから、平行パスが６個続い
た場合には、次のデータは必ず１となるため、パスメモ
リがオーバーフローした場合は１を出力することにより
（ｓｔｒｅａｍ １の出力をデコード結果とすることに
より）正しいデコード結果が得られる。

【０１５１】以上のシミュレーション結果から、最大の
０ランがＫに制限されたチャネル符号を用いるときに
は、パスメモリ長について、次のことが明らかとなっ
た。

【０１５２】１）パスメモリ長が、隣接する２つの０ラ
ンの最大値の和に３を加えた長さ２Ｋ＋３（以上）あれ
ば、パスメモリのオーバーフローは発生しない。従っ
て、この場合、ビットエラーレートには全く影響がな
い。

【０１５３】２）パスメモリ長がＫ＋２（以上）のと
き、パスメモリのオーバーフロー確率は小さい。また、
仮にオーバーフローが発生しても、ほとんどビットエラ
ーレートには影響を与えない（これは、オーバーフロー
がビットエラーにより生じるからであり、従って元々誤
っているビットをさらに誤ったとしてもビットエラーレ
ートにはほとんど影響を与えるものではないからであ
る）。

【０１５４】さらに、この場合、チャネル符号が、０よ
りも１を多く含むものであるときには、１を仮判定して
いるシフトレジスタ（ｓｔｒｅａｍ １）の出力をデコ
ード結果とすることにより、パスメモリがオーバフロー
した際のビットエラーレートを改善することができる。
一方、チャネル符号が、１よりも０を多く含むものであ
るときには、０を仮判定しているシフトレジスタ（ｓｔ
ｒｅａｍ ０）の出力をデコード結果とすることによ
り、パスメモリがオーバフローした際のビットエラーレ
ートを改善することができる。

【０１５５】３）パスメモリ長がＫ＋１以下の場合、原
則として、ビットエラーレートは非常に劣化するが、パ
スメモリ長をＫ＋１としたときには、１を仮判定してい
るシフトレジスタ（ｓｔｒｅａｍ １）の出力をデコー
ド結果とすることにより、いわば例外的にビットエラー
レートは劣化しない。

【０１５６】これにより、ビタビデコーダ内部で発生す
るデコード遅延は、従来よりもビットエラーレートを悪
化させないことを条件として、パスメトリックの計算に
必要な数ビットに、Ｋ＋１ビットを加えた時間とするこ
とができることになる。

【０１５７】また、デコード遅延を、パスメトリックの
計算に必要な数ビットに、Ｋ＋２ビットを加えた時間に
許容する場合には、チャネル符号に含まれる０と１との
相対的な数に制限はあるが、従来よりもビットエラーレ
ートを向上させることができることになる。

【０１５８】図２２は、本発明を適用したハードディス
ク装置（データ記憶装置）の一実施例の構成を示してい
る。データの記録時においては、ホストコンピュータか
らハードディスクコントローラ（いずれも図示せず）を
介して、記録すべきデータ（記録データ）が、チャネル
符号化器５１に供給される。チャネル符号化器５１で
は、記録データが、０の最大ランをＫビット以下に制限
するチャネル符号化方法にしたがって変調される。即
ち、記録データは、チャネル符号化器５１を介すること
により、０の最大ランがＫビット以下に制限された符号
化データとされる。

【０１５９】なお、チャネル符号としては、例えば米国
特許第４７０７６８１号（"Methodand apparatus for i
mplementing optimum PRML codes"）に開示されている
８／９変換符号などを用いることができる。また、チャ
ネル符号の性質によって、変換後の符号に含まれる１と
０の割合は異なるが、ここでは、変換後の符号に含まれ
る１の割合が０の割合よりも多くなるものとする。

【０１６０】チャネル符号化器５１より出力された符号
化データは、記録アンプ５２に供給され、そこで増幅さ
れる。記録アンプ５２で増幅された符号化データは、図
示せぬ磁気ヘッドを介して、磁気ディスク５３に記録さ
れる。

【０１６１】以上のようにして、記録データは、０の最
大ランがＫビットとなるように制限するチャネル符号
で、磁気ディスク５３に記録される。

【０１６２】再生時においては、磁気ディスク５３に記
録されたデータが、磁気ヘッドにより再生され、その再
生信号は、再生アンプ５４を介することにより増幅され
て、Ａ／Ｄ変換器５５に供給される。Ａ／Ｄ変換器５５
では、再生信号がＡ／Ｄ変換されることによりディジタ
ル信号とされ、等化器５６を介してＰＬＬ回路５９およ
びビタビデコーダ５７に供給される。

【０１６３】なお、等化器５６では、再生信号が、ＰＲ
Ｓ（１，０，−１）（クラスIV）などの特性に等化され
る。

【０１６４】ＰＬＬ回路５９では、等化器５６からの再
生信号からクロックが再生され、Ａ／Ｄ変換器５５に供
給される。従って、Ａ／Ｄ変換器５５では、このクロッ
クのタイミングで、再生信号のサンプリング（Ａ／Ｄ変
換）がなされる。

【０１６５】一方、ビタビデコーダ５７では、上述した
ようなビタビ復号法にしたがって、再生信号がビタビ復
号（デコード）され、そのデコード結果がチャネル復号
器５８に供給される。チャネル復号器５８では、ビタビ
デコーダ５７からのデコード結果に対し、チャネル符号
化器５１の符号化に対応する復号処理が施され（例え
ば、８／９デコードされ）、そこ結果得られたデータ
が、ハードディスクコントローラを介してホストコンピ
ュータに送信される。

【０１６６】次に、ビタビデコーダ５７は、図７に示し
たものと同様に構成されている。但し、パスメモリ１５
は、図８に示したようなＮ（例えば、Ｋより充分大きな
値）段の２つのシフトレジスタではなく、図２３に示す
ように、構成は図８に示した場合と同様であるが、その
段数がＫ＋２段とされた２つのシフトレジスタで構成さ
れている。そして、デコード結果は、上段のシフトレジ
スタ（ｓｔｒｅａｍ１）（フリップフロップＤｐ_K+1）
の出力から得るようになされている。

【０１６７】この場合、チャネル符号は、０の最大ラン
がＫビットに制限されており、またそこには０より１の
方が多く含まれているから、上述したように、デコード
遅延を、パスメトリックの計算に必要な数ビットに、Ｋ
＋２ビットを加えた時間とすることができ、さらに従来
（パスメモリ長を充分長くした場合）よりもビットエラ
ーレートを向上させることができる。

【０１６８】なお、チャネル符号を、０より１の方が多
く含まれているものではなく、それとは逆に、１より０
の方が多く含まれるものとする場合には、デコード結果
は、下段のシフトレジスタ（ｓｔｒｅａｍ ０）の出力
から得るようにすれば良い。

【０１６９】即ち、この場合、パスメモリ１５は、図２
４に示すようにＫ＋２段の２つのシフトレジスタで構成
し（なお、この構成については、図８について説明した
ときに、既に説明している）、デコード結果は、下段の
シフトレジスタ（ｓｔｒｅａｍ ０）（フリップフロッ
プＤｍ_K+1）の出力から得るようにすれば良い。この場
合も、デコード遅延を、パスメトリックの計算に必要な
数ビットに、Ｋ＋２ビットを加えた時間とすることがで
き、さらに従来（パスメモリ長を充分長くした場合）よ
りもビットエラーレートを向上させることができる。

【０１７０】次に、チャネル符号における０の最大ラン
がＫビットに制限されている場合、パスメモリ１５は、
図２５に示すように、構成は図２３に示した場合と同様
であるが、その段数がＫ＋１段とされた２つのシフトレ
ジスタによって構成することができる。そして、この場
合、デコード結果は、上段のシフトレジスタ（ｓｔｒｅ
ａｍ １）（フリップフロップＤｐ_K）の出力から得る
ようになされている。

【０１７１】従って、この場合、上述したように、デコ
ード遅延を、従来よりもビットエラーレートを悪化させ
ずに、パスメトリックの計算に必要な数ビットに、Ｋ＋
１ビットを加えた時間とすることができる。なお、この
場合、チャネル符号を、０より１の方が多く含まれてい
るものとすることにより、上述した場合と同様に、従来
よりもビットエラーレートを向上させることができる。

【０１７２】以上のように、図２２に示したハードディ
スク装置によれば、ビットエラーレートを悪化させず
に、デコード遅延を短くする（最小化する）ことができ
るので、処理の高速化を図ることが可能となる。

【０１７３】以上、本発明をハードディスク装置（磁気
ディスク装置）に適用した場合について説明したが、本
発明は、この他、ビタビ復号法にしたがってデータの再
生を行う、例えば磁気テープ装置や、光ディスク装置、
光磁気ディスク装置などの装置に適用可能である。

【０１７４】また、本実施例においては、ＰＲＳ（１，
０，−１）を２つの独立なＰＲＳ（１，−１）とみなし
て処理する場合について説明したが、本発明は、ＰＲＳ
（１，−１）のみやＰＲＳ（１，１）などを対象にした
装置についても適用可能である。

【０１７５】

【発明の効果】以上の如く、本発明の第１の情報再生装
置によれば、デコード遅延を低減することができる。さ
らに、デコード結果のビットエラーレートを向上させる
ことが可能となる。

【０１７６】また、本発明の第２の情報再生装置によれ
ば、デコード結果のビットエラーレートを悪化すること
なく、デコード遅延を低減することができる。

【図面の簡単な説明】

【図１】パーシャルレスポンス変調を説明するブロック
図である。

【図２】パーシャルレスポンスの記録再生系の構成を示
すブロック図である。

【図３】信号レベルの変化を示す図である。

【図４】パーシャルレスポンスＰＲ（１，−１）の状態
遷移図である。

【図５】図４の状態遷移図のトレリスダイヤグラムであ
る。

【図６】ビタビアルゴリズム（ビタビ復号法）を説明す
る図である。

【図７】ビタビアルゴリズム（ビタビ復号法）を用いた
デコーダの構成例を示すブロック図である。

【図８】パスメモリの構成例を示すブロック図である。

【図９】図７のデコーダの動作を説明するタイミングチ
ャートである。

【図１０】図８のパスメモリの動作を説明するタイミン
グチャートである。

【図１１】入力データを示す波形図である。

【図１２】シミュレーションに用いたシミュレータの構
成を示すブロック図である。

【図１３】データに含まれる０ランとエラーレートとの
関係を示す図である。

【図１４】シミュレーションに用いたランダムデータに
含まれる０ランの分布を示す図である。

【図１５】パスメモリがオーバーフローする確率とパス
メモリ長Ｌｐとの関係を示す図である。

【図１６】パスメモリ長Ｌｐとビットエラーレートとの
関係を示す図である。

【図１７】図１６を拡大した拡大図である。

【図１８】パスメモリ長Ｌｐとパスメモリのオーバフロ
ーの確率との関係を示す図である。

【図１９】シミュレーションに用いたランダムデータに
含まれる隣接する０ランの数の和の出現確率を示す図で
ある。

【図２０】パスメモリ長Ｌｐとビットエラーレートとの
関係を示す図である。

【図２１】図２０を拡大した拡大図である。

【図２２】本発明を適用したハードディスク装置の構成
例を示すブロック図である。

【図２３】図２２のビタビデコーダ５７が内蔵するパス
メモリの第１実施例の構成を示すブロック図である。

【図２４】図２２のビタビデコーダ５７が内蔵するパス
メモリの第２実施例の構成を示すブロック図である。

【図２５】図２２のビタビデコーダ５７が内蔵するパス
メモリの第３実施例の構成を示すブロック図である。

【符号の説明】

１ 切換回路 ２ 合成回路 １０ 処理回路 １１ 減算回路 １２ａ，１２ｂ レジスタ １３ 比較回路 １４ スイッチ １５ パスメモリ ２０ 処理回路 ５１ チャネル符号化器 ５２ 記録アンプ ５３ 磁気ディスク ５４ 再生アンプ ５５ Ａ／Ｄ変換器 ５６ 等化器 ５７ ビタビデコーダ ５８ チャネル復号器 ５９ ＰＬＬ回路 １０１乃至１０３ 演算回路 １０４，１０５ スイッチ １１１ プリコーダ １１２ 記録チャンネル回路 １１３ 演算処理回路 １１４ 加算器 １１５ 演算処理回路 １１６ デコーダ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 パーシャルレスポンス方式を利用して記
   録媒体からデータを再生し、ビタビ復号法に基づいて、
   パスメモリを用いて前記データを復号する情報再生装置
   であって、 前記パスメモリは、Ｋ＋２段のシフトレジスタを有し、 前記データは、０の最大ランがＫビットとなるように制
   限するチャネル符号で、前記記録媒体に記録されている
   ことを特徴とする情報再生装置。
2. 【請求項２】 前記パスメモリは、０または１それぞれ
   を仮判定するための２つのＫ＋２段のシフトレジスタを
   有し、 前記チャネル符号は、１の数が０の数よりも多い符号で
   あり、 前記パスメモリが有する２つの前記シフトレジスタのう
   ちの１を仮判定するためのものの出力を、復号結果とす
   ることを特徴とする請求項１に記載の情報再生装置。
3. 【請求項３】 前記パスメモリは、０または１それぞれ
   を仮判定するための２つのＫ＋２段のシフトレジスタを
   有し、 前記チャネル符号は、０の数が１の数よりも多い符号で
   あり、 前記パスメモリが有する２つの前記シフトレジスタのう
   ちの０を仮判定するためのものの出力を、復号結果とす
   ることを特徴とする請求項１に記載の情報再生装置。
4. 【請求項４】 パーシャルレスポンス方式を利用して記
   録媒体からデータを再生し、ビタビ復号法に基づいて、
   パスメモリを用いて前記データを復号する情報再生装置
   であって、 前記パスメモリは、０または１それぞれを仮判定するた
   めの２つのＫ＋１段のシフトレジスタを有し、 前記データは、０の最大ランがＫビットとなるように制
   限するチャネル符号で、前記記録媒体に記録されてお
   り、 前記パスメモリが有する２つの前記シフトレジスタのう
   ちの１を仮判定するためのものの出力を、復号結果とす
   ることを特徴とする情報再生装置。
5. 【請求項５】 前記チャネル符号は、１の数が０の数よ
   りも多い符号であることを特徴とする請求項４に記載の
   情報再生装置。
6. 【請求項６】 前記データは、パーシャルレスポンス
   （１，−１）を使用して前記記録媒体に記録されてお
   り、 パーシャルレスポンス（１，−１）による処理を行う処
   理手段によって、前記データを復号することを特徴とす
   る請求項１乃至５のいずれかに記載の情報再生装置。
7. 【請求項７】 前記データは、パーシャルレスポンスク
   ラスＩＶを使用して前記記録媒体に記録されており、 パーシャルレスポンス（１，−１）による処理を行う一
   対の処理手段をインターリーブしながら使用することに
   よって、前記データを復号することを特徴とする請求項
   １乃至５のいずれかに記載の情報再生装置。
8. 【請求項８】 前記データを、０の最大ランがＫビット
   となるように制限するチャネル符号で、前記記録媒体に
   記録する記録手段を備えることを特徴とする請求項１乃
   至７のいずれかに記載の情報再生装置。