JPH0636476A - 情報再生装置 - Google Patents

Abstract

(57)【要約】 【目的】 デコードの際の遅延時間を最小にして、記憶
容量の減少を抑制する。 【構成】 アドレスデコーダ４１は書き込みアドレスＡ
₀〜Ａ_nをデコードし、各１ビットの信号を各メモリセル
Ｄ₀〜Ｄ_nに対する書き込み信号として供給する。これに
より、所定のメモリセルに比較論理回路２９からの所定
のＲＡＭデータが記憶されていく。このようにして全メ
モリセルＤ₀〜Ｄ_nに対する書き込みが終了した後、全メ
モリセルＤ₀〜Ｄ_nに記憶されたデータを同時に合成回路
２４に出力する。したがって、この時点で全データが読
み出される。このようなデコーダ４１をセクタＩＤなど
の部分に適用すると、ＩＤ部分とデータ部分のギャップ
をほとんどなくせる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報再生装置に係わ
り、詳しくはパーシャルレスポンス方式を利用して磁気
記録媒体又は光記録媒体、例えば磁気テープ、磁気ディ
スク、光テープ、光ディスクなどにデータをデジタル的
に記録、再生するデジタル記録再生装置にに用いて好適
な情報再生装置に関する。

【０００２】

【従来の技術】従来、この種の情報再生装置、例えば磁
気再生装置として一般のビデオテープレコーダにおいて
は、周波数変調したアナログ信号でビデオ信号を記録再
生するようになっている。この場合、ビデオ信号をデジ
タル信号に変換して磁気テープに記録すれば、何度ダビ
ンクしても画質劣化を有効に回復することができると考
えられる。デジタル記録の１つにパーシャルレスポンス
方式があり、これは符号間干渉を積極的に利用した方式
で、例えばクラスＩＶ(1,0,-1)がある。

【０００３】また、磁気又は光記録装置においては、変
調符号としてパーシャルレスポンスクラスＩＶ(1,0,-1)
又はクラスＩ(1,-1)が用いられる場合がある。図９は、
その記録再生のうち、クラスＩＶについてのブロック図
である。図９において、１は（１／１−Ｄ²）の処理を
実行するプリコーダーであり、記録データはプリコーダ
ー１によって（１／１−Ｄ²）の演算処理が行われ、例
えば記録データのデータ間の相関を利用して記録データ
の値１および−１の間で変化するプリコードデータに変
換されて記録チヤンネル回路２に出力される。

【０００４】記録チヤンネル回路２では、演算処理回路
３においてプリコーダー１の出力に対して（１−Ｄ）の
演算処理が行われるとともに、その演算結果に加算器４
でノイズが加算され、後段の演算処理回路５に出力され
る。演算処理回路５ではノイズが加わった記録チヤンネ
ル回路２からの信号に対して（１＋Ｄ）の演算処理が行
われ、その演算結果はデコーダ６によってデコードされ
て情報が正しく再生、出力される。

【０００５】ここでの復号法には、最尤復号が知られて
いる。これは、着目した点の前後のサンプル点の値も使
って１つの系列としてもっとも確からしい系列を推定し
ていくという方法で、ビダビ復号などが良く用いられ
る。

【０００６】

【発明が解決しようとする課題】ところで、従来の情報
再生装置にあっては、デコーダに最尤復号回路を使用す
る構成になっていたため、この最尤復号回路で復号用の
ＲＡＭ又はシフトレジスタなどのハッファメモリを用い
る必要があり、そのためにデコーダから出力されるデー
タ数が数ビット〜数１０ビットのバッファメモリ長分の
時間遅れが生じていた。

【０００７】したがって、セクタのＩＤ部のように、Ｉ
Ｄデコード後に当該セクタに情報の読み書きをするかど
うかを、すばやく判断すべき箇所には不向きであり、ど
うしても適用するためには、図８（ａ）に従来の方式を
示すように、ＲＡＭへの書き込みイネーブルがアクティ
ブである期間の終了から（ＩＤ領域の終わりから）、読
み出しイネーブルがノンアクティブになるデータ領域の
始めまでに長いギャップを設ける必要があり、その結
果、記憶容量が減少するという問題点があった。

【０００８】そこで本発明は、デコードの際の遅延時間
を最小にして、記憶容量の減少を抑制できる情報再生装
置を提供することを目的としている。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の情報再生装置は、変調符号としてパ
ーシャルレスポンス符号を使用して、記録媒体に記録さ
れた所定の記録データを最尤復号する情報再生装置にお
いて、前記記録媒体から再生された再生信号を復号する
ためにデータを記憶する記憶手段と、前記データが１ビ
ットずつ前記記憶手段に書き込まれるように、前記記憶
手段の書き込みを制御する書き込み制御手段と、前記記
憶手段に記憶された前記データを全データ同時に出力す
るように、前記記憶手段の読み出しを制御する読み出し
制御手段と、を備えたことを特徴とする。

【００１０】また、好ましい態様として、前記変調符号
としてパーシャルレスポンスクラスＩＶを使用し、記録
データを最尤復号する復号回路としてパーシャルレスポ
ンス(1,-1)符号再生用のデコーダを一対使用し、これら
をインターリーブしながら使用することによって入力デ
ータを復号することを特徴とする。

【００１１】パーシャルレスポンス(1,-1)符号再生用の
デコーダとして、差動メトリックを計算して生き残りパ
スを順次決定するような簡易型のデコーダを使用するこ
とを特徴とする。

【００１２】最尤復号としてビダビ復号を使用すること
を特徴とする。

【００１３】前記記憶手段から読み出されたデータに基
づき、その直後の領域にデータを読み／書きするかどう
かを判断するようにした回路を備えることを特徴とす
る。

【００１４】

【作用】本発明では、最尤復号がデータ記録装置（情報
再生装置）のＩＤ部分にも適用され、当該ブロックの最
後のビットを評価した時点で全てのビットがデコーダか
ら取り出される。したがって、デコードの際の遅延時間
が大幅に減り、これをＩＤに適用することにより、ＩＤ
からデータまでのてギャップが減少し、記憶容量の減少
を抑制できる。

【００１５】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。なお、実施例の説明に当たっては、本発明の原
理的な面から順次述べていき、その原理を実現する装置
の回路をその後に、述べることで分かりやすい説明を心
掛けることとする。

【００１６】最初に、本発明の対象である磁気記録装置
又は光記録装置における変調符号のパーシャルレスポン
スについて説明する。磁気記録装置又は光記録装置にお
ける変調符号にはパーシャルレスポンスが用いられる
が、パーシャルレスポンスの種類としては、良く使われ
るものに、図１（ａ）に示す演算回路１１、図１（ｂ）
に示す演算回路１２、１３を用いた方式のものがある。
なお、PRS(1,1)、PRS(1,-1) 、 PRS(1,0,-1)は動作例の
条件判断である。これらのシステム多項式は、それぞれ
Ｇ（Ｄ）＝１＋Ｄ、Ｇ（Ｄ）＝１−Ｄ、Ｇ（Ｄ）＝１−
Ｄ²であり、演算回路１１は独立な演算回路１２、１３
がいわゆる二つ入れ子で設けられているとみなされる。
Ｄは遅延オペレータである。

【００１７】すなわち、図１（ａ）に示す演算回路１１
（パーシャルレスポンスはPRS(1,0,-1)）では入力デー
タに対して２つ前のサンプルとの間で演算を行うので、
奇数番目のサンプルと偶数番目のサンプルとの間には何
の関係もなく、それぞれが独立なパーシャルレスポンス
PRS(1,-1)の系列とみなすことができる。

【００１８】図１（ｂ）に示す演算回路１２、１３では
入力データに対して奇数番目のサンプルと偶数番目のサ
ンプルとの２つの系列をスイッチ１４、１５によってそ
れぞれ切り換えることで、２つに分けて演算を行ってい
る。つまり、演算回路１２、１３（パーシャルレスポン
スはPRS(1,-1)）と 演算回路１１（パーシャルレスポン
スはPRS(1,0,-1)） のデコードは本質的には同じであ
り、ここではパーシャルレスポンスPRS(1,0,-1) を例に
とって説明する。

【００１９】パーシャルレスポンスPRS(1,0,-1) 自体は
エラーを伝搬する性質があり、ある条件で１ビットエラ
ーがおこると壊滅的なエラーを引き起こすことがあるの
で、記録する前にプリコーディングしておく必要があ
る。これには、パーシャルレスポンスの逆変換を行うも
のをかけておけば良く、この場合の装置全体の構成は、
前述した図９のように示される。

【００２０】ここで、図９に示す記録チヤンネル回路２
から得られる信号は、信号レベルを±２とすると図２に
示すように{−２，０，＋２}の３つのレベルをとり、こ
れをバイナリーデータにデコードするには、固定しきい
値を用いる３値レベル検出と、最尤復号であるビタビデ
コーディングなどが考えられる。

【００２１】３値レベル検出は、０と＋２および０とー
２の間に固定値をもつスレショルドレベルを設定し、サ
ンプル点がどの領域に入るかによってデコードするもの
であり、回路が非常に簡単ですむかわりに検出能力はあ
まり高いとは言えない。これに対して、最尤復号（ビタ
ビデコーディング）は前後のサンプル点の値も使って一
つの系列として、もっとも確からしい系列を推定してい
くという方法で、３値レベル検出に較べて高い検出能力
を持っており、同じデータをデコードした場合には、例
えばビットエラーレートが１桁から２桁改善される。

【００２２】次に、ビタビデコーダの回路例を示すが、
その前の準備としてビタビデコーディングについて説明
する。パーシャルレスポンスPRS(1,0,-1) を用いた系か
ら１ビットおきに取り出したひとつの系（つまり、パー
シャルレスポンスPRS(1,-1)）についてのトレリスダイ
アグラムを図３に示す。ここでは、ブランチメトリック
も合わせて表示してある。これらのブランチメトリック
の総和が最大になるようなパスを見つけ出すため、ある
サンプル時刻ｋまでのパスメトリックＬ_kは、ひとつ前
のサンプル時刻ｋ−2までのパスメトリックの値Ｌ_k−2
を用いて、次の数式（１）、数式（２）のように表せ
る。

【００２３】

【数１】

【００２４】

【数２】

【００２５】このメトリックを計算しながら最適なパス
を出力するためには、自乗器が３個、加算器が６個、コ
ンパレータが２個必要となる。さらに、パスを記憶して
おくためのシリアルシフト／パラレルロードレジスタが
必要となる。そこで、パスメトリックを忠実に計算して
いくのではなく、回路を簡単にするためにWoodらの報告
した差動メトリックを用いたアルゴリズムを使用する。

【００２６】ここで、状態が二つしかない場合のビタビ
アルゴリズムについて考察する。ビタビアルゴリズムと
は、ある時刻ｋにおける各々の状態について、そこに至
るまでの尤度がもっとも大きくなるようなパスをひとつ
にしぼりながら、データを決定していくものである。前
述した復号回路（デコーダ）は、それを忠実に実現する
ためのものである。

【００２７】一例として、状態が二つしかない場合、そ
の時点で生き残るブランチは、次に示す３通りのパター
ンしかありえない。 状態＜−1＞→状態＜−1＞かつ状態＜−1＞→状態＜＋1
＞ 状態＜−1＞→状態＜−1＞かつ状態＜＋1＞→状態＜＋1
＞ 状態＜＋1＞→状態＜＋1＞かつ状態＜＋1＞→状態＜−1
＞

【００２８】したがって、状態＜＋1＞→状態＜−1＞か
つ状態＜−1＞→状態＜＋1＞のパターンはありえないな
いことが容易にわかる。これらのパターンをそれぞれ→
↑、→→、→↓と書くことにする。そして、それぞれの
ブランチについて、これらのうち、どのパターンが生き
残るのかを、パスメトリックを計算しながら判定してい
くわけである。ここで、いま状態は二つしかないから、
それぞれのパスメトリックの差は次の数式（３）で表さ
れる。

【００２９】

【数３】

【００３０】この数式（３）に着目して、これを用いて
どのパターンが生き残るかを判定できるか否かを考えて
みる。前述した数式（１）、（２）から次の数式（４）
の関係が成立する。

【００３１】

【数４】

【００３２】この場合、４ｙ_k−ΔＬ_k−₂が共通なの
で、この値を４および−４と比較してその大小を判定す
ることにより、どちらのブランチを選択したかがわか
る。これを計算することで、前に述べたどのパターンの
ブランチが生き残っているかを判定することが可能であ
る。つまり、パスメトリックそのものを計算しなくて
も、差動メトリックを計算すれば、その過程でパスを決
定することができるのである。 前述した数式（３）か
ら４ｙ_k−ΔＬ_k−₂の値によって３通りに場合分けをし
てかくと、次の数式（５）のように表される。

【００３３】

【数５】

【００３４】さらに、ΔＬ_k＝４ｙ_p−４βとおいて変数
変換すると、次の数式（６）のように表すことができ
る。

【００３５】

【数６】

【００３６】ここで、βと４ｙ_pの意味を考えてみる。
βは、次の数式（７）で表される値をとる。

【００３７】

【数７】

【００３８】βは直前の状態遷移候補（location ｐ）
での遷移のパターンを表している。つまり、現在の時刻
からさかのぼって最初の平行パス以外の遷移（→↑又は
→↓）が候補として考えられる地点での、遷移の種類を
表している。一方、ｙ_pは、そのときのｙの値である。

【００３９】例えば、ひとつ前（つまり確定していない
最後のブランチ）に→↑がおきたらしいときには、β＝
＋１となり、そのときの判定条件およびβとｙ_pの更新
ルールは図４に示すようになる。つまり、βの表す意味
は、式の上でいうと、判定するためのしきい値にオフセ
ットを加える役割をしていると見ることができる。

【００４０】このように、ひとつ前（location ｐ）の
状態遷移候補と現在のサンプル地点（location k）にお
ける遷移との確からしさを比較し、より確からしい方を
新たな状態遷移候補としながら判定を繰り返していく。
判定に敗れたほうは遷移がなかったとみなされるわけで
あるから、ｐ地点又はｋ地点の情報を更新できるよう
に、パスを記憶しておくメモリはランダムアクセスがで
きる必要がある。

【００４１】このようなアルゴリズムに基づいて回路を
実現すると、そのブロック図は図５のようになる。図５
において、入力端子２１を介して入力される記録チヤン
ネルからの再生データは、偶数サンプル目のデータ（以
下、偶数列サンプルという）を処理する処理回路２２
と、奇数サンプル目のデータ（以下、奇数列サンプルと
いう）を処理する処理回路２３とにそれぞれ分けられて
演算処理が行われ、図５では一例として偶数列サンプル
についての処理を詳細に示している。各処理回路２２、
２３で処理されたデータは合成回路２４によって合成さ
れ、出力端子２５から出力される。

【００４２】具体的に説明すると、処理回路２２におい
ては、記録チヤンネルからの偶数列サンプルデータは入
力端子２１からスイッチ２６を介して減算回路２７およ
び２つのラッチ回路２８ａ、２８ｂから構成されるラッ
チ回路２８のうちの一方のラッチ回路２８ｂに供給され
る。ラッチ回路２８ｂは一つ前の状態遷移候補ｙ_pの値
を記憶し、減算回路２７は偶数列サンプルからラッチ回
路２８ｂの値を減算して比較論理回路（コンパレータ）
２９に出力する。

【００４３】比較論理回路２９にはラッチ回路２８のう
ちの他方のラッチ回路２８ａよりデータβが供給される
とともに、しきい値である＋２、０、−２が与えられ、
減算回路２７からの出力とβをラッチしているラッチ回
路２８ａからの出力とに対して、演算処理を行う。ここ
で、比較論理回路２９の動作は次の表１、表２の様にす
れば良く、比較論理回路２９からは表１、表２に示す出
力データが出力される。

【００４４】

【表１】

【００４５】

【表２】

【００４６】比較論理回路２９が出力するデータβ（す
なわち、new β）は、再びラッチ回路２８ａに供給され
てラッチされる。また、比較論理回路２９が出力するア
ップデート信号は、ラッチ回路２８およびラッチ回路３
０にそれぞれ出力される。さらに、比較論理回路２９が
出力するｐ又はｋを選択する選択信号がセレクタ３１に
出力され、ＲＡＭデータがＲＡＭ３２に出力される。

【００４７】カウンタ３３はＰＬＬより供給されるクロ
ックをカウントし、カウント値をセレクタ３１に出力す
る。ラッチ回路３０はカウンタ３３のカウント値の所定
の値をラッチし、その値をｐとしてセレクタ３１に出力
する。セレクタ３１はカウンタ３３の値ｋとラッチ回路
３０のラッチデータｐのいずれか一方を選択し、書き込
みアドレスとしてＲＡＭ３２に出力する。

【００４８】ＲＡＭ３２はセレクタ３１から与えられる
書き込みアドレスに基づいて比較論理回路２９から出力
されたＲＡＭデータを書き込み、全メモリセルへの書き
込み数は基準クロックに基づいてカウントアップするカ
ウンタ３４でカウントされる。そして、全メモリセルへ
の書き込みが終了すると、全メモリセルのデータを同時
に合成回路２４に出力するようになっている。なお、処
理回路２３も同様の構成で、奇数列サンプルについて同
様の処理を行う。

【００４９】このような構成を用いれば、自乗器は０
個、加算器は１個、コンパレータは２個で済むことにな
る。ただし、そのほかにパスを記憶しておくためのＲＡ
Ｍを用意する必要がある。

【００５０】このような簡略化されたビダビ復号回路は
いわゆるウッド（Wood）の復号法であり、このウッドの
アルゴリズムを用いたビダビ復号器も既に知られている
（例えば、「Viterbi Detection of Class IV Partial
Response on a Magnetic Re-cording Channel」 ＩＥ
ＥＥ ＴＲＡＮＳＡＴＩＯＮＳ ＯＮ ＣＯＭＭＵ−Ｎ
ＩＣＡＴＩＯＮＳ．ＶＯＬ ＣＯＭ−３４．ＮＯ．５
ＭＡＹ １９８６参照）。

【００５１】この回路に対し、ある信号が入力された場
合の動作例について次に掲げておく。なお、ＲＡＭと
は、ＲＡＭ３２を指す。

【００５２】動作例 図６のような入力波形が観測された場合、コンパレータ
（比較論理回路２９）の動作、各パラメータの変化の様
子を以下に示す。ただし、初期値はｙ_p＝−２、β＝−
１とする。 ｋ＝０：入力ｋ₀＝１．６ ｙ_k−ｙ_p＞２なので、条件Ｆであったと判断できる。つ
まり、上向きの発散（以下、適宜divergenceという）で
あるから、βを＋１にし、ｐ＝０、ｙ_p＝ｙ₀とする。

【００５３】ｋ＝１：入力ｋ₁＝０．２ −２＜ｙ_k−ｙ_p≦０なので、条件Ｂであったと判断でき
る。つまり、平行パスということになるので、β、ｙ_p
はそのままで、アドレス１にデータ０を書き込む。

【００５４】ｋ＝２：入力ｋ₂＝−０．２ −２＜ｙ_k−ｙ_p≦０なので、条件Ｂであったと判断でき
る。つまり、平行パスということになるので、β、ｙ_p
はそのままで、アドレス２にデータ０を書き込む。

【００５５】ｋ＝３：入力ｋ₃＝２ ｙ_k−ｙ_p＞２なので、条件Ｃであったと判断できる。つ
まり、上向きのdiverg-enceであるから、βを＋１に
し、ｐ＝３、ｙ_p＝ｙ₃とする。ここでは、前の候補が敗
れたわけであるから、ＲＡＭのアドレス０に、データ０
を書き込む。

【００５６】ｋ＝４：入力ｋ₄＝０．２ −２＜ｙ_k−ｙ_p≦０なので、条件Ｂであったと判断でき
る。つまり、平行パスということになるので、β、ｙ_p
はそのままで、アドレス４にデータ０を書き込む。

【００５７】ｋ＝５：入力ｋ₅＝−０．４ ｙ_k−ｙ_p＞−２なので、条件Ａであったと判断できる。
つまり、下向きのdive-rgenceであるから、βを−１に
し、ｐ＝５、ｙ_p＝ｙ₅とする。ここでは、前の候補は正
しかったことになるから、ＲＡＭのアドレス３に、デー
タ１を書き込む。

【００５８】ｋ＝６：入力ｋ₆＝−０．２ ０≦ｙ_k−ｙ_p≦＋２なので、条件Ｅであったと判断でき
る。つまり、平行パスということになるので、β、ｙ_p
はそのままで、アドレス６にデータ０を書き込む。

【００５９】ｋ＝７：入力ｋ₇＝−２．０ ｙ_k−ｙ_p≦０なので、条件Ｄであったと判断できる。つ
まり、下向きのdiverg-enceであるから、βを−１に
し、ｐ＝７、ｙ_p＝ｙ₇とする。ここでは、前の候補が敗
れたわけであるから、ＲＡＭのアドレス５に、データ０
を書き込む。

【００６０】ｋ＝８：入力ｋ₈＝０．２ ０≦ｙ_k−ｙ_p≦＋２なので、条件Ｅであったと判断でき
る。つまり、平行パスということになるので、β、ｙ_p
はそのままで、アドレス８にデータ０を書き込む。

【００６１】ＲＡＭ構成例 次に、本発明の特徴部分であるＲＡＭ３２の詳細な構成
例について説明する。図７はＲＡＭ３２の詳細な構成例
を示す図であり、この図に示すように、ＲＡＭ３２は１
ビットの容量を持つ複数のメモリセルＤ₀〜Ｄ_nと、アド
レスデコーダ４１と、各メモリセルＤ₀〜Ｄ_nに対応して
配置された書き込み制御線４２_-0〜４２_-nとによって構
成されている。また、メモリセルＤ₀〜Ｄ_nには図５に示
す比較論理回路２９からＲＡＭデータが全て供給される
ようになっている。

【００６２】アドレスデコーダ４１には、図５に示すセ
レクタ３１から書き込みアドレスＡ 0〜Ａ_nが供給され、
アドレスデコーダ（書き込み制御手段および読み出し制
御手段）４１は書き込みアドレスＡ₀〜Ａ_nをデコード
し、各１ビットの信号を各メモリセルＤ₀〜Ｄ_nに対する
書き込み信号として供給する。これにより、所定のメモ
リセルに比較論理回路２９からの所定のＲＡＭデータが
記憶されていく。

【００６３】このようにして全メモリセルＤ₀〜Ｄ_nに対
する書き込みが終了した後、全メモリセルＤ₀〜Ｄ_nに記
憶されたデータが同時に合成回路２４に出力される。し
たがって、この時点で全データが読み出されることにな
る。

【００６４】この読み出しタイミングを従来技術と比較
すると、そのタイミングチャートは図８のように示され
る。図８（ｂ）は本発明の方式であり、ＲＡＭ３２への
書き込みイネーブルがアクティブになると、ＩＤ部分の
デコードが行われ、全てのデータの書き込みが終了する
と、ＲＡＭ３２からの読み出しイネーブルがアクティブ
になってデータ領域に移行し、全データが同時に読み出
される。

【００６５】これを、従来例と比較すると、書き込みが
終了した後にデータをＲＡＭ３２から読み終わるまでの
遅延時間を大幅に減らすことができる。なお、メモリセ
ルＤ 0〜Ｄ_nとしては、例えば１ビットのフリップフロッ
プを用い、書き込み制御信号をクロックに同期して入力
するという構成により、簡単に実現することができる。
したがって、このようなデコーダ４１を、例えばセクタ
ＩＤなどの部分に適用すれば、セクタ番号、トラック番
号などが所望のものであるかどうかの判断を素速く行う
ことができるようになるため、ＩＤ部分とデータ部分に
アクセス処理の隙間（ギャップ）をほとんど設けること
なく、処理をすることができる。

【００６６】例えば、セクタＩＤの部分は、セクタ番
号、トラック番号などがたかだか数バイト程度であるか
ら、全ビットを一度に出力するようにしてもよく、たか
だか数１０ビットであり、十分に実用の範囲である。

【００６７】また、全ビットを一度にＲＡＭ３２から読
み出すのではなく、例えば８ビットをひとまとめにして
読み出すようにしてもよい。そのようにすれば、ＲＡＭ
３２からの読み出しが始まってから読み出し終わるまで
の時間を１／８にすることができ、この方法によっても
上記同様の効果を得ることができる。

【００６８】なお、本発明の適用はパーシャルレスポン
ス方式を利用するものであれば、磁気テープのような磁
気記録媒体のみならず、光記録媒体に記録した所定の記
録データを再生するようになされた磁気又は光再生装置
に適用できる。また、上記実施例はデジタルビデオ信号
を再生する場合の例であるが、本発明はこれに限らず、
種々のデジタル信号を再生する場合に広く適用すること
ができる。

【００６９】

【発明の効果】以上説明したように、本発明によれば、
最尤復号をデータ記録装置のＩＤ部分にも適用し、当該
ブロックの最後のビットを評価した時点で全てのビット
をデコーダから取り出しているので、デコードの際の遅
延時間を大幅に減少させることができる。したがって、
これをＩＤに適用することにより、ＩＤからデータまで
のギャップが減少し、記憶容量の減少を抑制することが
できる。

【図面の簡単な説明】

【図１】本発明に係る情報再生装置の一実施例のパーシ
ャルレスポンスを説明する図である。

【図２】同実施例における情報再生装置の信号レベルの
態様を示す図である。

【図３】同実施例における情報再生のトレリスダイアグ
ラムを示す図である。

【図４】同実施例における情報再生のビタビアルゴリズ
ムを説明する図である。

【図５】同実施例における情報再生のビタビアルゴリズ
ムを実現する回路例を示すブロック図である。

【図６】同実施例における情報再生の入力波形の一例を
示す図である。

【図７】同実施例におけるＲＡＭの詳細な構成例を示す
図である。

【図８】情報再生の作動を説明するためのタイミングチ
ャートである。

【図９】情報再生のパーシャルレスポンスの逆変換を行
う装置の例を示す図である。

【符号の説明】

１１〜１３ 演算回路 ２２、２３ 処理回路 ２４ 合成回路 ２７ 減算回路 ２８、３０ ラッチ回路 ２９ 比較論理回路（コンパレータ） ３１ セレクタ ３２ ＲＡＭ（記憶手段） ３３、３４ カウンタ ４１ アドレスデコーダ（書き込み制御手段、読み出し
制御手段） ４２_-0〜４２_-n 書き込み制御線 Ｄ₀〜Ｄ_n メモリセル

Claims (5)

【特許請求の範囲】
1. 【請求項１】 変調符号としてパーシャルレスポンス符
   号を使用して、記録媒体に記録された所定の記録データ
   を最尤復号する情報再生装置において、 前記記録媒体から再生された再生信号を復号するために
   データを記憶する記憶手段と、 前記データが１ビットずつ前記記憶手段に書き込まれる
   ように、前記記憶手段の書き込みを制御する書き込み制
   御手段と、 前記記憶手段に記憶された前記データを全データ同時に
   出力するように、前記記憶手段の読み出しを制御する読
   み出し制御手段と、を備えたことを特徴とする情報再生
   装置。
2. 【請求項２】 前記変調符号としてパーシャルレスポン
   スクラスＩＶを使用し、 記録データを最尤復号する復号回路としてパーシャルレ
   スポンス(1,-1)符号再生用のデコーダを一対使用し、 これらをインターリーブしながら使用することによって
   入力データを復号することを特徴とする請求項１記載の
   情報再生装置。
3. 【請求項３】 パーシャルレスポンス(1,-1)符号再生用
   のデコーダとして、差動メトリックを計算して生き残り
   パスを順次決定するような簡易型のデコーダを使用する
   ことを特徴とする請求項１記載の情報再生装置。
4. 【請求項４】 最尤復号としてビダビ復号を使用するこ
   とを特徴とする請求項１記載の情報再生装置。
5. 【請求項５】 前記記憶手段から読み出されたデータに
   基づき、その直後の領域にデータを読み／書きするかど
   うかを判断するようにした回路を備えることを特徴とす
   る請求項１記載の情報再生装置。