JPH06139721A

JPH06139721A - 情報再生装置

Info

Publication number: JPH06139721A
Application number: JP31148792A
Authority: JP
Inventors: Nobuhiro Hayashi; 信裕林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-10-27
Filing date: 1992-10-27
Publication date: 1994-05-20

Abstract

(57)【要約】【目的】デコードの際の遅延時間を減少させて、デー
タの読み出しを高速化し、かつデコーダ内部の不確定な
状態の長さを規制するための変調を不要にする。【構成】バッファＲＡＭを複数のメモリチップＲＡＭ
（０）〜ＲＡＭ（７）と、アドレスデコーダ４１、４２
によって構成し、例えば偶数番目のサンプル処理では、
４個のメモリチップＲＡＭ（０）、ＲＡＭ（２）、ＲＡ
Ｍ（４）、ＲＡＭ（６）のいずれか１つを順次選択して
その同一アドレスに４個のシリアルデータを順次書き込
む。また、読み出し時には、同一の読みだしアドレスを
４個のメモリチップに供給し、対応する４ビットのデー
タを同時にパラレルデータとして読み出す。書き込みク
ロックと読み出しクロックに同じものを使用し、１／４
の時間で読み出しを終了する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報再生装置に係わ
り、詳しくはパーシャルレスポンス方式を利用して磁気
記録媒体又は光記録媒体、例えば磁気テープ、磁気ディ
スク、光テープ、光ディスクなどにデータをデジタル的
に記録、再生するデジタル記録再生装置に用いて好適な
情報再生装置に関する。

【０００２】

【従来の技術】従来、この種の情報再生装置、例えば磁
気再生装置として一般のビデオテープレコーダにおいて
は、周波数変調したアナログ信号でビデオ信号を記録再
生するようになっている。この場合、ビデオ信号をデジ
タル信号に変換して磁気テープに記録すれば、何度ダビ
ンクしても画質劣化を有効に回復することができると考
えられる。デジタル記録の１つにパーシャルレスポンス
方式があり、これは符号間干渉を積極的に利用した方式
で、例えばクラスＩＶ(1,0,-1)がある。

【０００３】また、磁気又は光記録装置においては、変
調符号としてパーシャルレスポンスクラスＩＶ(1,0,-1)
又はパーシャルレスポンス(1,-1)が用いられる場合があ
る。図９は、その記録再生のうち、クラスＩＶについて
のブロック図である。図９において、１０１は（１／１
−Ｄ²）の処理を実行するプリコーダーであり、記録デ
ータはプリコーダー１０１によって（１／１−Ｄ²）の
演算処理が行われ、例えば記録データのデータ間の相関
を利用して記録データの値１および−１の間で変化する
プリコードデータに変換されて記録チヤンネル回路１０
２に出力される。

【０００４】記録チヤンネル回路１０２では、演算処理
回路１０３においてプリコーダー１０１の出力に対して
（１−Ｄ）の演算処理が行われるとともに、その演算結
果に加算器１０４でノイズが加算され、後段の演算処理
回路１０５に出力される。演算処理回路１０５ではノイ
ズが加わった記録チヤンネル回路１０２からの信号に対
して（１＋Ｄ）の演算処理が行われ、その演算結果はデ
コーダ１０６によってデコードされて情報が正しく再
生、出力される。

【０００５】ここでの復号法には、最尤復号が知られて
いる。これは、着目した点の前後のサンプル点の値も使
って１つの系列としてもっとも確からしい系列を推定し
ていくという方法で、ビダビ復号などが良く用いられ
る。

【０００６】ビタビ復号法を用いた回路を構成するため
には、復号用のＲＡＭまたはシフトレジスタなどのバッ
ファメモリを使用し、当該サンプル点の値およびそれま
でに入力されたサンプル系列を元に状態を推定してその
結果をＲＡＭに書き込んでいき、その後、ＲＡＭ中の状
態が確定した分についてＲＡＭからデータを取り出すこ
とによってデコードされたデータを外部に出力する。

【０００７】

【発明が解決しようとする課題】ところで、従来の情報
再生装置にあっては、ビタビデコーダにはバッファメモ
リが必要であるとともに、ＲＡＭからデータを読み出す
にはＲＡＭにデータを書き込み始めてからデコーダ内部
の状態が不確定になる可能性のある長さの時間だけ待つ
必要があるため、デコーダから出力されるデータに数ビ
ット〜数１０ビットのバッファメモリ長分の時間遅れが
生じていた。したがって、この時間遅れの分だけ処理時
間が余分にかかることになり、高速化が妨げられるとい
う問題点があった。

【０００８】すなわち、図８（ａ）に従来の方式を示す
ように、バッファＲＡＭに書き込みを開始してから、あ
る程度時間が経過したのちにＲＡＭからの読み出しを開
始することになるので、この分の遅延が生じる。

【０００９】また、上記バッファメモリはデコーダ内部
の状態が不確定になる可能性のある長さだけ用意する必
要があり、従来、これを制限するためにデータを変調す
ることが通常よく行われているため、データ再生処理が
複雑になって面倒であるという問題点があった。

【００１０】さらに、セクタのＩＤ部のように、ＩＤデ
コード後に当該セクタに情報の読み書きをするかどうか
を、すばやく判断すべき箇所には不向きであり、どうし
ても適用するためには、ＲＡＭへの書き込みイネーブル
がアクティブである期間の終了から（ＩＤ領域の終わり
から）、読み出しイネーブルがノンアクティブになるデ
ータ領域の始めまでに長いギャップを設ける必要があっ
た。その結果、記憶容量も減少していた。

【００１１】そこで本発明は、デコードの際の遅延時間
を減少させて、データの読み出しを高速化でき、かつデ
コーダ内部の不確定な状態の長さを規制するための変調
を不要にすることのできる情報再生装置を提供すること
を目的としている。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の情報再生装置は、変調符号としてパ
ーシャルレスポンス符号を使用して、記録媒体に記録さ
れた所定の記録データを最尤復号する情報再生装置にお
いて、前記記録媒体から再生された再生信号を復号する
ためにデータを記憶する記憶手段と、前記データが１ビ
ットずつ前記記憶手段に書き込まれるように、前記記憶
手段の書き込みを制御する書き込み制御手段と、前記記
憶手段に記憶された前記データを複数ビット同時に出力
するように、前記記憶手段の読み出しを制御する読み出
し制御手段と、単位時間あたりに前記記憶手段に書き込
むビット数より読み出すビット数の方が多くなるように
制御するアクセス制御手段と、を備えたことを特徴とす
る。

【００１３】また、好ましい態様として、前記変調符号
としてパーシャルレスポンスクラスＩＶを使用し、記録
データを最尤復号する復号回路としてパーシャルレスポ
ンス(1,-1)符号再生用のデコーダを一対使用し、これら
をインターリーブしながら使用することによって入力デ
ータを復号することを特徴とする。

【００１４】パーシャルレスポンス(1,-1)符号再生用の
デコーダとして、差動メトリックを計算して生き残りパ
スを順次決定するような簡易型のデコーダを使用するこ
とを特徴とする。

【００１５】最尤復号としてビダビ復号を使用すること
を特徴とする。また、前記記憶手段から読み出されたデ
ータに基づき、その直後の領域にデータを読み／書きす
るかどうかを判断するようにした回路を備えることを特
徴とする。

【００１６】

【作用】本発明では、最尤復号がデータ記録装置（情報
再生装置）のデコーダにも適用され、当該ブロックの最
後のビットを評価した時点で複数ビットがバッファＲＡ
Ｍからまとめて取り出されるように制御される。

【００１７】したがって、復号に必要なＲＡＭからデー
タを高速に読み出すことが可能になり、デコードの際の
遅延時間が大幅に減る。また、これをＩＤに適用するこ
とにより、ＩＤ部分とデータ部分の隙間が少なくなる。
その結果、記憶容量の減少も抑制できる。さらに、デコ
ーダ内部の不確定な状態の長さを規制するための変調符
号を用いることなく、デコーダをデコードすることが可
能になる。

【００１８】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。なお、実施例の説明に当たっては、本発明の原
理的な面から順次述べていき、その原理を実現する装置
の回路をその後に、述べることで分かりやすい説明を心
掛けることとする。

【００１９】最初に、本発明の対象である磁気記録装置
又は光記録装置における変調符号のパーシャルレスポン
スについて説明する。磁気記録装置又は光記録装置にお
ける変調符号にはパーシャルレスポンスが用いられる
が、パーシャルレスポンスの種類としては、良く使われ
るものに、図１（ａ）に示す演算回路１１、図１（ｂ）
に示す演算回路１２、１３を用いた方式のものがある。
なお、PRS(1,1)、PRS(1,-1) 、 PRS(1,0,-1)は動作例の
条件判断である。これらのシステム多項式は、それぞれ
Ｇ（Ｄ）＝１＋Ｄ、Ｇ（Ｄ）＝１−Ｄ、Ｇ（Ｄ）＝１−
Ｄ²であり、演算回路１１は独立な演算回路１２、１３
がいわゆる二つ入れ子で設けられているとみなされる。
Ｄは遅延オペレータである。

【００２０】すなわち、図１（ａ）に示す演算回路１１
（パーシャルレスポンスはPRS(1,0,-1)）では入力デー
タに対して２つ前のサンプルとの間で演算を行うので、
奇数番目のサンプルと偶数番目のサンプルとの間には何
の関係もなく、それぞれが独立なパーシャルレスポンス
PRS(1,-1)の系列とみなすことができる。

【００２１】図１（ｂ）に示す演算回路１２、１３では
入力データに対して奇数番目のサンプルと偶数番目のサ
ンプルとの２つの系列をスイッチ１４、１５によってそ
れぞれ切り換えることで、２つに分けて演算を行ってい
る。つまり、演算回路１２、１３（パーシャルレスポン
スはPRS(1,-1)）と演算回路１１（パーシャルレスポン
スはPRS(1,0,-1)）のデコードは本質的には同じであ
り、ここではパーシャルレスポンスPRS(1,0,-1) を例に
とって説明する。

【００２２】パーシャルレスポンスPRS(1,0,-1) 自体は
エラーを伝搬する性質があり、ある条件で１ビットエラ
ーがおこると壊滅的なエラーを引き起こすことがあるの
で、記録する前にプリコーディングしておく必要があ
る。これには、パーシャルレスポンスの逆変換を行うも
のをかけておけば良く、この場合の装置全体の構成は、
前述した図９のように示される。

【００２３】ここで、図９に示す記録チヤンネル回路２
から得られる信号は、信号レベルを±２とすると図２に
示すように{−２，０，＋２}の３つのレベルをとり、こ
れをバイナリーデータにデコードするには、固定しきい
値を用いる３値レベル検出と、最尤復号であるビタビデ
コーディングなどが考えられる。

【００２４】３値レベル検出は、０と＋２および０とー
２の間に固定値をもつスレショルドレベルを設定し、サ
ンプル点がどの領域に入るかによってデコードするもの
であり、回路が非常に簡単ですむかわりに、検出能力は
あまり高いとは言えない。これに対して、最尤復号（ビ
タビデコーディング）は前後のサンプル点の値も使って
一つの系列として、もっとも確からしい系列を推定して
いくという方法で、３値レベル検出に較べて高い検出能
力を持っており、同じデータをデコードした場合には、
例えばビットエラーレートが１桁から２桁改善される。

【００２５】次に、ビタビデコーダの回路例を示すが、
その前の準備としてビタビデコーディングについて説明
する。パーシャルレスポンスPRS(1,0,-1) を用いた系か
ら１ビットおきに取り出したひとつの系（つまり、パー
シャルレスポンスPRS(1,-1)）についてのトレリスダイ
アグラムを図３に示す。ここでは、ブランチメトリック
も合わせて表示してある。これらのブランチメトリック
の総和が最大になるようなパスを見つけ出すため、ある
サンプル時刻ｋまでのパスメトリックＬ_kは、ひとつ前
のサンプル時刻ｋ−2までのパスメトリックの値Ｌ_k−2
を用いて、次の数式（１）、数式（２）のように表せ
る。

【００２６】

【数１】

【００２７】

【数２】

【００２８】このメトリックを計算しながら最適なパス
を出力するためには、自乗器が３個、加算器が６個、コ
ンパレータが２個必要となる。さらに、パスを記憶して
おくためのシリアルシフト／パラレルロードレジスタが
必要となる。そこで、パスメトリックを忠実に計算して
いくのではなく、回路を簡単にするためにWoodらの報告
した差動メトリックを用いたアルゴリズムを使用する。

【００２９】ここで、状態が二つしかない場合のビタビ
アルゴリズムについて考察する。ビタビアルゴリズムと
は、ある時刻ｋにおける各々の状態について、そこに至
るまでの尤度がもっとも大きくなるようなパスをひとつ
にしぼりながら、データを決定していくものである。前
述した復号回路（デコーダ）は、それを忠実に実現する
ためのものである。

【００３０】一例として、状態が二つしかない場合、そ
の時点で生き残るブランチは、次に示す３通りのパター
ンしかありえない。状態＜−1＞→状態＜−1＞かつ状態＜−1＞→状態＜＋1
＞状態＜−1＞→状態＜−1＞かつ状態＜＋1＞→状態＜＋1
＞状態＜＋1＞→状態＜＋1＞かつ状態＜＋1＞→状態＜−1
＞

【００３１】したがって、状態＜＋1＞→状態＜−1＞か
つ状態＜−1＞→状態＜＋1＞のパターンはありえないな
いことが容易にわかる。これらのパターンをそれぞれ→
↑、→→、→↓と書くことにする。そして、それぞれの
ブランチについて、これらのうち、どのパターンが生き
残るのかを、パスメトリックを計算しながら判定してい
くわけである。ここで、いま状態は二つしかないから、
それぞれのパスメトリックの差は次の数式（３）で表さ
れる。

【００３２】

【数３】

【００３３】この数式（３）に着目して、これを用いて
どのパターンが生き残るかを判定できるか否かを考えて
みる。前述した数式（１）、（２）から次の数式（４）
の関係が成立する。

【００３４】

【数４】

【００３５】この場合、４ｙ_k−ΔＬ_k−₂が共通なの
で、この値を４および−４と比較してその大小を判定す
ることにより、どちらのブランチを選択したかがわか
る。これを計算することで、前に述べたどのパターンの
ブランチが生き残っているかを判定することが可能であ
る。つまり、パスメトリックそのものを計算しなくて
も、差動メトリックを計算すれば、その過程でパスを決
定することができるのである。前述した数式（３）か
ら４ｙ_k−ΔＬ_k−₂の値によって３通りに場合分けをし
てかくと、次の数式（５）のように表される。

【００３６】

【数５】

【００３７】さらに、ΔＬ_k＝４ｙ_p−４βとおいて変数
変換すると、次の数式（６）のように表すことができ
る。

【００３８】

【数６】

【００３９】ここで、βと４ｙ_pの意味を考えてみる。
βは、次の数式（７）で表される値をとる。

【００４０】

【数７】

【００４１】βは直前の状態遷移候補（location ｐ）
での遷移のパターンを表している。つまり、現在の時刻
からさかのぼって最初の平行パス以外の遷移（→↑又は
→↓）が候補として考えられる地点での、遷移の種類を
表している。一方、ｙ_pは、そのときのｙの値である。

【００４２】例えば、ひとつ前（つまり確定していない
最後のブランチ）に→↑がおきたらしいときには、β＝
＋１となり、そのときの判定条件およびβとｙ_pの更新
ルールは図４に示すようになる。つまり、βの表す意味
は、式の上でいうと、判定するためのしきい値にオフセ
ットを加える役割をしていると見ることができる。

【００４３】このように、ひとつ前（location ｐ）の
状態遷移候補と現在のサンプル地点（location k）にお
ける遷移との確からしさを比較し、より確からしい方を
新たな状態遷移候補としながら判定を繰り返していく。
判定に敗れたほうは遷移がなかったとみなされるわけで
あるから、ｐ地点又はｋ地点の情報を更新できるよう
に、パスを記憶しておくメモリはランダムアクセスがで
きる必要がある。

【００４４】このようなアルゴリズムに基づいて回路を
実現すると、そのブロック図は図５のようになる。図５
において、入力端子２１を介して入力される記録チヤン
ネルからの再生データは、偶数サンプル目のデータ（以
下、偶数列サンプルという）を処理する処理回路２２
と、奇数サンプル目のデータ（以下、奇数列サンプルと
いう）を処理する処理回路２３とにそれぞれ分けられて
演算処理が行われ、図５では一例として偶数列サンプル
についての処理を詳細に示している。各処理回路２２、
２３で処理されたデータは合成回路２４によって合成さ
れ、出力端子２５から出力される。

【００４５】具体的に説明すると、処理回路２３におい
ては、記録チヤンネルからの偶数列サンプルデータは入
力端子２１からスイッチ２６を介して減算回路２７およ
び２つのラッチ回路２８ａ、２８ｂから構成されるラッ
チ回路２８のうちの一方のラッチ回路２８ｂに供給され
る。ラッチ回路２８ｂは一つ前の状態遷移候補ｙ_pの値
を記憶し、減算回路２７は偶数列サンプルからラッチ回
路２８ｂの値を減算して比較論理回路（コンパレータ）
２９に出力する。

【００４６】比較論理回路２９にはラッチ回路２８のう
ちの他方のラッチ回路２８ａよりデータβが供給される
とともに、しきい値である＋２、０、−２が与えられ、
減算回路２７からの出力とβをラッチしているラッチ回
路２８ａからの出力とに対して、演算処理を行う。ここ
で、比較論理回路２９の動作は次の表１、表２の様にす
れば良く、比較論理回路２９からは表１、表２に示す出
力データが出力される。

【００４７】

【表１】

【００４８】

【表２】

【００４９】比較論理回路２９が出力するデータβ（す
なわち、new β）は、再びラッチ回路２８ａに供給され
てラッチされる。また、比較論理回路２９が出力するア
ップデート信号は、ラッチ回路２８およびラッチ回路３
０にそれぞれ出力される。さらに、比較論理回路２９が
出力するｐ又はｋを選択する選択信号がセレクタ３１に
出力され、ＲＡＭデータがＲＡＭ３２に出力される。

【００５０】カウンタ３３はＰＬＬより供給されるクロ
ックをカウントし、カウント値をセレクタ３１に出力す
る。ラッチ回路３０はカウンタ３３のカウント値の所定
の値をラッチし、その値をｐとしてセレクタ３１に出力
する。セレクタ（書き込み制御手段）３１はカウンタ３
３の値ｋとラッチ回路３０のラッチデータｐのいずれか
一方を選択し、書き込みアドレスとしてＲＡＭ３２に出
力する。

【００５１】ＲＡＭ３２はセレクタ３１から与えられる
書き込みアドレスに基づいて比較論理回路２９から出力
されたＲＡＭデータを書き込み、全メモリセルへの書き
込み数は基準クロックに基づいてカウントアップするカ
ウンタ３４でカウントされる。そして、全メモリセルへ
の書き込みが終了すると、メモリセルのデータを同時に
合成回路２４に出力するようになっている。なお、処理
回路２２も同様の構成で、奇数列サンプルについて同様
の処理を行う。

【００５２】このような構成を用いれば、自乗器は０
個、加算器は１個、コンパレータは２個で済むことにな
る。ただし、そのほかにパスを記憶しておくためのＲＡ
Ｍを用意する必要がある。

【００５３】ここで、従来では、あるサンプル点を評価
した結果に基づき、ＲＡＭ３２のアドレスｋ又はｐに判
定結果を書き込んでいくので、ＲＡＭ３２に書き込む速
度はサンプルレートと同じになる。ＲＡＭ３２中でアド
レスｐより前の地点の値はすでに確定しているので、こ
の部分を外部に取り出すことによりデコード結果を得る
ことができる。したがって、考えうるｋーｐの最大値の
時間だけたった後に、ＲＡＭ３２からデータを出力する
ことになる。また、この場合、ｋーｐの最大値を規制す
るための変調が必要になっていた。

【００５４】このような簡略化されたビタビ復号回路は
いわゆるウッド(Wood)の復号法であり、このウッドのア
ルゴリズムを用いたビタビ復号器も既に知られている。
(例えば、「Viterbi Detection of Class IV Partial R
esponse on aMagnetic Rec-ording Channel」IEEE TRAN
SACTIONS ON COMMUNICATIONS.VOL.COM-34.NO.5 MAY1986
参照)。この回路に対し、ある信号が入力された場合の
動作例について次に掲げておく。なお、ＲＡＭとは、Ｒ
ＡＭ３２を指す。

【００５５】動作例図６のような入力波形が観測された場合、コンパレータ
（比較論理回路２９）の動作、各パラメータの変化の様
子を以下に示す。ただし、初期値はｙ_p＝−２、β＝−
１とする。ｋ＝０：入力ｋ₀＝１．６ｙ_k−ｙ_p＞２なので、条件Ｆであったと判断できる。つ
まり、上向きの発散（以下、適宜divergenceという）で
あるから、βを＋１にし、ｐ＝０、ｙ_p＝ｙ₀とする。

【００５６】ｋ＝１：入力ｋ₁＝０．２ −２＜ｙ_k−ｙ_p≦０なので、条件Ｂであったと判断でき
る。つまり、平行パスということになるので、β、ｙ_p
はそのままで、アドレス１にデータ０を書き込む。

【００５７】ｋ＝２：入力ｋ₂＝−０．２ −２＜ｙ_k−ｙ_p≦０なので、条件Ｂであったと判断でき
る。つまり、平行パスということになるので、β、ｙ_p
はそのままで、アドレス２にデータ０を書き込む。

【００５８】ｋ＝３：入力ｋ₃＝２ｙ_k−ｙ_p＞２なので、条件Ｃであったと判断できる。つ
まり、上向きのdiverg-enceであるから、βを＋１に
し、ｐ＝３、ｙ_p＝ｙ₃とする。ここでは、前の候補が敗
れたわけであるから、ＲＡＭのアドレス０に、データ０
を書き込む。

【００５９】ｋ＝４：入力ｋ₄＝０．２ −２＜ｙ_k−ｙ_p≦０なので、条件Ｂであったと判断でき
る。つまり、平行パスということになるので、β、ｙ_p
はそのままで、アドレス４にデータ０を書き込む。

【００６０】ｋ＝５：入力ｋ₅＝−０．４ｙ_k−ｙ_p＞−２なので、条件Ａであったと判断できる。
つまり、下向きのdive-rgenceであるから、βを−１に
し、ｐ＝５、ｙ_p＝ｙ₅とする。ここでは、前の候補は正
しかったことになるから、ＲＡＭのアドレス３に、デー
タ１を書き込む。

【００６１】ｋ＝６：入力ｋ₆＝−０．２０≦ｙ_k−ｙ_p≦＋２なので、条件Ｅであったと判断でき
る。つまり、平行パスということになるので、β、ｙ_p
はそのままで、アドレス６にデータ０を書き込む。

【００６２】ｋ＝７：入力ｋ₇＝−２．０ｙ_k−ｙ_p≦０なので、条件Ｄであったと判断できる。つ
まり、下向きのdiverg-enceであるから、βを−１に
し、ｐ＝７、ｙ_p＝ｙ₇とする。ここでは、前の候補が敗
れたわけであるから、ＲＡＭのアドレス５に、データ０
を書き込む。

【００６３】ｋ＝８：入力ｋ₈＝０．２０≦ｙ_k−ｙ_p≦＋２なので、条件Ｅであったと判断でき
る。つまり、平行パスということになるので、β、ｙ_p
はそのままで、アドレス８にデータ０を書き込む。

【００６４】ＲＡＭ構成例次に、本発明の特徴部分であるＲＡＭの詳細な構成例に
ついて図７を参照して説明する。図７に示す回路は、図
５に示したデコーダに本発明を適用したＲＡＭを組み込
んだ場合の一実施例を示すものである。この実施例はビ
タビ復号器において、上述のWoodの簡略化された差動メ
トリックを用いるアルゴリズムで復号するものである。
また、この場合、全ビットをＲＡＭに書き込んだことを
示す制御信号がＲＡＭに与えられ、この信号によってＲ
ＡＭはデータを出力し、そのデータは合成回路２４に出
力されるようになっている。

【００６５】図７はＲＡＭの詳細な構成例を示す図であ
り、特に、奇数列サンプルを処理する奇数番目のサンプ
ル処理回路２２と、偶数列サンプルを処理する偶数番目
のサンプル処理回路２３の両方のＲＡＭに関連する部分
のみを抜粋して示し、他の部分は図示を略している。図
７に示すように、ＲＡＭ（記憶手段）は複数のメモリチ
ップＲＡＭ（０）〜ＲＡＭ（７）と、アドレスデコーダ
（アクセス制御手段）４１、４２によって構成されてお
り、各メモリチップＲＡＭ（０）〜ＲＡＭ（７）にはデ
ータバス４３が接続され、出力データＤ０〜Ｄ７が乗る
ようになっいる。

【００６６】奇数番目のサンプル処理回路２２は、奇数
番目のメモリチップＲＡＭ（１）、ＲＡＭ（３）、ＲＡ
Ｍ（５）、ＲＡＭ（７）およびアドレスデコーダ４１を
含み、偶数番目のサンプル処理回路２３は、偶数番目の
メモリチップＲＡＭ（０）、ＲＡＭ（２）、ＲＡＭ
（４）、ＲＡＭ（６）およびアドレスデコーダ４２を含
んでいる。なお、メモリチップの数は任意の個数をとる
ことができ、メモリチップの数を増やすことによりより
短時間で処理を終えることができるようになる。ここで
は、例として、メモリチップの数が奇数／偶数それぞれ
の処理回路２２、２３で４個ずつある場合について説明
する。

【００６７】セレクタ（書き込み制御手段）３１より供
給される書き込みアドレスＡ０〜Ａｍ−１、Ｂ０〜Ｂｍ
−１のうち、下位２ビットＡ０、Ａ１はアドレスデコー
ダ４１、４２に供給され、その他の上位ビットＡ２〜Ａ
ｍ−１、Ｂ２〜Ｂｍ−１はすべてのメモリチップＲＡＭ
（０）〜ＲＡＭ（７）に共通に供給されている。また、
比較論理回路２９より供給されるＲＡＭデータ（ここで
は入力データＤｉ）は、すべてのメモリチップＲＡＭ
（０）〜ＲＡＭ（７）に供給されている。すなわち、ア
ドレスデコーダ４１、４２は、２ビットの書き込みアド
レスをデコードし、各１ビットの信号を各メモリチップ
ＲＡＭ（０）〜ＲＡＭ（７）に対する書き込み信号（チ
ップイネーブル信号）として供給する。

【００６８】ここで、偶数番目のサンプル処理回路２３
の動作を主に説明すると、最初のデータはメモリチップ
ＲＡＭ（０）に記憶され、次のデータはメモリチップＲ
ＡＭ（２）に記憶される。以下同様にして、４個のメモ
リチップＲＡＭ（０）、ＲＡＭ（２）、ＲＡＭ（４）、
ＲＡＭ（６）のいずれか１つが順次選択され、所定のメ
モリチップに所定のＲＡＭデータが記憶されていく。

【００６９】下位２ビットのアドレスＡ０、Ａ１の値が
４個のメモリチップＲＡＭ（０）、ＲＡＭ（２）、ＲＡ
Ｍ（４）、ＲＡＭ（６）を順次選択する間、その上位ビ
ットであるアドレスＡ２〜Ａｍ−１はインクリメントさ
れない。したがって、４個のメモリチップＲＡＭ
（０）、ＲＡＭ（２）、ＲＡＭ（４）、ＲＡＭ（６）の
同一のアドレスに４個のシリアルデータが順次書き込ま
れることになる。

【００７０】このようにして全メモリセルに書き込みが
終了したのち、読み出しに移る。読み出し時において
は、カウンタ（読み出し制御手段）３３が所定の基準ク
ロックをカウントして、そのカウント値に対応するアド
レスを４個のメモリチップＲＡＭ（０）、ＲＡＭ
（２）、ＲＡＭ（４）、ＲＡＭ（６）に共通の読みだし
アドレスとして供給する。カウンタ３３のビット数は、
書き込み時における書き込みアドレスのビット数ｍより
も２ビット少なくされている。

【００７１】上述したように、対応する４ビットのデー
タは、４個のメモリチップＲＡＭ（０）、ＲＡＭ
（２）、ＲＡＭ（４）、ＲＡＭ（６）の同一アドレスに
書き込まれている。したがって、カウンタ３３より同一
の読みだしアドレスを４個のメモリチップＲＡＭ
（０）、ＲＡＭ（２）、ＲＡＭ（４）、ＲＡＭ（６）に
供給することにより、対応する４ビットのデータを同時
にパラレルデータとして読み出すことができる。な
お、奇数番目のサンプル処理回路２２の動作についても
同様である。

【００７２】ここで、書き込み回路に用いたクロックと
カウンタ３４に供給されるクロックに同じものを使用す
ることにより、メモリチップＲＡＭ（０）、ＲＡＭ
（２）、ＲＡＭ（４）、ＲＡＭ（６）に書き込んだ全ビ
ットを読み出すのに、１／４の時間で読み出しを終了す
ることができる。また、図５に示す入力端子２１から入
力されるデータは偶数番目／奇数番目にわけて処理され
ているので、この時点でクロックは１／２になってい
る。したがって、入力端子２１から入力された時間の１
／８の時間で、出力端子２５から合成データを出力する
ことができる。例えば、１ビット／秒のビットレートで
やってくる８ｎビットのデータをデコードするのにかか
る時間は、ＲＡＭ３２に書き込むのに８ｎ秒、それが終
了してＲＡＭ３２から読み出すのに１ｎ秒の、合計９ｎ
秒で完了することになる。

【００７３】書き込み／読み出しのアクセスタイミング
を従来技術と比較すると、そのタイミングチャートは図
８のように示される。図８（ｂ）は本発明の方式であ
り、メモリチップへの書き込み信号（チップイネーブル
信号）がアクティブになると、ＩＤ部分のデコードが行
われ、全メモリチップへのデータ書き込みが終了する
と、メモリチップへの読み出しイネーブルがアクティブ
になって対応する４ビットのデータが同時にパラレルデ
ータとして読み出される。

【００７４】これを、従来例と比較すると、本発明の方
式では該当するブロックの最後のビットの評価を終了し
た時点で複数ビットをメモリチップからまとめて取り出
していくので、デコードの際の遅延時間を大幅に減らす
ことができる。その結果、データの読み出しを高速化す
ることができる。したがって、このようなデコーダ４
１、４２を、例えばセクタＩＤなどの部分に適用すれ
ば、セクタ番号、トラック番号などが所望のものである
かどうかの判断を素速く行うことができるようになるた
め、ＩＤ部分とデータ部分にアクセス処理の隙間（ギャ
ップ）を少なくすることができる。その結果、記憶容量
の減少を抑制することができる。また、デコーダ内部の
不確定な状態の長さを規制するための変調符号を用いる
ことなく、データをデコードすることが可能になる。こ
れは、データ再生処理が容易で、簡単になることにつな
がる。

【００７５】なお、本発明の適用はパーシャルレスポン
ス方式を利用するものであれば、磁気テープのような磁
気記録媒体のみならず、光記録媒体に記録した所定の記
録データを再生するようになされた磁気又は光再生装置
に適用できる。また、上記実施例はデジタルビデオ信号
を再生する場合の例であるが、本発明はこれに限らず、
種々のデジタル信号を再生する場合に広く適用すること
ができる。

【００７６】

【発明の効果】以上説明したように、本発明によれば、
該当するブロックの最後のビットの評価を終了した時点
で複数ビットをバッファＲＡＭからまとめて取り出して
いるので、デコードの際の遅延時間を大幅に減らすこと
ができ、データの読み出しを高速化することができる。
また、このようなデコーダを、セクタＩＤなどの部分に
適用することにより、ＩＤ部分とデータ部分の隙間を少
なくすることができ、記憶容量の減少を抑制することが
できる。さらに、デコーダ内部の不確定な状態の長さを
規制するための変調符号を用いることなく、データをデ
コードすることができる。

【図面の簡単な説明】

【図１】本発明に係る情報再生装置の一実施例のパーシ
ャルレスポンスを説明する図である。

【図２】同実施例における情報再生装置の信号レベルの
態様を示す図である。

【図３】同実施例における情報再生のトレリスダイアグ
ラムを示す図である。

【図４】同実施例における情報再生のビタビアルゴリズ
ムを説明する図である。

【図５】同実施例における情報再生のビタビアルゴリズ
ムを実現する回路例を示すブロック図である。

【図６】同実施例における情報再生の入力波形の一例を
示す図である。

【図７】同実施例におけるＲＡＭの詳細な構成例を示す
図である。

【図８】情報再生の作動を説明するためのタイミングチ
ャートである。

【図９】情報再生のパーシャルレスポンスの逆変換を行
う装置の例を示す図である。

【符号の説明】

１１〜１３演算回路２２、２３処理回路２４合成回路２７減算回路２８、３０ラッチ回路２９比較論理回路（コンパレータ）３１セレクタ（書き込み制御手段）３２ＲＡＭ（記憶手段）３３カウンタ（読み出し制御手段）３４カウンタ４１、４２アドレスデコーダ（アクセス制御手段）ＲＡＭ（０）〜ＲＡＭ（７）メモリチップ

Claims

【特許請求の範囲】

【請求項１】変調符号としてパーシャルレスポンス符
号を使用して、記録媒体に記録された所定の記録データ
を最尤復号する情報再生装置において、前記記録媒体から再生された再生信号を復号するために
データを記憶する記憶手段と、前記データが１ビットずつ前記記憶手段に書き込まれる
ように、前記記憶手段の書き込みを制御する書き込み制
御手段と、前記記憶手段に記憶された前記データを複数ビット同時
に出力するように、前記記憶手段の読み出しを制御する
読み出し制御手段と、単位時間あたりに前記記憶手段に書き込むビット数より
読み出すビット数の方が多くなるように制御するアクセ
ス制御手段と、を備えたことを特徴とする情報再生装
置。
【請求項２】前記変調符号としてパーシャルレスポン
スクラスＩＶを使用し、記録データを最尤復号する復号回路としてパーシャルレ
スポンス(1,-1)符号再生用のデコーダを一対使用し、これらをインターリーブしながら使用することによって
入力データを復号することを特徴とする請求項１記載の
情報再生装置。
【請求項３】パーシャルレスポンス(1,-1)符号再生用
のデコーダとして、差動メトリックを計算して生き残り
パスを順次決定するような簡易型のデコーダを使用する
ことを特徴とする請求項１記載の情報再生装置。
【請求項４】最尤復号としてビダビ復号を使用するこ
とを特徴とする請求項１記載の情報再生装置。
【請求項５】前記記憶手段から読み出されたデータに
基づき、その直後の領域にデータを読み／書きするかど
うかを判断するようにした回路を備えることを特徴とす
る請求項１記載の情報再生装置。