JPH098674A - ビタビ復号器 - Google Patents
ビタビ復号器Info
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- JPH098674A JPH098674A JP7148908A JP14890895A JPH098674A JP H098674 A JPH098674 A JP H098674A JP 7148908 A JP7148908 A JP 7148908A JP 14890895 A JP14890895 A JP 14890895A JP H098674 A JPH098674 A JP H098674A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
- H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
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- Filters That Use Time-Delay Elements (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
ることを目的とする。 【構成】 記録媒体から読み取られた読取信号をサンプ
リングして得たサンプル値と、複数の予測値各々との誤
差値をブランチメトリックとして求め、これらブランチ
メトリック内の1つと第1パスメトリックとの加算を行
って第1加算値を得ると共に、上記ブランチメトリック
の他の1つと第2パスメトリックとの加算を行って第2
加算値を得る。ここで、上記第1加算値及び第2加算値
の内、上記第1パスメトリックと第2パスメトリックと
の大小比較に応じた方の加算値を選択してこれを第1パ
スメトリックとする。
Description
るいは信号伝送システム等に用いられるビタビ復号器
(Viterbi Decoder)に関する。
タルデータ信号を高い信頼性をもって復元する方式とし
てビタビ復号(Viterbi Decoding)方式が知られてい
る。かかるビタビ復号方式によれば、信号伝送系を経た
受信信号における符号間干渉が大なる場合、あるいはS
/Nが低い場合であっても低い誤り率にて、かかる受信
信号からデジタルデータ信号の復元をなすことが出来
る。
示す図である。図1に示されるが如く、ビタビ復号器は
メトリック演算回路11及びパスメモリ12にて構成さ
れる。図2は、かかるメトリック演算回路11の内部構
成の一例を示す図である。メトリック演算回路11は、
ブランチメトリック演算処理部110、及びパスメトリ
ック演算処理部111から形成される。尚、この図2に
て示される構成は、上記信号伝送系をPR(1、3、
3、1)パーシャルレスポンス伝送系(Partial Respon
se System)として捉え、かつデジタルデータ信号が
(2、7)変調されたものである場合に採用される内部
構成の一例を示す図である。又、かかる構成において
は、上記信号伝送系が符号間干渉を受けないという理想
状態において、受信信号をサンプリングして得られるサ
ンプル値として取り得る予測値として、図3に示される
が如き5つの予測値Y1〜Y5を想定している。
5の各々は、受信サンプル値SPと、上記予測値Y1〜
Y5各々との差を演算して、これを対応する2乗回路M
1〜M5の各々に供給する。従って、2乗回路M1〜M
5からは、{Y1−SP}2、{Y2−SP}2、……
{Y5−SP}2なる2乗誤差値がサンプリングタイミ
ング毎に出力されるのである。DレジスタD1〜D5の
各々は、上記サンプリングタイミングと同一タイミング
にてこれら2乗誤差値を取り込んで、これらを各々ブラ
ンチメトリック値λ1〜λ5として、パスメトリック演
算処理部111に供給する。
AD1は、ブランチメトリック値λ1と、後述するDレ
ジスタD6から供給されたパスメトリック値L000と
を加算して得られた加算値を比較器C1及び選択回路S
1に夫々供給する。加算器AD2は、ブランチメトリッ
ク値λ2と、後述するDレジスタD9から供給されたパ
スメトリック値L100とを加算して得られた加算値を
比較器C1及び選択回路S1に夫々供給する。比較器C
1は、加算器AD1及びAD2各々の加算結果の大小を
比較して、加算器AD2の加算結果≧加算器AD1の加
算結果、なるときにパス選択信号SEL000を“0”
とする一方、加算器AD2の加算結果<加算器AD1の
加算結果、なるときにSEL000を“1”とする。選
択回路S1は、かかるパス選択信号SEL000に従っ
て、加算器AD1及びAD2の加算結果の内、小なる方
を選択してこれをDレジスタD6に供給する。Dレジス
タD6は、選択回路S1から供給された加算結果を、上
記サンプリングタイミングと同一クロックタイミングに
て取り込んで、これをパスメトリック値L000として
加算器AD1及びAD3夫々に帰還供給する。
2と、かかるDレジスタD6から供給されたパスメトリ
ック値L000とを加算して得られた加算結果をDレジ
スタD7に供給する。DレジスタD7は、加算器AD3
から供給された加算結果を、上記サンプリングタイミン
グと同一クロックタイミングにて取り込んで、これをパ
スメトリック値L001として加算器AD4に帰還供給
する。加算器AD4は、ブランチメトリック値λ3と、
かかるDレジスタD7から供給されたパスメトリック値
L001とを加算して得られた加算結果をDレジスタD
8に供給する。DレジスタD8は、加算器AD4から供
給された加算結果を、上記サンプリングタイミングと同
一クロックタイミングにて取り込んで、これをパスメト
リック値L011として加算器AD7に帰還供給する。
加算器AD5は、ブランチメトリック値λ3と、後述す
るDレジスタD10から供給されたパスメトリック値L
110とを加算して得られた加算結果をDレジスタD9
に供給する。DレジスタD9は、加算器AD5から供給
された加算結果を、上記サンプリングタイミングと同一
クロックタイミングにて取り込んで、これをパスメトリ
ック値L100として前述した加算器AD2に帰還供給
する。加算器AD6は、ブランチメトリック値λ4と、
後述するDレジスタD11から供給されたパスメトリッ
ク値L111とを加算して得られた加算結果をDレジス
タD10に供給する。DレジスタD10は、加算器AD
6から供給された加算結果を、上記サンプリングタイミ
ングと同一クロックタイミングにて取り込んで、これを
パスメトリック値L110として前述した加算器AD5
に帰還供給する。
4と、DレジスタD8から供給されたパスメトリック値
L011とを加算して得られた加算値を比較器C2及び
選択回路S2に夫々供給する。加算器AD8は、ブラン
チメトリック値λ5と、DレジスタD11から供給され
たパスメトリック値L111とを加算して得られた加算
値を比較器C2及び選択回路S2に夫々供給する。比較
器C2は、加算器AD7及びAD8各々の加算結果の大
小を比較して、加算器AD8の加算結果≧加算器AD7
の加算結果、なるときにパス選択信号SEL111を
“0”とする一方、加算器AD8の加算結果<加算器A
D7の加算結果、なるときにSEL111を“1”とす
る。選択回路S2は、かかるパス選択信号SEL111
に従って、加算器AD7及びAD8の加算結果の内、小
なる方を選択してこれをDレジスタD11に供給する。
DレジスタD11は、選択回路S2から供給された加算
結果を、上記サンプリングタイミングと同一クロックタ
イミングにて取り込んで、これをパスメトリック値L1
11として加算器AD6及びAD8夫々に帰還供給す
る。
は、かかるメトリック演算回路11にて生成されたパス
選択信号SEL000、及びSEL111の信号論理値
に応じた2値のデータ系列(パス)を読み出して復号デ
ィジタル信号として出力するのである。以上の如く、か
かるビタビ復号器においては、先ず、信号伝送系を経て
供給される受信信号をサンプリングして得られる受信サ
ンプル値と、各予測値との2乗誤差値をブランチメトリ
ックとして求める。次に、パスメトリック演算処理部1
11の加算器AD1〜AD8にて、かかるブランチメト
リックの累算加算を行う。ここで、かかる累算加算値が
最小となるデータ系列を、復号ディジタル信号としてパ
スメモリ12から出力するようにしているのである。
加算値が最小となるデータ系列を逐次選択して行くこと
が重要なので、上記パスメトリック演算処理部111の
選択回路S1及びS2にて、予め小なる方の累算加算値
を選択しておき、これを次回の被加算値として加算器A
D1、AD3、AD6、及びAD8に帰還供給する構成
としているのである。
DレジスタD5がブランチメトリック値λ5を出力して
から、加算器AD8、比較器C2、及び選択回路S2の
処理を終えるまでには、多くの時間を費やしてしまう。
よって、サンプリングクロックの周波数を高めると、か
かる加算器AD8、比較器C2、及び選択回路S2にて
得られた最終的な処理結果を次段のDレジスタD11に
正確に取り込めなくなり、高速処理化の妨げになるとい
う問題があった。
を解決すべくなされたものであり、高速復号処理が可能
なビタビ復号器を提供することを目的とする。
器は、ディジタルデータ信号が記録されている記録媒体
から読み取られた読取信号を所定サンプリングタイミン
グ毎にサンプリングして得られたサンプル値に基づいて
前記ディジタルデータ信号の復号を行うビタビ復号器で
あって、前記サンプル値と複数の予測値各々との誤差値
を前記予測値毎に求めこれらをブランチメトリックとし
て得るブランチメトリック演算手段と、前記ブランチメ
トリック内の1と、第1パスメトリックとの加算を行っ
て第1加算値を得る第1加算手段と、前記ブランチメト
リック内の他の1と、第2パスメトリックとの加算を行
って第2加算値を得る第2加算手段と、前記第1パスメ
トリックと前記第2パスメトリックとの大小比較を行う
比較手段と、前記第1加算値及び前記第2加算値の内、
前記比較手段による比較結果に応じた方の加算値を選択
してこれを選択出力する選択手段と、前記選択出力を前
記所定サンプリングタイミング毎に取り込んでこれを前
記第1パスメトリックとして出力する手段と、前記比較
結果に基づいた2値のデータ系列を読み出してこれを前
記復号ディジタルデータ信号として出力するパスメモリ
とを有する。
から読み取られた読取信号をサンプリングして得たサン
プル値と、複数の予測値各々との誤差値をブランチメト
リックとして求める。次に、これらブランチメトリック
内の1つと第1パスメトリックとの加算を行って第1加
算値を得ると共に、上記ブランチメトリックの他の1つ
と第2パスメトリックとの加算を行って第2加算値を得
る。更に、上記第1パスメトリックと第2パスメトリッ
クとの大小比較を行う。ここで、上記第1加算値及び第
2加算値の内、かかる大小比較結果に応じた方の加算値
を選択してこれを第1パスメトリックとする。
4は、本発明によるビタビ復号器7を備えた記録情報再
生装置の概略構成を示す図である。かかる図4におい
て、読取装置1は、記録媒体としての光ディスク2を回
転自在に支持するターンテーブル3と、ターンテーブル
3を所望回転速度にて回転せしめる回転駆動部4と、光
ディスク2の記録面上に読取ビームを照射して読取スポ
ットを形成し、この読取スポットからの反射ビームの位
相変化に基づいて光ディスクの記録面上のピット列に対
応したレベル変化をなす電気信号を読取信号として出力
するピックアップ5と、からなっている。
から供給される読取信号をサンプリングして、この読取
信号の信号レベルに対応した値のサンプル値SPを順
次、ビタビ復号器7に供給する。かかるサンプル値系列
は、メトリック演算回路71及びパスメモリ72からな
るビタビ復号器7にてビタビ復号処理されてから、復号
ディジタル信号として出力される。
るメトリック演算回路71の内部構成を示す図である。
尚、かかる図5にて示される構成は、図4に示される読
取装置1をPR(1、3、3、1)パーシャルレスポン
ス伝送系(Partial Response System)として捉え、か
つ、その光ディスク2に記録されている記録信号がRL
L(2、7)変調されたものである場合に採用される内
部構成の一例を示す図である。
ンス伝送系が何等ノイズを受けていないという理想状態
にてA/D変換器6が出力し得るサンプル値SPの予測
値として、図3に示されるが如き5つの予測値Y1〜Y
5を想定している。図5において、 A/D変換器6か
ら供給されるサンプル値SPは、引算器SB1〜SB5
の各々の一方の入力に供給される。引算器SB1〜SB
5の各々は、予測値Y1〜Y5とサンプル値SPとの差
を演算してこれを対応する2乗回路M1〜M5に供給す
る。従って、2乗回路M1〜M5からは、{Y1−S
P}2、{Y2−SP}2、……{Y5−SP}2なる2
乗誤差値がA/D変換器6のサンプリングタイミングに
同期してサンプル値毎に出力されるのである。Dレジス
タD1〜D5の各々は、上記サンプリングタイミングと
同一クロックタイミングにてこれら2乗誤差値を取り込
んで、これらをブランチメトリック値λ1〜λ5とし
て、パスメトリック演算処理部711に供給する。
AD1は、ブランチメトリック値λ1と、後述するDレ
ジスタD6から供給されたパスメトリック値L000と
を加算して得られた加算値を選択回路S1に供給する。
加算器AD2は、ブランチメトリック値λ2と、後述す
るDレジスタD9から供給されたパスメトリック値L1
00とを加算して得られた加算値を選択回路S1に供給
する。比較器C1は、かかるパスメトリック値L100
とパスメトリック値L000との大小比較を行い、パス
メトリック値L100≧パスメトリック値L000なる
ときに、パス選択信号SEL000を“0”とする一
方、パスメトリック値L100<パスメトリック値L0
00なるときに、SEL000を“1”とする。選択回
路S1は、かかるパス選択信号SEL000が“0”で
ある場合、すなわち、パスメトリック値L100がパス
メトリック値L000以上の値である場合には、加算器
AD1の加算結果を選択してこれをDレジスタD6に供
給する一方、パス選択信号SEL000が“1”である
場合、すなわち、パスメトリック値L100がパスメト
リック値L000よりも小なる値である場合には、加算
器AD2の加算結果を選択してこれをDレジスタD6に
供給する。DレジスタD6は、選択回路S1から供給さ
れた加算結果を、上記サンプリングタイミングと同一ク
ロックタイミングにて取り込んで、これをパスメトリッ
ク値L000として加算器AD1、AD3、及び比較器
C1に夫々帰還供給する。
2と、かかるDレジスタD6から供給されたパスメトリ
ック値L000とを加算して得られた加算結果をDレジ
スタD7に供給する。DレジスタD7は、加算器AD3
から供給された加算結果を、上記サンプリングタイミン
グと同一クロックタイミングにて取り込んで、これをパ
スメトリック値L001として加算器AD4に帰還供給
する。加算器AD4は、ブランチメトリック値λ3と、
かかるDレジスタD7から供給されたパスメトリック値
L001とを加算して得られた加算結果をDレジスタD
8に供給する。DレジスタD8は、加算器AD4から供
給された加算結果を、上記サンプリングタイミングと同
一クロックタイミングにて取り込んで、これをパスメト
リック値L011として加算器AD7及び比較器C2の
各々に帰還供給する。加算器AD5は、ブランチメトリ
ック値λ3と、後述するDレジスタD10から供給され
たパスメトリック値L110とを加算して得られた加算
結果をDレジスタD9に供給する。DレジスタD9は、
加算器AD5から供給された加算結果を、上記サンプリ
ングタイミングと同一クロックタイミングにて取り込ん
で、これをパスメトリック値L100として加算器AD
2及び比較器C1の各々に帰還供給する。加算器AD6
は、ブランチメトリック値λ4と、後述するDレジスタ
D11から供給されたパスメトリック値L111とを加
算して得られた加算結果をDレジスタD10に供給す
る。DレジスタD10は、加算器AD6から供給された
加算結果を、上記サンプリングタイミングと同一クロッ
クタイミングにて取り込んで、これをパスメトリック値
L110として前述した加算器AD5に帰還供給する。
4と、DレジスタD8から供給されたパスメトリック値
L011とを加算して得られた加算値を選択回路S2に
供給する。加算器AD8は、ブランチメトリック値λ5
と、DレジスタD11から供給されたパスメトリック値
L111とを加算して得られた加算値を選択回路S2に
供給する。比較器C2は、かかるパスメトリック値L1
11とパスメトリック値L011との大小比較を行い、
パスメトリック値L111≧パスメトリック値L011
なるときに、パス選択信号SEL111を“0”とする
一方、パスメトリック値L111<パスメトリック値L
011なるときに、SEL111を“1”とする。選択
回路S2は、かかるパス選択信号SEL111が“0”
である場合、すなわち、パスメトリック値L111がパ
スメトリック値L011以上の値である場合には、加算
器AD7の加算結果を選択してこれをDレジスタD11
に供給する一方、パス選択信号SEL111が“1”で
ある場合、すなわち、パスメトリック値L111がパス
メトリック値L011よりも小なる値である場合には、
加算器AD8の加算結果を選択してこれをDレジスタD
11に供給する。
給された加算結果を、上記サンプリングタイミングと同
一クロックタイミングにて取り込んで、これをパスメト
リック値L111として加算器AD6、AD8、及び比
較器C2に夫々帰還供給する。以上の如く、かかるビタ
ビ復号器7におけるメトリック演算回路71において
は、先ず、ブランチメトリック演算処理部710にて、
サンプル値SPと予測値Y1〜Y5各々との2乗誤差値
を夫々ブランチメトリックλ1〜λ5として求める。次
に、パスメトリック演算処理部711によって、最も小
となる累算加算値(パスメトリック)を次の被加算値と
して選択しつつ、上記ブランチメトリック毎の累算加算
を加算器AD1〜AD8にて実施する。
711においては、上記の如き最も小となる累算加算値
を選択するために、加算器AD7及びAD8(加算器A
D1及びAD2)に被加算値として供給されるパスメト
リック値L111及びL011(パスメトリック値L1
00及びL000)の大小比較結果を用いるようにして
いる。すなわち、最も小となる累算加算値を選択するの
に、これら累算加算値自体の大小比較は行わないのであ
る。
の如き光ディスクを記録媒体とした記録情報再生装置に
おいては、図3に示される予測値Y1とY2、更に、予
測値Y4とY5とが夫々比較的近い値をとるという事実
に鑑みて為されたものである。例えば、図2あるいは図
5の構成において、
あるとすると、これら加算器AD7及びAD8夫々によ
る累算加算結果の大小関係は、上記パスメトリック値L
111とL011との大小比較を行えば判定出来るとい
うことになるのである。
メトリック演算処理部711の構成によれば、加算器A
D7及びAD8(加算器AD1及びAD2)による加算
処理に費やされる時間を待つことなく、これら加算器に
よる累算加算値の大小判定が為されるのである。従っ
て、累算加算値自体の大小比較を実施するようにした図
2の構成に比べて高速処理が可能となるのである。
光ディスクを記録媒体とした記録情報再生装置では、そ
の光ディスク自体の成形、あるいは情報記録時の条件変
動に伴い、記録ピットのピット長が非対称となるアシン
メトリと呼ばれる現象が発生することがある。図6
(a)は、かかるアシンメトリが生じていない場合に、
図4のA/D変換器6から出力されるサンプル値系列の
一例を示す図であり、図6(b)は、かかるアシンメト
リが生じている場合に、図4のA/D変換器6から出力
されるサンプル値系列の一例を示す図である。
図6(b)に示されるが如くサンプル値の振幅が上下非
対称となり、このサンプル値の値が予測値と大幅にずれ
てしまう。それ故に、ビタビ復号器の復号性能が低下し
てしまうのである。そこで、図6(c)に示されるが如
く、供給されるサンプル値の上限値、及び下限値を夫々
所定値に制限して、強制的に、アシンメトリによるサン
プル値の上下非対称を解消する方法が実施される。
リック演算回路71に適用した、本発明の他の実施例に
よるメトリック演算回路71’の内部構成を示す図であ
る。図7において、リミッタLMは、A/D変換器6か
ら供給されてくるサンプル値SPの上限値及び下限値を
夫々予測値Y4及びY2の値に制限した振幅制限サンプ
ル値SP’を、引算器SB2〜SB4の各々の一方の入
力に供給する。引算器SB2〜SB4の各々は、予測値
Y2〜Y4と、上記振幅値が制限された振幅制限サンプ
ル値SP’との差を演算してこれを対応する2乗回路M
2〜M4に供給する。従って、2乗回路M2〜M4から
は、{Y2−SP’}2、{Y3−SP’}2、及び{Y
4−SP’}2なる2乗誤差値がA/D変換器6のサン
プリングタイミングに同期してサンプル値毎に出力され
るのである。
プリングタイミングと同一クロックタイミングにてこれ
ら2乗誤差値を取り込んで、これらをブランチメトリッ
ク値λ2〜λ4として、パスメトリック演算処理部71
1’に供給する。パスメトリック演算処理部711’の
加算器AD2は、ブランチメトリック値λ2と、Dレジ
スタD9から供給されたパスメトリック値L100とを
加算して得られた加算値を選択回路S1に供給する。加
算器AD3は、ブランチメトリック値λ2と、Dレジス
タD6から供給されたパスメトリック値L000とを加
算して得られた加算値を選択回路S1及びDレジスタD
7の各々に供給する。比較器C1は、上記パスメトリッ
ク値L100とパスメトリック値L000との大小比較
を行い、パスメトリック値L100≧パスメトリック値
L000なるときに、パス選択信号SEL000を
“0”とする一方、パスメトリック値L100<パスメ
トリック値L000なるときに、SEL000を“1”
とする。選択回路S1は、かかるパス選択信号SEL0
00が“0”である場合、すなわち、パスメトリック値
L100がパスメトリック値L000以上の値である場
合には、加算器AD3の加算結果を選択してこれをDレ
ジスタD6に供給する一方、パス選択信号SEL000
が“1”である場合、すなわち、パスメトリック値L1
00がパスメトリック値L000よりも小なる値である
場合には、加算器AD2の加算結果を選択してこれをD
レジスタD6に供給する。DレジスタD6は、選択回路
S1から供給された加算結果を、上記サンプリングタイ
ミングと同一クロックタイミングにて取り込んで、これ
をパスメトリック値L000として加算器AD3、及び
比較器C1に夫々帰還供給する。
された加算結果を、上記サンプリングタイミングと同一
クロックタイミングにて取り込んで、これをパスメトリ
ック値L001として加算器AD4に帰還供給する。加
算器AD4は、ブランチメトリック値λ3と、Dレジス
タD7から供給されたパスメトリック値L001とを加
算して得られた加算結果をDレジスタD8に供給する。
DレジスタD8は、加算器AD4から供給された加算結
果を、上記サンプリングタイミングと同一クロックタイ
ミングにて取り込んで、これをパスメトリック値L01
1として加算器AD7及び比較器C2の各々に帰還供給
する。加算器AD5は、ブランチメトリック値λ3と、
DレジスタD10から供給されたパスメトリック値L1
10とを加算して得られた加算結果をDレジスタD9に
供給する。DレジスタD9は、加算器AD5から供給さ
れた加算結果を、上記サンプリングタイミングと同一ク
ロックタイミングにて取り込んで、これをパスメトリッ
ク値L100として加算器AD2及び比較器C1の各々
に帰還供給する。加算器AD6は、ブランチメトリック
値λ4と、後述するDレジスタD11から供給されたパ
スメトリック値L111とを加算して得られた加算結果
をDレジスタD10、及び選択回路S2に供給する。加
算器AD7は、ブランチメトリック値λ4と、Dレジス
タD8から供給されたパスメトリック値L011とを加
算して得られた加算結果を選択回路S2に供給する。D
レジスタD10は、加算器AD6から供給された加算結
果を、上記サンプリングタイミングと同一クロックタイ
ミングにて取り込んで、これをパスメトリック値L11
0として加算器AD5に帰還供給する。
4と、DレジスタD8から供給されたパスメトリック値
L011とを加算して得られた加算値を選択回路S2に
供給する。比較器C2は、かかるパスメトリック値L1
11とパスメトリック値L011との大小比較を行い、
パスメトリック値L111≧パスメトリック値L011
なるときに、パス選択信号SEL111を“0”とする
一方、パスメトリック値L111<パスメトリック値L
011なるときに、SEL111を“1”とする。選択
回路S2は、かかるパス選択信号SEL111が“0”
である場合、すなわち、パスメトリック値L111がパ
スメトリック値L011以上の値である場合には、加算
器AD7の加算結果を選択してこれをDレジスタD11
に供給する一方、パス選択信号SEL111が“1”で
ある場合、すなわち、パスメトリック値L111がパス
メトリック値L011よりも小なる値である場合には、
加算器AD6の加算結果を選択してこれをDレジスタD
11に供給する。DレジスタD11は、選択回路S2か
ら供給された加算結果を、上記サンプリングタイミング
と同一クロックタイミングにて取り込んで、これをパス
メトリック値L111として加算器AD6及び比較器C
2に夫々帰還供給する。
においては、読取信号に対応して得られたサンプル値の
値をリミッタLMにて振幅制限した振幅制限サンプル値
を用いてビタビ復号を行う構成としている。又、図5に
示される構成において用いられた予測値Y1〜Y5の
内、予測値Y1とY2を夫々同一値と捉え、この値をリ
ミッタLMの下限値と同一にしている。更に、予測値Y
4とY5を夫々同一値と捉え、この値をリミッタLMの
上限値と同一にしている。
ンメトリが生じて、サンプル値の値が予測値の値と大幅
にずれることがあっても、引算器SB2〜SB4に供給
される振幅制限サンプル値SP’の値は、予測値Y2〜
Y4の範囲を越えることは無いので、ビタビ復号の性能
低下を抑えることが出来るのである。
器においては、先ず、記録媒体から読み取られた読取信
号をサンプリングして得たサンプル値と複数の予測値各
々との誤差値をブランチメトリックとして求める。次
に、これらブランチメトリック内の1つ(λ1あるいは
λ5)と第1パスメトリック(L000あるいはL11
1)との加算(加算器AD1あるいはAD8)を行って
第1加算値を得ると共に、上記ブランチメトリックの他
の1つ(λ2あるいはλ4)と第2パスメトリック(L
100あるいはL011)との加算(加算器AD2ある
いはAD7)を行って第2加算値を得る。更に、上記第
1パスメトリックと第2パスメトリックとの大小比較を
行う(比較器C1あるいはC2)。ここで、上記第1加
算値及び第2加算値の内、かかる大小比較結果に応じた
方の加算値を選択(選択回路S1あるいはS2)してこ
れを第1パスメトリックとする構成としている。
いては、加算器に供給される被加算値(パスメトリッ
ク)同士の大小比較を行うことにより、その加算器から
出力される加算結果の大小比較を実施するようにしてい
るのである。よって、かかる加算処理に費やされる時間
を待つことなく加算結果の選択処理が為されるようにな
り、高速処理が可能となるのである。
ある。
再生装置の概略構成を示す図である。
ク演算回路71の内部構成を示す図である。
の一例を示す図である。
例を示す図である。
Claims (4)
- 【請求項1】 ディジタルデータ信号が記録されている
記録媒体から読み取られた読取信号を所定サンプリング
タイミング毎にサンプリングして得られたサンプル値に
基づいて前記ディジタルデータ信号の復号を行うビタビ
復号器であって、 前記サンプル値と複数の予測値各々との誤差値を前記予
測値毎に求めこれらをブランチメトリックとして得るブ
ランチメトリック演算手段と、 前記ブランチメトリック内の1と、第1パスメトリック
との加算を行って第1加算値を得る第1加算手段と、 前記ブランチメトリック内の他の1と、第2パスメトリ
ックとの加算を行って第2加算値を得る第2加算手段
と、 前記第1パスメトリックと前記第2パスメトリックとの
大小比較を行う比較手段と、 前記第1加算値及び前記第2加算値の内、前記比較手段
による比較結果に応じた方の加算値を選択してこれを選
択出力する選択手段と、 前記選択出力を前記所定サンプリングタイミング毎に取
り込んでこれを前記第1パスメトリックとして出力する
手段と、 前記比較結果に基づいた2値のデータ系列を読み出して
これを前記復号ディジタルデータ信号として出力するパ
スメモリとを有することを特徴とするビタビ復号器。 - 【請求項2】 前記選択手段は、前記第1パスメトリッ
クが前記第2パスメトリックよりも大なる場合には前記
第2加算値を選択出力する一方、前記第1パスメトリッ
クが前記第2パスメトリックよりも小なる場合には前記
第1加算値を選択出力することを特徴とする請求項1記
載のビタビ復号器。 - 【請求項3】 前記ブランチメトリック演算手段は、前
記サンプル値の上限値及び下限値を制限するリミッタを
備えていることを特徴とする請求項1記載のビタビ復号
器。 - 【請求項4】 前記予測値の内の最大値は前記上限値と
同一値であり、かつ前記予測値の内の最小値は前記下限
値と同一値であることを特徴とする請求項1及び請求項
3記載のビタビ復号器。
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