JP3342986B2 - ビタビ復号器 - Google Patents
ビタビ復号器Info
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- JP3342986B2 JP3342986B2 JP14890895A JP14890895A JP3342986B2 JP 3342986 B2 JP3342986 B2 JP 3342986B2 JP 14890895 A JP14890895 A JP 14890895A JP 14890895 A JP14890895 A JP 14890895A JP 3342986 B2 JP3342986 B2 JP 3342986B2
- Authority
- JP
- Japan
- Prior art keywords
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- path
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
- H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
Description
【０００１】
【産業上の利用分野】本発明は、記録情報再生装置、あ
るいは信号伝送システム等に用いられるビタビ復号器
（Viterbi Decoder）に関する。
るいは信号伝送システム等に用いられるビタビ復号器
（Viterbi Decoder）に関する。
【０００２】
【背景技術】信号伝送系を経て符号間干渉を受けたデジ
タルデータ信号を高い信頼性をもって復元する方式とし
てビタビ復号（Viterbi Decoding）方式が知られてい
る。かかるビタビ復号方式によれば、信号伝送系を経た
受信信号における符号間干渉が大なる場合、あるいはＳ
／Ｎが低い場合であっても低い誤り率にて、かかる受信
信号からデジタルデータ信号の復元をなすことが出来
る。
タルデータ信号を高い信頼性をもって復元する方式とし
てビタビ復号（Viterbi Decoding）方式が知られてい
る。かかるビタビ復号方式によれば、信号伝送系を経た
受信信号における符号間干渉が大なる場合、あるいはＳ
／Ｎが低い場合であっても低い誤り率にて、かかる受信
信号からデジタルデータ信号の復元をなすことが出来
る。
【０００３】図１は、かかるビタビ復号器の概略構成を
示す図である。図１に示されるが如く、ビタビ復号器は
メトリック演算回路１１及びパスメモリ１２にて構成さ
れる。図２は、かかるメトリック演算回路１１の内部構
成の一例を示す図である。メトリック演算回路１１は、
ブランチメトリック演算処理部１１０、及びパスメトリ
ック演算処理部１１１から形成される。尚、この図２に
て示される構成は、上記信号伝送系をＰＲ（１、３、
３、１）パーシャルレスポンス伝送系（Partial Respon
se System）として捉え、かつデジタルデータ信号が
（２、７）変調されたものである場合に採用される内部
構成の一例を示す図である。又、かかる構成において
は、上記信号伝送系が符号間干渉を受けないという理想
状態において、受信信号をサンプリングして得られるサ
ンプル値として取り得る予測値として、図３に示される
が如き５つの予測値Ｙ１〜Ｙ５を想定している。
示す図である。図１に示されるが如く、ビタビ復号器は
メトリック演算回路１１及びパスメモリ１２にて構成さ
れる。図２は、かかるメトリック演算回路１１の内部構
成の一例を示す図である。メトリック演算回路１１は、
ブランチメトリック演算処理部１１０、及びパスメトリ
ック演算処理部１１１から形成される。尚、この図２に
て示される構成は、上記信号伝送系をＰＲ（１、３、
３、１）パーシャルレスポンス伝送系（Partial Respon
se System）として捉え、かつデジタルデータ信号が
（２、７）変調されたものである場合に採用される内部
構成の一例を示す図である。又、かかる構成において
は、上記信号伝送系が符号間干渉を受けないという理想
状態において、受信信号をサンプリングして得られるサ
ンプル値として取り得る予測値として、図３に示される
が如き５つの予測値Ｙ１〜Ｙ５を想定している。
【０００４】かかる図２において、引算器ＳＢ１〜ＳＢ
５の各々は、受信サンプル値ＳＰと、上記予測値Ｙ１〜
Ｙ５各々との差を演算して、これを対応する２乗回路Ｍ
１〜Ｍ５の各々に供給する。従って、２乗回路Ｍ１〜Ｍ
５からは、｛Ｙ１−ＳＰ｝2、｛Ｙ２−ＳＰ｝2、……
｛Ｙ５−ＳＰ｝2なる２乗誤差値がサンプリングタイミ
ング毎に出力されるのである。ＤレジスタＤ１〜Ｄ５の
各々は、上記サンプリングタイミングと同一タイミング
にてこれら２乗誤差値を取り込んで、これらを各々ブラ
ンチメトリック値λ１〜λ５として、パスメトリック演
算処理部１１１に供給する。
５の各々は、受信サンプル値ＳＰと、上記予測値Ｙ１〜
Ｙ５各々との差を演算して、これを対応する２乗回路Ｍ
１〜Ｍ５の各々に供給する。従って、２乗回路Ｍ１〜Ｍ
５からは、｛Ｙ１−ＳＰ｝2、｛Ｙ２−ＳＰ｝2、……
｛Ｙ５−ＳＰ｝2なる２乗誤差値がサンプリングタイミ
ング毎に出力されるのである。ＤレジスタＤ１〜Ｄ５の
各々は、上記サンプリングタイミングと同一タイミング
にてこれら２乗誤差値を取り込んで、これらを各々ブラ
ンチメトリック値λ１〜λ５として、パスメトリック演
算処理部１１１に供給する。
【０００５】パスメトリック演算処理部１１１の加算器
ＡＤ１は、ブランチメトリック値λ１と、後述するＤレ
ジスタＤ６から供給されたパスメトリック値Ｌ０００と
を加算して得られた加算値を比較器Ｃ１及び選択回路Ｓ
１に夫々供給する。加算器ＡＤ２は、ブランチメトリッ
ク値λ２と、後述するＤレジスタＤ９から供給されたパ
スメトリック値Ｌ１００とを加算して得られた加算値を
比較器Ｃ１及び選択回路Ｓ１に夫々供給する。比較器Ｃ
１は、加算器ＡＤ１及びＡＤ２各々の加算結果の大小を
比較して、加算器ＡＤ２の加算結果≧加算器ＡＤ１の加
算結果、なるときにパス選択信号ＳＥＬ０００を“０”
とする一方、加算器ＡＤ２の加算結果＜加算器ＡＤ１の
加算結果、なるときにＳＥＬ０００を“１”とする。選
択回路Ｓ１は、かかるパス選択信号ＳＥＬ０００に従っ
て、加算器ＡＤ１及びＡＤ２の加算結果の内、小なる方
を選択してこれをＤレジスタＤ６に供給する。Ｄレジス
タＤ６は、選択回路Ｓ１から供給された加算結果を、上
記サンプリングタイミングと同一クロックタイミングに
て取り込んで、これをパスメトリック値Ｌ０００として
加算器ＡＤ１及びＡＤ３夫々に帰還供給する。
ＡＤ１は、ブランチメトリック値λ１と、後述するＤレ
ジスタＤ６から供給されたパスメトリック値Ｌ０００と
を加算して得られた加算値を比較器Ｃ１及び選択回路Ｓ
１に夫々供給する。加算器ＡＤ２は、ブランチメトリッ
ク値λ２と、後述するＤレジスタＤ９から供給されたパ
スメトリック値Ｌ１００とを加算して得られた加算値を
比較器Ｃ１及び選択回路Ｓ１に夫々供給する。比較器Ｃ
１は、加算器ＡＤ１及びＡＤ２各々の加算結果の大小を
比較して、加算器ＡＤ２の加算結果≧加算器ＡＤ１の加
算結果、なるときにパス選択信号ＳＥＬ０００を“０”
とする一方、加算器ＡＤ２の加算結果＜加算器ＡＤ１の
加算結果、なるときにＳＥＬ０００を“１”とする。選
択回路Ｓ１は、かかるパス選択信号ＳＥＬ０００に従っ
て、加算器ＡＤ１及びＡＤ２の加算結果の内、小なる方
を選択してこれをＤレジスタＤ６に供給する。Ｄレジス
タＤ６は、選択回路Ｓ１から供給された加算結果を、上
記サンプリングタイミングと同一クロックタイミングに
て取り込んで、これをパスメトリック値Ｌ０００として
加算器ＡＤ１及びＡＤ３夫々に帰還供給する。
【０００６】加算器ＡＤ３は、ブランチメトリック値λ
２と、かかるＤレジスタＤ６から供給されたパスメトリ
ック値Ｌ０００とを加算して得られた加算結果をＤレジ
スタＤ７に供給する。ＤレジスタＤ７は、加算器ＡＤ３
から供給された加算結果を、上記サンプリングタイミン
グと同一クロックタイミングにて取り込んで、これをパ
スメトリック値Ｌ００１として加算器ＡＤ４に帰還供給
する。加算器ＡＤ４は、ブランチメトリック値λ３と、
かかるＤレジスタＤ７から供給されたパスメトリック値
Ｌ００１とを加算して得られた加算結果をＤレジスタＤ
８に供給する。ＤレジスタＤ８は、加算器ＡＤ４から供
給された加算結果を、上記サンプリングタイミングと同
一クロックタイミングにて取り込んで、これをパスメト
リック値Ｌ０１１として加算器ＡＤ７に帰還供給する。
加算器ＡＤ５は、ブランチメトリック値λ３と、後述す
るＤレジスタＤ１０から供給されたパスメトリック値Ｌ
１１０とを加算して得られた加算結果をＤレジスタＤ９
に供給する。ＤレジスタＤ９は、加算器ＡＤ５から供給
された加算結果を、上記サンプリングタイミングと同一
クロックタイミングにて取り込んで、これをパスメトリ
ック値Ｌ１００として前述した加算器ＡＤ２に帰還供給
する。加算器ＡＤ６は、ブランチメトリック値λ４と、
後述するＤレジスタＤ１１から供給されたパスメトリッ
ク値Ｌ１１１とを加算して得られた加算結果をＤレジス
タＤ１０に供給する。ＤレジスタＤ１０は、加算器ＡＤ
６から供給された加算結果を、上記サンプリングタイミ
ングと同一クロックタイミングにて取り込んで、これを
パスメトリック値Ｌ１１０として前述した加算器ＡＤ５
に帰還供給する。
２と、かかるＤレジスタＤ６から供給されたパスメトリ
ック値Ｌ０００とを加算して得られた加算結果をＤレジ
スタＤ７に供給する。ＤレジスタＤ７は、加算器ＡＤ３
から供給された加算結果を、上記サンプリングタイミン
グと同一クロックタイミングにて取り込んで、これをパ
スメトリック値Ｌ００１として加算器ＡＤ４に帰還供給
する。加算器ＡＤ４は、ブランチメトリック値λ３と、
かかるＤレジスタＤ７から供給されたパスメトリック値
Ｌ００１とを加算して得られた加算結果をＤレジスタＤ
８に供給する。ＤレジスタＤ８は、加算器ＡＤ４から供
給された加算結果を、上記サンプリングタイミングと同
一クロックタイミングにて取り込んで、これをパスメト
リック値Ｌ０１１として加算器ＡＤ７に帰還供給する。
加算器ＡＤ５は、ブランチメトリック値λ３と、後述す
るＤレジスタＤ１０から供給されたパスメトリック値Ｌ
１１０とを加算して得られた加算結果をＤレジスタＤ９
に供給する。ＤレジスタＤ９は、加算器ＡＤ５から供給
された加算結果を、上記サンプリングタイミングと同一
クロックタイミングにて取り込んで、これをパスメトリ
ック値Ｌ１００として前述した加算器ＡＤ２に帰還供給
する。加算器ＡＤ６は、ブランチメトリック値λ４と、
後述するＤレジスタＤ１１から供給されたパスメトリッ
ク値Ｌ１１１とを加算して得られた加算結果をＤレジス
タＤ１０に供給する。ＤレジスタＤ１０は、加算器ＡＤ
６から供給された加算結果を、上記サンプリングタイミ
ングと同一クロックタイミングにて取り込んで、これを
パスメトリック値Ｌ１１０として前述した加算器ＡＤ５
に帰還供給する。
【０００７】加算器ＡＤ７は、ブランチメトリック値λ
４と、ＤレジスタＤ８から供給されたパスメトリック値
Ｌ０１１とを加算して得られた加算値を比較器Ｃ２及び
選択回路Ｓ２に夫々供給する。加算器ＡＤ８は、ブラン
チメトリック値λ５と、ＤレジスタＤ１１から供給され
たパスメトリック値Ｌ１１１とを加算して得られた加算
値を比較器Ｃ２及び選択回路Ｓ２に夫々供給する。比較
器Ｃ２は、加算器ＡＤ７及びＡＤ８各々の加算結果の大
小を比較して、加算器ＡＤ８の加算結果≧加算器ＡＤ７
の加算結果、なるときにパス選択信号ＳＥＬ１１１を
“０”とする一方、加算器ＡＤ８の加算結果＜加算器Ａ
Ｄ７の加算結果、なるときにＳＥＬ１１１を“１”とす
る。選択回路Ｓ２は、かかるパス選択信号ＳＥＬ１１１
に従って、加算器ＡＤ７及びＡＤ８の加算結果の内、小
なる方を選択してこれをＤレジスタＤ１１に供給する。
ＤレジスタＤ１１は、選択回路Ｓ２から供給された加算
結果を、上記サンプリングタイミングと同一クロックタ
イミングにて取り込んで、これをパスメトリック値Ｌ１
１１として加算器ＡＤ６及びＡＤ８夫々に帰還供給す
る。
４と、ＤレジスタＤ８から供給されたパスメトリック値
Ｌ０１１とを加算して得られた加算値を比較器Ｃ２及び
選択回路Ｓ２に夫々供給する。加算器ＡＤ８は、ブラン
チメトリック値λ５と、ＤレジスタＤ１１から供給され
たパスメトリック値Ｌ１１１とを加算して得られた加算
値を比較器Ｃ２及び選択回路Ｓ２に夫々供給する。比較
器Ｃ２は、加算器ＡＤ７及びＡＤ８各々の加算結果の大
小を比較して、加算器ＡＤ８の加算結果≧加算器ＡＤ７
の加算結果、なるときにパス選択信号ＳＥＬ１１１を
“０”とする一方、加算器ＡＤ８の加算結果＜加算器Ａ
Ｄ７の加算結果、なるときにＳＥＬ１１１を“１”とす
る。選択回路Ｓ２は、かかるパス選択信号ＳＥＬ１１１
に従って、加算器ＡＤ７及びＡＤ８の加算結果の内、小
なる方を選択してこれをＤレジスタＤ１１に供給する。
ＤレジスタＤ１１は、選択回路Ｓ２から供給された加算
結果を、上記サンプリングタイミングと同一クロックタ
イミングにて取り込んで、これをパスメトリック値Ｌ１
１１として加算器ＡＤ６及びＡＤ８夫々に帰還供給す
る。
【０００８】ここで、図１にて示されるパスメモリ１２
は、かかるメトリック演算回路１１にて生成されたパス
選択信号ＳＥＬ０００、及びＳＥＬ１１１の信号論理値
に応じた２値のデータ系列（パス）を読み出して復号デ
ィジタル信号として出力するのである。以上の如く、か
かるビタビ復号器においては、先ず、信号伝送系を経て
供給される受信信号をサンプリングして得られる受信サ
ンプル値と、各予測値との２乗誤差値をブランチメトリ
ックとして求める。次に、パスメトリック演算処理部１
１１の加算器ＡＤ１〜ＡＤ８にて、かかるブランチメト
リックの累算加算を行う。ここで、かかる累算加算値が
最小となるデータ系列を、復号ディジタル信号としてパ
スメモリ１２から出力するようにしているのである。
は、かかるメトリック演算回路１１にて生成されたパス
選択信号ＳＥＬ０００、及びＳＥＬ１１１の信号論理値
に応じた２値のデータ系列（パス）を読み出して復号デ
ィジタル信号として出力するのである。以上の如く、か
かるビタビ復号器においては、先ず、信号伝送系を経て
供給される受信信号をサンプリングして得られる受信サ
ンプル値と、各予測値との２乗誤差値をブランチメトリ
ックとして求める。次に、パスメトリック演算処理部１
１１の加算器ＡＤ１〜ＡＤ８にて、かかるブランチメト
リックの累算加算を行う。ここで、かかる累算加算値が
最小となるデータ系列を、復号ディジタル信号としてパ
スメモリ１２から出力するようにしているのである。
【０００９】ここで、ビタビ復号においては、上記累算
加算値が最小となるデータ系列を逐次選択して行くこと
が重要なので、上記パスメトリック演算処理部１１１の
選択回路Ｓ１及びＳ２にて、予め小なる方の累算加算値
を選択しておき、これを次回の被加算値として加算器Ａ
Ｄ１、ＡＤ３、ＡＤ６、及びＡＤ８に帰還供給する構成
としているのである。
加算値が最小となるデータ系列を逐次選択して行くこと
が重要なので、上記パスメトリック演算処理部１１１の
選択回路Ｓ１及びＳ２にて、予め小なる方の累算加算値
を選択しておき、これを次回の被加算値として加算器Ａ
Ｄ１、ＡＤ３、ＡＤ６、及びＡＤ８に帰還供給する構成
としているのである。
【００１０】しかしながら、かかる構成では、例えば、
ＤレジスタＤ５がブランチメトリック値λ５を出力して
から、加算器ＡＤ８、比較器Ｃ２、及び選択回路Ｓ２の
処理を終えるまでには、多くの時間を費やしてしまう。
よって、サンプリングクロックの周波数を高めると、か
かる加算器ＡＤ８、比較器Ｃ２、及び選択回路Ｓ２にて
得られた最終的な処理結果を次段のＤレジスタＤ１１に
正確に取り込めなくなり、高速処理化の妨げになるとい
う問題があった。
ＤレジスタＤ５がブランチメトリック値λ５を出力して
から、加算器ＡＤ８、比較器Ｃ２、及び選択回路Ｓ２の
処理を終えるまでには、多くの時間を費やしてしまう。
よって、サンプリングクロックの周波数を高めると、か
かる加算器ＡＤ８、比較器Ｃ２、及び選択回路Ｓ２にて
得られた最終的な処理結果を次段のＤレジスタＤ１１に
正確に取り込めなくなり、高速処理化の妨げになるとい
う問題があった。
【００１１】
【発明が解決しようとする課題】本発明は、かかる問題
を解決すべくなされたものであり、高速復号処理が可能
なビタビ復号器を提供することを目的とする。
を解決すべくなされたものであり、高速復号処理が可能
なビタビ復号器を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明によるビタビ復号
器は、ディジタルデータ信号が記録されている記録媒体
から読み取られた読取信号を所定サンプリングタイミン
グ毎にサンプリングして得られたサンプル値に基づいて
前記ディジタルデータ信号の復号を行うビタビ復号器で
あって、前記サンプル値と複数の予測値各々との誤差値
を前記予測値毎に求めこれらをブランチメトリックとし
て得るブランチメトリック演算手段と、前記ブランチメ
トリック内の１と、第１パスメトリックとの加算を行っ
て第１加算値を得る第１加算手段と、前記ブランチメト
リック内の他の１と、第２パスメトリックとの加算を行
って第２加算値を得る第２加算手段と、前記第１パスメ
トリックと前記第２パスメトリックとの大小比較を行う
比較手段と、前記第１加算値及び前記第２加算値の内、
前記比較手段による比較結果に応じた方の加算値を選択
してこれを選択出力する選択手段と、前記選択出力を前
記所定サンプリングタイミング毎に取り込んでこれを前
記第１パスメトリックとして出力する手段と、前記比較
結果に基づいた２値のデータ系列を読み出してこれを前
記復号ディジタルデータ信号として出力するパスメモリ
とを有する。
器は、ディジタルデータ信号が記録されている記録媒体
から読み取られた読取信号を所定サンプリングタイミン
グ毎にサンプリングして得られたサンプル値に基づいて
前記ディジタルデータ信号の復号を行うビタビ復号器で
あって、前記サンプル値と複数の予測値各々との誤差値
を前記予測値毎に求めこれらをブランチメトリックとし
て得るブランチメトリック演算手段と、前記ブランチメ
トリック内の１と、第１パスメトリックとの加算を行っ
て第１加算値を得る第１加算手段と、前記ブランチメト
リック内の他の１と、第２パスメトリックとの加算を行
って第２加算値を得る第２加算手段と、前記第１パスメ
トリックと前記第２パスメトリックとの大小比較を行う
比較手段と、前記第１加算値及び前記第２加算値の内、
前記比較手段による比較結果に応じた方の加算値を選択
してこれを選択出力する選択手段と、前記選択出力を前
記所定サンプリングタイミング毎に取り込んでこれを前
記第１パスメトリックとして出力する手段と、前記比較
結果に基づいた２値のデータ系列を読み出してこれを前
記復号ディジタルデータ信号として出力するパスメモリ
とを有する。
【００１３】
【作用】本発明によるビタビ復号器は、先ず、記録媒体
から読み取られた読取信号をサンプリングして得たサン
プル値と、複数の予測値各々との誤差値をブランチメト
リックとして求める。次に、これらブランチメトリック
内の１つと第１パスメトリックとの加算を行って第１加
算値を得ると共に、上記ブランチメトリックの他の１つ
と第２パスメトリックとの加算を行って第２加算値を得
る。更に、上記第１パスメトリックと第２パスメトリッ
クとの大小比較を行う。ここで、上記第１加算値及び第
２加算値の内、かかる大小比較結果に応じた方の加算値
を選択してこれを第１パスメトリックとする。
から読み取られた読取信号をサンプリングして得たサン
プル値と、複数の予測値各々との誤差値をブランチメト
リックとして求める。次に、これらブランチメトリック
内の１つと第１パスメトリックとの加算を行って第１加
算値を得ると共に、上記ブランチメトリックの他の１つ
と第２パスメトリックとの加算を行って第２加算値を得
る。更に、上記第１パスメトリックと第２パスメトリッ
クとの大小比較を行う。ここで、上記第１加算値及び第
２加算値の内、かかる大小比較結果に応じた方の加算値
を選択してこれを第１パスメトリックとする。
【００１４】
【実施例】以下、本発明の実施例について説明する。図
４は、本発明によるビタビ復号器７を備えた記録情報再
生装置の概略構成を示す図である。かかる図４におい
て、読取装置１は、記録媒体としての光ディスク２を回
転自在に支持するターンテーブル３と、ターンテーブル
３を所望回転速度にて回転せしめる回転駆動部４と、光
ディスク２の記録面上に読取ビームを照射して読取スポ
ットを形成し、この読取スポットからの反射ビームの位
相変化に基づいて光ディスクの記録面上のピット列に対
応したレベル変化をなす電気信号を読取信号として出力
するピックアップ５と、からなっている。
４は、本発明によるビタビ復号器７を備えた記録情報再
生装置の概略構成を示す図である。かかる図４におい
て、読取装置１は、記録媒体としての光ディスク２を回
転自在に支持するターンテーブル３と、ターンテーブル
３を所望回転速度にて回転せしめる回転駆動部４と、光
ディスク２の記録面上に読取ビームを照射して読取スポ
ットを形成し、この読取スポットからの反射ビームの位
相変化に基づいて光ディスクの記録面上のピット列に対
応したレベル変化をなす電気信号を読取信号として出力
するピックアップ５と、からなっている。
【００１５】Ａ／Ｄ変換器６は、かかるピックアップ５
から供給される読取信号をサンプリングして、この読取
信号の信号レベルに対応した値のサンプル値ＳＰを順
次、ビタビ復号器７に供給する。かかるサンプル値系列
は、メトリック演算回路７１及びパスメモリ７２からな
るビタビ復号器７にてビタビ復号処理されてから、復号
ディジタル信号として出力される。
から供給される読取信号をサンプリングして、この読取
信号の信号レベルに対応した値のサンプル値ＳＰを順
次、ビタビ復号器７に供給する。かかるサンプル値系列
は、メトリック演算回路７１及びパスメモリ７２からな
るビタビ復号器７にてビタビ復号処理されてから、復号
ディジタル信号として出力される。
【００１６】図５は、本発明によるビタビ復号器におけ
るメトリック演算回路７１の内部構成を示す図である。
尚、かかる図５にて示される構成は、図４に示される読
取装置１をＰＲ（１、３、３、１）パーシャルレスポン
ス伝送系（Partial Response System）として捉え、か
つ、その光ディスク２に記録されている記録信号がＲＬ
Ｌ（２、７）変調されたものである場合に採用される内
部構成の一例を示す図である。
るメトリック演算回路７１の内部構成を示す図である。
尚、かかる図５にて示される構成は、図４に示される読
取装置１をＰＲ（１、３、３、１）パーシャルレスポン
ス伝送系（Partial Response System）として捉え、か
つ、その光ディスク２に記録されている記録信号がＲＬ
Ｌ（２、７）変調されたものである場合に採用される内
部構成の一例を示す図である。
【００１７】又、かかる構成は、上記パーシャルレスポ
ンス伝送系が何等ノイズを受けていないという理想状態
にてＡ／Ｄ変換器６が出力し得るサンプル値ＳＰの予測
値として、図３に示されるが如き５つの予測値Ｙ１〜Ｙ
５を想定している。図５において、 Ａ／Ｄ変換器６か
ら供給されるサンプル値ＳＰは、引算器ＳＢ１〜ＳＢ５
の各々の一方の入力に供給される。引算器ＳＢ１〜ＳＢ
５の各々は、予測値Ｙ１〜Ｙ５とサンプル値ＳＰとの差
を演算してこれを対応する２乗回路Ｍ１〜Ｍ５に供給す
る。従って、２乗回路Ｍ１〜Ｍ５からは、｛Ｙ１−Ｓ
Ｐ｝2、｛Ｙ２−ＳＰ｝2、……｛Ｙ５−ＳＰ｝2なる２
乗誤差値がＡ／Ｄ変換器６のサンプリングタイミングに
同期してサンプル値毎に出力されるのである。Ｄレジス
タＤ１〜Ｄ５の各々は、上記サンプリングタイミングと
同一クロックタイミングにてこれら２乗誤差値を取り込
んで、これらをブランチメトリック値λ１〜λ５とし
て、パスメトリック演算処理部７１１に供給する。
ンス伝送系が何等ノイズを受けていないという理想状態
にてＡ／Ｄ変換器６が出力し得るサンプル値ＳＰの予測
値として、図３に示されるが如き５つの予測値Ｙ１〜Ｙ
５を想定している。図５において、 Ａ／Ｄ変換器６か
ら供給されるサンプル値ＳＰは、引算器ＳＢ１〜ＳＢ５
の各々の一方の入力に供給される。引算器ＳＢ１〜ＳＢ
５の各々は、予測値Ｙ１〜Ｙ５とサンプル値ＳＰとの差
を演算してこれを対応する２乗回路Ｍ１〜Ｍ５に供給す
る。従って、２乗回路Ｍ１〜Ｍ５からは、｛Ｙ１−Ｓ
Ｐ｝2、｛Ｙ２−ＳＰ｝2、……｛Ｙ５−ＳＰ｝2なる２
乗誤差値がＡ／Ｄ変換器６のサンプリングタイミングに
同期してサンプル値毎に出力されるのである。Ｄレジス
タＤ１〜Ｄ５の各々は、上記サンプリングタイミングと
同一クロックタイミングにてこれら２乗誤差値を取り込
んで、これらをブランチメトリック値λ１〜λ５とし
て、パスメトリック演算処理部７１１に供給する。
【００１８】パスメトリック演算処理部７１１の加算器
ＡＤ１は、ブランチメトリック値λ１と、後述するＤレ
ジスタＤ６から供給されたパスメトリック値Ｌ０００と
を加算して得られた加算値を選択回路Ｓ１に供給する。
加算器ＡＤ２は、ブランチメトリック値λ２と、後述す
るＤレジスタＤ９から供給されたパスメトリック値Ｌ１
００とを加算して得られた加算値を選択回路Ｓ１に供給
する。比較器Ｃ１は、かかるパスメトリック値Ｌ１００
とパスメトリック値Ｌ０００との大小比較を行い、パス
メトリック値Ｌ１００≧パスメトリック値Ｌ０００なる
ときに、パス選択信号ＳＥＬ０００を“０”とする一
方、パスメトリック値Ｌ１００＜パスメトリック値Ｌ０
００なるときに、ＳＥＬ０００を“１”とする。選択回
路Ｓ１は、かかるパス選択信号ＳＥＬ０００が“０”で
ある場合、すなわち、パスメトリック値Ｌ１００がパス
メトリック値Ｌ０００以上の値である場合には、加算器
ＡＤ１の加算結果を選択してこれをＤレジスタＤ６に供
給する一方、パス選択信号ＳＥＬ０００が“１”である
場合、すなわち、パスメトリック値Ｌ１００がパスメト
リック値Ｌ０００よりも小なる値である場合には、加算
器ＡＤ２の加算結果を選択してこれをＤレジスタＤ６に
供給する。ＤレジスタＤ６は、選択回路Ｓ１から供給さ
れた加算結果を、上記サンプリングタイミングと同一ク
ロックタイミングにて取り込んで、これをパスメトリッ
ク値Ｌ０００として加算器ＡＤ１、ＡＤ３、及び比較器
Ｃ１に夫々帰還供給する。
ＡＤ１は、ブランチメトリック値λ１と、後述するＤレ
ジスタＤ６から供給されたパスメトリック値Ｌ０００と
を加算して得られた加算値を選択回路Ｓ１に供給する。
加算器ＡＤ２は、ブランチメトリック値λ２と、後述す
るＤレジスタＤ９から供給されたパスメトリック値Ｌ１
００とを加算して得られた加算値を選択回路Ｓ１に供給
する。比較器Ｃ１は、かかるパスメトリック値Ｌ１００
とパスメトリック値Ｌ０００との大小比較を行い、パス
メトリック値Ｌ１００≧パスメトリック値Ｌ０００なる
ときに、パス選択信号ＳＥＬ０００を“０”とする一
方、パスメトリック値Ｌ１００＜パスメトリック値Ｌ０
００なるときに、ＳＥＬ０００を“１”とする。選択回
路Ｓ１は、かかるパス選択信号ＳＥＬ０００が“０”で
ある場合、すなわち、パスメトリック値Ｌ１００がパス
メトリック値Ｌ０００以上の値である場合には、加算器
ＡＤ１の加算結果を選択してこれをＤレジスタＤ６に供
給する一方、パス選択信号ＳＥＬ０００が“１”である
場合、すなわち、パスメトリック値Ｌ１００がパスメト
リック値Ｌ０００よりも小なる値である場合には、加算
器ＡＤ２の加算結果を選択してこれをＤレジスタＤ６に
供給する。ＤレジスタＤ６は、選択回路Ｓ１から供給さ
れた加算結果を、上記サンプリングタイミングと同一ク
ロックタイミングにて取り込んで、これをパスメトリッ
ク値Ｌ０００として加算器ＡＤ１、ＡＤ３、及び比較器
Ｃ１に夫々帰還供給する。
【００１９】加算器ＡＤ３は、ブランチメトリック値λ
２と、かかるＤレジスタＤ６から供給されたパスメトリ
ック値Ｌ０００とを加算して得られた加算結果をＤレジ
スタＤ７に供給する。ＤレジスタＤ７は、加算器ＡＤ３
から供給された加算結果を、上記サンプリングタイミン
グと同一クロックタイミングにて取り込んで、これをパ
スメトリック値Ｌ００１として加算器ＡＤ４に帰還供給
する。加算器ＡＤ４は、ブランチメトリック値λ３と、
かかるＤレジスタＤ７から供給されたパスメトリック値
Ｌ００１とを加算して得られた加算結果をＤレジスタＤ
８に供給する。ＤレジスタＤ８は、加算器ＡＤ４から供
給された加算結果を、上記サンプリングタイミングと同
一クロックタイミングにて取り込んで、これをパスメト
リック値Ｌ０１１として加算器ＡＤ７及び比較器Ｃ２の
各々に帰還供給する。加算器ＡＤ５は、ブランチメトリ
ック値λ３と、後述するＤレジスタＤ１０から供給され
たパスメトリック値Ｌ１１０とを加算して得られた加算
結果をＤレジスタＤ９に供給する。ＤレジスタＤ９は、
加算器ＡＤ５から供給された加算結果を、上記サンプリ
ングタイミングと同一クロックタイミングにて取り込ん
で、これをパスメトリック値Ｌ１００として加算器ＡＤ
２及び比較器Ｃ１の各々に帰還供給する。加算器ＡＤ６
は、ブランチメトリック値λ４と、後述するＤレジスタ
Ｄ１１から供給されたパスメトリック値Ｌ１１１とを加
算して得られた加算結果をＤレジスタＤ１０に供給す
る。ＤレジスタＤ１０は、加算器ＡＤ６から供給された
加算結果を、上記サンプリングタイミングと同一クロッ
クタイミングにて取り込んで、これをパスメトリック値
Ｌ１１０として前述した加算器ＡＤ５に帰還供給する。
２と、かかるＤレジスタＤ６から供給されたパスメトリ
ック値Ｌ０００とを加算して得られた加算結果をＤレジ
スタＤ７に供給する。ＤレジスタＤ７は、加算器ＡＤ３
から供給された加算結果を、上記サンプリングタイミン
グと同一クロックタイミングにて取り込んで、これをパ
スメトリック値Ｌ００１として加算器ＡＤ４に帰還供給
する。加算器ＡＤ４は、ブランチメトリック値λ３と、
かかるＤレジスタＤ７から供給されたパスメトリック値
Ｌ００１とを加算して得られた加算結果をＤレジスタＤ
８に供給する。ＤレジスタＤ８は、加算器ＡＤ４から供
給された加算結果を、上記サンプリングタイミングと同
一クロックタイミングにて取り込んで、これをパスメト
リック値Ｌ０１１として加算器ＡＤ７及び比較器Ｃ２の
各々に帰還供給する。加算器ＡＤ５は、ブランチメトリ
ック値λ３と、後述するＤレジスタＤ１０から供給され
たパスメトリック値Ｌ１１０とを加算して得られた加算
結果をＤレジスタＤ９に供給する。ＤレジスタＤ９は、
加算器ＡＤ５から供給された加算結果を、上記サンプリ
ングタイミングと同一クロックタイミングにて取り込ん
で、これをパスメトリック値Ｌ１００として加算器ＡＤ
２及び比較器Ｃ１の各々に帰還供給する。加算器ＡＤ６
は、ブランチメトリック値λ４と、後述するＤレジスタ
Ｄ１１から供給されたパスメトリック値Ｌ１１１とを加
算して得られた加算結果をＤレジスタＤ１０に供給す
る。ＤレジスタＤ１０は、加算器ＡＤ６から供給された
加算結果を、上記サンプリングタイミングと同一クロッ
クタイミングにて取り込んで、これをパスメトリック値
Ｌ１１０として前述した加算器ＡＤ５に帰還供給する。
【００２０】加算器ＡＤ７は、ブランチメトリック値λ
４と、ＤレジスタＤ８から供給されたパスメトリック値
Ｌ０１１とを加算して得られた加算値を選択回路Ｓ２に
供給する。加算器ＡＤ８は、ブランチメトリック値λ５
と、ＤレジスタＤ１１から供給されたパスメトリック値
Ｌ１１１とを加算して得られた加算値を選択回路Ｓ２に
供給する。比較器Ｃ２は、かかるパスメトリック値Ｌ１
１１とパスメトリック値Ｌ０１１との大小比較を行い、
パスメトリック値Ｌ１１１≧パスメトリック値Ｌ０１１
なるときに、パス選択信号ＳＥＬ１１１を“０”とする
一方、パスメトリック値Ｌ１１１＜パスメトリック値Ｌ
０１１なるときに、ＳＥＬ１１１を“１”とする。選択
回路Ｓ２は、かかるパス選択信号ＳＥＬ１１１が“０”
である場合、すなわち、パスメトリック値Ｌ１１１がパ
スメトリック値Ｌ０１１以上の値である場合には、加算
器ＡＤ７の加算結果を選択してこれをＤレジスタＤ１１
に供給する一方、パス選択信号ＳＥＬ１１１が“１”で
ある場合、すなわち、パスメトリック値Ｌ１１１がパス
メトリック値Ｌ０１１よりも小なる値である場合には、
加算器ＡＤ８の加算結果を選択してこれをＤレジスタＤ
１１に供給する。
４と、ＤレジスタＤ８から供給されたパスメトリック値
Ｌ０１１とを加算して得られた加算値を選択回路Ｓ２に
供給する。加算器ＡＤ８は、ブランチメトリック値λ５
と、ＤレジスタＤ１１から供給されたパスメトリック値
Ｌ１１１とを加算して得られた加算値を選択回路Ｓ２に
供給する。比較器Ｃ２は、かかるパスメトリック値Ｌ１
１１とパスメトリック値Ｌ０１１との大小比較を行い、
パスメトリック値Ｌ１１１≧パスメトリック値Ｌ０１１
なるときに、パス選択信号ＳＥＬ１１１を“０”とする
一方、パスメトリック値Ｌ１１１＜パスメトリック値Ｌ
０１１なるときに、ＳＥＬ１１１を“１”とする。選択
回路Ｓ２は、かかるパス選択信号ＳＥＬ１１１が“０”
である場合、すなわち、パスメトリック値Ｌ１１１がパ
スメトリック値Ｌ０１１以上の値である場合には、加算
器ＡＤ７の加算結果を選択してこれをＤレジスタＤ１１
に供給する一方、パス選択信号ＳＥＬ１１１が“１”で
ある場合、すなわち、パスメトリック値Ｌ１１１がパス
メトリック値Ｌ０１１よりも小なる値である場合には、
加算器ＡＤ８の加算結果を選択してこれをＤレジスタＤ
１１に供給する。
【００２１】ＤレジスタＤ１１は、選択回路Ｓ２から供
給された加算結果を、上記サンプリングタイミングと同
一クロックタイミングにて取り込んで、これをパスメト
リック値Ｌ１１１として加算器ＡＤ６、ＡＤ８、及び比
較器Ｃ２に夫々帰還供給する。以上の如く、かかるビタ
ビ復号器７におけるメトリック演算回路７１において
は、先ず、ブランチメトリック演算処理部７１０にて、
サンプル値ＳＰと予測値Ｙ１〜Ｙ５各々との２乗誤差値
を夫々ブランチメトリックλ１〜λ５として求める。次
に、パスメトリック演算処理部７１１によって、最も小
となる累算加算値（パスメトリック）を次の被加算値と
して選択しつつ、上記ブランチメトリック毎の累算加算
を加算器ＡＤ１〜ＡＤ８にて実施する。
給された加算結果を、上記サンプリングタイミングと同
一クロックタイミングにて取り込んで、これをパスメト
リック値Ｌ１１１として加算器ＡＤ６、ＡＤ８、及び比
較器Ｃ２に夫々帰還供給する。以上の如く、かかるビタ
ビ復号器７におけるメトリック演算回路７１において
は、先ず、ブランチメトリック演算処理部７１０にて、
サンプル値ＳＰと予測値Ｙ１〜Ｙ５各々との２乗誤差値
を夫々ブランチメトリックλ１〜λ５として求める。次
に、パスメトリック演算処理部７１１によって、最も小
となる累算加算値（パスメトリック）を次の被加算値と
して選択しつつ、上記ブランチメトリック毎の累算加算
を加算器ＡＤ１〜ＡＤ８にて実施する。
【００２２】この際、かかるパスメトリック演算処理部
７１１においては、上記の如き最も小となる累算加算値
を選択するために、加算器ＡＤ７及びＡＤ８（加算器Ａ
Ｄ１及びＡＤ２）に被加算値として供給されるパスメト
リック値Ｌ１１１及びＬ０１１（パスメトリック値Ｌ１
００及びＬ０００）の大小比較結果を用いるようにして
いる。すなわち、最も小となる累算加算値を選択するの
に、これら累算加算値自体の大小比較は行わないのであ
る。
７１１においては、上記の如き最も小となる累算加算値
を選択するために、加算器ＡＤ７及びＡＤ８（加算器Ａ
Ｄ１及びＡＤ２）に被加算値として供給されるパスメト
リック値Ｌ１１１及びＬ０１１（パスメトリック値Ｌ１
００及びＬ０００）の大小比較結果を用いるようにして
いる。すなわち、最も小となる累算加算値を選択するの
に、これら累算加算値自体の大小比較は行わないのであ
る。
【００２３】かかる構成は、図４に示される読取装置１
の如き光ディスクを記録媒体とした記録情報再生装置に
おいては、図３に示される予測値Ｙ１とＹ２、更に、予
測値Ｙ４とＹ５とが夫々比較的近い値をとるという事実
に鑑みて為されたものである。例えば、図２あるいは図
５の構成において、
の如き光ディスクを記録媒体とした記録情報再生装置に
おいては、図３に示される予測値Ｙ１とＹ２、更に、予
測値Ｙ４とＹ５とが夫々比較的近い値をとるという事実
に鑑みて為されたものである。例えば、図２あるいは図
５の構成において、
【００２４】
【数１】 加算器ＡＤ８の加算結果＝λ５＋Ｌ１１１ ＝｛Ｙ５−ＳＰ｝2＋Ｌ１１１である。又、
【００２５】
【数２】 加算器ＡＤ７の加算結果＝λ４＋Ｌ０１１ ＝｛Ｙ４−ＳＰ｝2＋Ｌ０１１ である。ここで、予測値Ｙ４とＹ５とが比較的近い値で
あるとすると、これら加算器ＡＤ７及びＡＤ８夫々によ
る累算加算結果の大小関係は、上記パスメトリック値Ｌ
１１１とＬ０１１との大小比較を行えば判定出来るとい
うことになるのである。
あるとすると、これら加算器ＡＤ７及びＡＤ８夫々によ
る累算加算結果の大小関係は、上記パスメトリック値Ｌ
１１１とＬ０１１との大小比較を行えば判定出来るとい
うことになるのである。
【００２６】よって、かかる図５に示されるが如きパス
メトリック演算処理部７１１の構成によれば、加算器Ａ
Ｄ７及びＡＤ８（加算器ＡＤ１及びＡＤ２）による加算
処理に費やされる時間を待つことなく、これら加算器に
よる累算加算値の大小判定が為されるのである。従っ
て、累算加算値自体の大小比較を実施するようにした図
２の構成に比べて高速処理が可能となるのである。
メトリック演算処理部７１１の構成によれば、加算器Ａ
Ｄ７及びＡＤ８（加算器ＡＤ１及びＡＤ２）による加算
処理に費やされる時間を待つことなく、これら加算器に
よる累算加算値の大小判定が為されるのである。従っ
て、累算加算値自体の大小比較を実施するようにした図
２の構成に比べて高速処理が可能となるのである。
【００２７】又、上記図４に示される読取装置１の如き
光ディスクを記録媒体とした記録情報再生装置では、そ
の光ディスク自体の成形、あるいは情報記録時の条件変
動に伴い、記録ピットのピット長が非対称となるアシン
メトリと呼ばれる現象が発生することがある。図６
（ａ）は、かかるアシンメトリが生じていない場合に、
図４のＡ／Ｄ変換器６から出力されるサンプル値系列の
一例を示す図であり、図６（ｂ）は、かかるアシンメト
リが生じている場合に、図４のＡ／Ｄ変換器６から出力
されるサンプル値系列の一例を示す図である。
光ディスクを記録媒体とした記録情報再生装置では、そ
の光ディスク自体の成形、あるいは情報記録時の条件変
動に伴い、記録ピットのピット長が非対称となるアシン
メトリと呼ばれる現象が発生することがある。図６
（ａ）は、かかるアシンメトリが生じていない場合に、
図４のＡ／Ｄ変換器６から出力されるサンプル値系列の
一例を示す図であり、図６（ｂ）は、かかるアシンメト
リが生じている場合に、図４のＡ／Ｄ変換器６から出力
されるサンプル値系列の一例を示す図である。
【００２８】この際、かかるアシンメトリが生じると、
図６（ｂ）に示されるが如くサンプル値の振幅が上下非
対称となり、このサンプル値の値が予測値と大幅にずれ
てしまう。それ故に、ビタビ復号器の復号性能が低下し
てしまうのである。そこで、図６（ｃ）に示されるが如
く、供給されるサンプル値の上限値、及び下限値を夫々
所定値に制限して、強制的に、アシンメトリによるサン
プル値の上下非対称を解消する方法が実施される。
図６（ｂ）に示されるが如くサンプル値の振幅が上下非
対称となり、このサンプル値の値が予測値と大幅にずれ
てしまう。それ故に、ビタビ復号器の復号性能が低下し
てしまうのである。そこで、図６（ｃ）に示されるが如
く、供給されるサンプル値の上限値、及び下限値を夫々
所定値に制限して、強制的に、アシンメトリによるサン
プル値の上下非対称を解消する方法が実施される。
【００２９】図７は、かかる方法を図５に示されるメト
リック演算回路７１に適用した、本発明の他の実施例に
よるメトリック演算回路７１’の内部構成を示す図であ
る。図７において、リミッタＬＭは、Ａ／Ｄ変換器６か
ら供給されてくるサンプル値ＳＰの上限値及び下限値を
夫々予測値Ｙ４及びＹ２の値に制限した振幅制限サンプ
ル値ＳＰ’を、引算器ＳＢ２〜ＳＢ４の各々の一方の入
力に供給する。引算器ＳＢ２〜ＳＢ４の各々は、予測値
Ｙ２〜Ｙ４と、上記振幅値が制限された振幅制限サンプ
ル値ＳＰ’との差を演算してこれを対応する２乗回路Ｍ
２〜Ｍ４に供給する。従って、２乗回路Ｍ２〜Ｍ４から
は、｛Ｙ２−ＳＰ’｝2、｛Ｙ３−ＳＰ’｝2、及び｛Ｙ
４−ＳＰ’｝2なる２乗誤差値がＡ／Ｄ変換器６のサン
プリングタイミングに同期してサンプル値毎に出力され
るのである。
リック演算回路７１に適用した、本発明の他の実施例に
よるメトリック演算回路７１’の内部構成を示す図であ
る。図７において、リミッタＬＭは、Ａ／Ｄ変換器６か
ら供給されてくるサンプル値ＳＰの上限値及び下限値を
夫々予測値Ｙ４及びＹ２の値に制限した振幅制限サンプ
ル値ＳＰ’を、引算器ＳＢ２〜ＳＢ４の各々の一方の入
力に供給する。引算器ＳＢ２〜ＳＢ４の各々は、予測値
Ｙ２〜Ｙ４と、上記振幅値が制限された振幅制限サンプ
ル値ＳＰ’との差を演算してこれを対応する２乗回路Ｍ
２〜Ｍ４に供給する。従って、２乗回路Ｍ２〜Ｍ４から
は、｛Ｙ２−ＳＰ’｝2、｛Ｙ３−ＳＰ’｝2、及び｛Ｙ
４−ＳＰ’｝2なる２乗誤差値がＡ／Ｄ変換器６のサン
プリングタイミングに同期してサンプル値毎に出力され
るのである。
【００３０】ＤレジスタＤ２〜Ｄ４の各々は、上記サン
プリングタイミングと同一クロックタイミングにてこれ
ら２乗誤差値を取り込んで、これらをブランチメトリッ
ク値λ２〜λ４として、パスメトリック演算処理部７１
１’に供給する。パスメトリック演算処理部７１１’の
加算器ＡＤ２は、ブランチメトリック値λ２と、Ｄレジ
スタＤ９から供給されたパスメトリック値Ｌ１００とを
加算して得られた加算値を選択回路Ｓ１に供給する。加
算器ＡＤ３は、ブランチメトリック値λ２と、Ｄレジス
タＤ６から供給されたパスメトリック値Ｌ０００とを加
算して得られた加算値を選択回路Ｓ１及びＤレジスタＤ
７の各々に供給する。比較器Ｃ１は、上記パスメトリッ
ク値Ｌ１００とパスメトリック値Ｌ０００との大小比較
を行い、パスメトリック値Ｌ１００≧パスメトリック値
Ｌ０００なるときに、パス選択信号ＳＥＬ０００を
“０”とする一方、パスメトリック値Ｌ１００＜パスメ
トリック値Ｌ０００なるときに、ＳＥＬ０００を“１”
とする。選択回路Ｓ１は、かかるパス選択信号ＳＥＬ０
００が“０”である場合、すなわち、パスメトリック値
Ｌ１００がパスメトリック値Ｌ０００以上の値である場
合には、加算器ＡＤ３の加算結果を選択してこれをＤレ
ジスタＤ６に供給する一方、パス選択信号ＳＥＬ０００
が“１”である場合、すなわち、パスメトリック値Ｌ１
００がパスメトリック値Ｌ０００よりも小なる値である
場合には、加算器ＡＤ２の加算結果を選択してこれをＤ
レジスタＤ６に供給する。ＤレジスタＤ６は、選択回路
Ｓ１から供給された加算結果を、上記サンプリングタイ
ミングと同一クロックタイミングにて取り込んで、これ
をパスメトリック値Ｌ０００として加算器ＡＤ３、及び
比較器Ｃ１に夫々帰還供給する。
プリングタイミングと同一クロックタイミングにてこれ
ら２乗誤差値を取り込んで、これらをブランチメトリッ
ク値λ２〜λ４として、パスメトリック演算処理部７１
１’に供給する。パスメトリック演算処理部７１１’の
加算器ＡＤ２は、ブランチメトリック値λ２と、Ｄレジ
スタＤ９から供給されたパスメトリック値Ｌ１００とを
加算して得られた加算値を選択回路Ｓ１に供給する。加
算器ＡＤ３は、ブランチメトリック値λ２と、Ｄレジス
タＤ６から供給されたパスメトリック値Ｌ０００とを加
算して得られた加算値を選択回路Ｓ１及びＤレジスタＤ
７の各々に供給する。比較器Ｃ１は、上記パスメトリッ
ク値Ｌ１００とパスメトリック値Ｌ０００との大小比較
を行い、パスメトリック値Ｌ１００≧パスメトリック値
Ｌ０００なるときに、パス選択信号ＳＥＬ０００を
“０”とする一方、パスメトリック値Ｌ１００＜パスメ
トリック値Ｌ０００なるときに、ＳＥＬ０００を“１”
とする。選択回路Ｓ１は、かかるパス選択信号ＳＥＬ０
００が“０”である場合、すなわち、パスメトリック値
Ｌ１００がパスメトリック値Ｌ０００以上の値である場
合には、加算器ＡＤ３の加算結果を選択してこれをＤレ
ジスタＤ６に供給する一方、パス選択信号ＳＥＬ０００
が“１”である場合、すなわち、パスメトリック値Ｌ１
００がパスメトリック値Ｌ０００よりも小なる値である
場合には、加算器ＡＤ２の加算結果を選択してこれをＤ
レジスタＤ６に供給する。ＤレジスタＤ６は、選択回路
Ｓ１から供給された加算結果を、上記サンプリングタイ
ミングと同一クロックタイミングにて取り込んで、これ
をパスメトリック値Ｌ０００として加算器ＡＤ３、及び
比較器Ｃ１に夫々帰還供給する。
【００３１】ＤレジスタＤ７は、加算器ＡＤ３から供給
された加算結果を、上記サンプリングタイミングと同一
クロックタイミングにて取り込んで、これをパスメトリ
ック値Ｌ００１として加算器ＡＤ４に帰還供給する。加
算器ＡＤ４は、ブランチメトリック値λ３と、Ｄレジス
タＤ７から供給されたパスメトリック値Ｌ００１とを加
算して得られた加算結果をＤレジスタＤ８に供給する。
ＤレジスタＤ８は、加算器ＡＤ４から供給された加算結
果を、上記サンプリングタイミングと同一クロックタイ
ミングにて取り込んで、これをパスメトリック値Ｌ０１
１として加算器ＡＤ７及び比較器Ｃ２の各々に帰還供給
する。加算器ＡＤ５は、ブランチメトリック値λ３と、
ＤレジスタＤ１０から供給されたパスメトリック値Ｌ１
１０とを加算して得られた加算結果をＤレジスタＤ９に
供給する。ＤレジスタＤ９は、加算器ＡＤ５から供給さ
れた加算結果を、上記サンプリングタイミングと同一ク
ロックタイミングにて取り込んで、これをパスメトリッ
ク値Ｌ１００として加算器ＡＤ２及び比較器Ｃ１の各々
に帰還供給する。加算器ＡＤ６は、ブランチメトリック
値λ４と、後述するＤレジスタＤ１１から供給されたパ
スメトリック値Ｌ１１１とを加算して得られた加算結果
をＤレジスタＤ１０、及び選択回路Ｓ２に供給する。加
算器ＡＤ７は、ブランチメトリック値λ４と、Ｄレジス
タＤ８から供給されたパスメトリック値Ｌ０１１とを加
算して得られた加算結果を選択回路Ｓ２に供給する。Ｄ
レジスタＤ１０は、加算器ＡＤ６から供給された加算結
果を、上記サンプリングタイミングと同一クロックタイ
ミングにて取り込んで、これをパスメトリック値Ｌ１１
０として加算器ＡＤ５に帰還供給する。
された加算結果を、上記サンプリングタイミングと同一
クロックタイミングにて取り込んで、これをパスメトリ
ック値Ｌ００１として加算器ＡＤ４に帰還供給する。加
算器ＡＤ４は、ブランチメトリック値λ３と、Ｄレジス
タＤ７から供給されたパスメトリック値Ｌ００１とを加
算して得られた加算結果をＤレジスタＤ８に供給する。
ＤレジスタＤ８は、加算器ＡＤ４から供給された加算結
果を、上記サンプリングタイミングと同一クロックタイ
ミングにて取り込んで、これをパスメトリック値Ｌ０１
１として加算器ＡＤ７及び比較器Ｃ２の各々に帰還供給
する。加算器ＡＤ５は、ブランチメトリック値λ３と、
ＤレジスタＤ１０から供給されたパスメトリック値Ｌ１
１０とを加算して得られた加算結果をＤレジスタＤ９に
供給する。ＤレジスタＤ９は、加算器ＡＤ５から供給さ
れた加算結果を、上記サンプリングタイミングと同一ク
ロックタイミングにて取り込んで、これをパスメトリッ
ク値Ｌ１００として加算器ＡＤ２及び比較器Ｃ１の各々
に帰還供給する。加算器ＡＤ６は、ブランチメトリック
値λ４と、後述するＤレジスタＤ１１から供給されたパ
スメトリック値Ｌ１１１とを加算して得られた加算結果
をＤレジスタＤ１０、及び選択回路Ｓ２に供給する。加
算器ＡＤ７は、ブランチメトリック値λ４と、Ｄレジス
タＤ８から供給されたパスメトリック値Ｌ０１１とを加
算して得られた加算結果を選択回路Ｓ２に供給する。Ｄ
レジスタＤ１０は、加算器ＡＤ６から供給された加算結
果を、上記サンプリングタイミングと同一クロックタイ
ミングにて取り込んで、これをパスメトリック値Ｌ１１
０として加算器ＡＤ５に帰還供給する。
【００３２】加算器ＡＤ７は、ブランチメトリック値λ
４と、ＤレジスタＤ８から供給されたパスメトリック値
Ｌ０１１とを加算して得られた加算値を選択回路Ｓ２に
供給する。比較器Ｃ２は、かかるパスメトリック値Ｌ１
１１とパスメトリック値Ｌ０１１との大小比較を行い、
パスメトリック値Ｌ１１１≧パスメトリック値Ｌ０１１
なるときに、パス選択信号ＳＥＬ１１１を“０”とする
一方、パスメトリック値Ｌ１１１＜パスメトリック値Ｌ
０１１なるときに、ＳＥＬ１１１を“１”とする。選択
回路Ｓ２は、かかるパス選択信号ＳＥＬ１１１が“０”
である場合、すなわち、パスメトリック値Ｌ１１１がパ
スメトリック値Ｌ０１１以上の値である場合には、加算
器ＡＤ７の加算結果を選択してこれをＤレジスタＤ１１
に供給する一方、パス選択信号ＳＥＬ１１１が“１”で
ある場合、すなわち、パスメトリック値Ｌ１１１がパス
メトリック値Ｌ０１１よりも小なる値である場合には、
加算器ＡＤ６の加算結果を選択してこれをＤレジスタＤ
１１に供給する。ＤレジスタＤ１１は、選択回路Ｓ２か
ら供給された加算結果を、上記サンプリングタイミング
と同一クロックタイミングにて取り込んで、これをパス
メトリック値Ｌ１１１として加算器ＡＤ６及び比較器Ｃ
２に夫々帰還供給する。
４と、ＤレジスタＤ８から供給されたパスメトリック値
Ｌ０１１とを加算して得られた加算値を選択回路Ｓ２に
供給する。比較器Ｃ２は、かかるパスメトリック値Ｌ１
１１とパスメトリック値Ｌ０１１との大小比較を行い、
パスメトリック値Ｌ１１１≧パスメトリック値Ｌ０１１
なるときに、パス選択信号ＳＥＬ１１１を“０”とする
一方、パスメトリック値Ｌ１１１＜パスメトリック値Ｌ
０１１なるときに、ＳＥＬ１１１を“１”とする。選択
回路Ｓ２は、かかるパス選択信号ＳＥＬ１１１が“０”
である場合、すなわち、パスメトリック値Ｌ１１１がパ
スメトリック値Ｌ０１１以上の値である場合には、加算
器ＡＤ７の加算結果を選択してこれをＤレジスタＤ１１
に供給する一方、パス選択信号ＳＥＬ１１１が“１”で
ある場合、すなわち、パスメトリック値Ｌ１１１がパス
メトリック値Ｌ０１１よりも小なる値である場合には、
加算器ＡＤ６の加算結果を選択してこれをＤレジスタＤ
１１に供給する。ＤレジスタＤ１１は、選択回路Ｓ２か
ら供給された加算結果を、上記サンプリングタイミング
と同一クロックタイミングにて取り込んで、これをパス
メトリック値Ｌ１１１として加算器ＡＤ６及び比較器Ｃ
２に夫々帰還供給する。
【００３３】以上の如く、かかる図７に示される実施例
においては、読取信号に対応して得られたサンプル値の
値をリミッタＬＭにて振幅制限した振幅制限サンプル値
を用いてビタビ復号を行う構成としている。又、図５に
示される構成において用いられた予測値Ｙ１〜Ｙ５の
内、予測値Ｙ１とＹ２を夫々同一値と捉え、この値をリ
ミッタＬＭの下限値と同一にしている。更に、予測値Ｙ
４とＹ５を夫々同一値と捉え、この値をリミッタＬＭの
上限値と同一にしている。
においては、読取信号に対応して得られたサンプル値の
値をリミッタＬＭにて振幅制限した振幅制限サンプル値
を用いてビタビ復号を行う構成としている。又、図５に
示される構成において用いられた予測値Ｙ１〜Ｙ５の
内、予測値Ｙ１とＹ２を夫々同一値と捉え、この値をリ
ミッタＬＭの下限値と同一にしている。更に、予測値Ｙ
４とＹ５を夫々同一値と捉え、この値をリミッタＬＭの
上限値と同一にしている。
【００３４】よって、かかる構成によれば、例え、アシ
ンメトリが生じて、サンプル値の値が予測値の値と大幅
にずれることがあっても、引算器ＳＢ２〜ＳＢ４に供給
される振幅制限サンプル値ＳＰ’の値は、予測値Ｙ２〜
Ｙ４の範囲を越えることは無いので、ビタビ復号の性能
低下を抑えることが出来るのである。
ンメトリが生じて、サンプル値の値が予測値の値と大幅
にずれることがあっても、引算器ＳＢ２〜ＳＢ４に供給
される振幅制限サンプル値ＳＰ’の値は、予測値Ｙ２〜
Ｙ４の範囲を越えることは無いので、ビタビ復号の性能
低下を抑えることが出来るのである。
【００３５】
【発明の効果】上述した如く、本発明によるビタビ復号
器においては、先ず、記録媒体から読み取られた読取信
号をサンプリングして得たサンプル値と複数の予測値各
々との誤差値をブランチメトリックとして求める。次
に、これらブランチメトリック内の１つ（λ１あるいは
λ５）と第１パスメトリック（Ｌ０００あるいはＬ１１
１）との加算（加算器ＡＤ１あるいはＡＤ８）を行って
第１加算値を得ると共に、上記ブランチメトリックの他
の１つ（λ２あるいはλ４）と第２パスメトリック（Ｌ
１００あるいはＬ０１１）との加算（加算器ＡＤ２ある
いはＡＤ７）を行って第２加算値を得る。更に、上記第
１パスメトリックと第２パスメトリックとの大小比較を
行う（比較器Ｃ１あるいはＣ２）。ここで、上記第１加
算値及び第２加算値の内、かかる大小比較結果に応じた
方の加算値を選択（選択回路Ｓ１あるいはＳ２）してこ
れを第１パスメトリックとする構成としている。
器においては、先ず、記録媒体から読み取られた読取信
号をサンプリングして得たサンプル値と複数の予測値各
々との誤差値をブランチメトリックとして求める。次
に、これらブランチメトリック内の１つ（λ１あるいは
λ５）と第１パスメトリック（Ｌ０００あるいはＬ１１
１）との加算（加算器ＡＤ１あるいはＡＤ８）を行って
第１加算値を得ると共に、上記ブランチメトリックの他
の１つ（λ２あるいはλ４）と第２パスメトリック（Ｌ
１００あるいはＬ０１１）との加算（加算器ＡＤ２ある
いはＡＤ７）を行って第２加算値を得る。更に、上記第
１パスメトリックと第２パスメトリックとの大小比較を
行う（比較器Ｃ１あるいはＣ２）。ここで、上記第１加
算値及び第２加算値の内、かかる大小比較結果に応じた
方の加算値を選択（選択回路Ｓ１あるいはＳ２）してこ
れを第１パスメトリックとする構成としている。
【００３６】すなわち、本発明によるビタビ復号器にお
いては、加算器に供給される被加算値（パスメトリッ
ク）同士の大小比較を行うことにより、その加算器から
出力される加算結果の大小比較を実施するようにしてい
るのである。よって、かかる加算処理に費やされる時間
を待つことなく加算結果の選択処理が為されるようにな
り、高速処理が可能となるのである。
いては、加算器に供給される被加算値（パスメトリッ
ク）同士の大小比較を行うことにより、その加算器から
出力される加算結果の大小比較を実施するようにしてい
るのである。よって、かかる加算処理に費やされる時間
を待つことなく加算結果の選択処理が為されるようにな
り、高速処理が可能となるのである。
【図１】ビタビ復号器の概略構成を示す図である。
【図２】メトリック演算回路１１の内部構成を示す図で
ある。
ある。
【図３】予測値Ｙ１〜Ｙ５を示す図である。
【図４】本発明によるビタビ復号器７を備えた記録情報
再生装置の概略構成を示す図である。
再生装置の概略構成を示す図である。
【図５】本発明によるビタビ復号器７におけるメトリッ
ク演算回路７１の内部構成を示す図である。
ク演算回路７１の内部構成を示す図である。
【図６】Ａ／Ｄ変換器６から出力されるサンプル値系列
の一例を示す図である。
の一例を示す図である。
【図７】メトリック演算回路７１の内部構成の他の実施
例を示す図である。
例を示す図である。
７１、７１’ メトリック演算回路 ＡＤ１〜ＡＤ８ 加算器 Ｓ１、Ｓ２ 選択回路 Ｃ１、Ｃ２ 比較器 ＬＭ リミッタ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｂ 3/04 Ｈ０４Ｂ 3/04 Ｚ Ｈ０４Ｌ 25/08 Ｈ０４Ｌ 25/08 Ｂ // Ｈ０３Ｈ 21/00 Ｈ０３Ｈ 21/00 (56)参考文献 特開 平６−252779（ＪＰ，Ａ) 特開 平７−95098（ＪＰ，Ａ) 特開 平４−335260（ＪＰ，Ａ) 特開 平４−358364（ＪＰ，Ａ) 特開 平５−205395（ＪＰ，Ａ) 特開 平５−258477（ＪＰ，Ａ) 特開 平５−316083（ＪＰ，Ａ) 特開 平７−37340（ＪＰ，Ａ) 特開 平７−45009（ＪＰ，Ａ) 特開 平６−37650（ＪＰ，Ａ) 特開 平６−282945（ＪＰ，Ａ) 特開 平７−226033（ＪＰ，Ａ) 特開 平８−7495（ＪＰ，Ａ) 特開 平８−51463（ＪＰ，Ａ) 特開 平８−69672（ＪＰ，Ａ) 特開 平８−221910（ＪＰ，Ａ) 米国特許5835510（ＵＳ，Ａ) 国際公開96／475（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G11B 20/00 H04B 3/00 H04L 25/00 H03H 21/00
Claims (4)
- 【請求項１】 ディジタルデータ信号が記録されている
記録媒体から読み取られた読取信号を所定サンプリング
タイミング毎にサンプリングして得られたサンプル値に
基づいて前記ディジタルデータ信号の復号を行うビタビ
復号器であって、 前記サンプル値と複数の予測値各々との誤差値を前記予
測値毎に求めこれらをブランチメトリックとして得るブ
ランチメトリック演算手段と、 前記ブランチメトリック内の１と、第１パスメトリック
との加算を行って第１加算値を得る第１加算手段と、 前記ブランチメトリック内の他の１と、第２パスメトリ
ックとの加算を行って第２加算値を得る第２加算手段
と、 前記第１パスメトリックと前記第２パスメトリックとの
大小比較を行う比較手段と、 前記第１加算値及び前記第２加算値の内、前記比較手段
による比較結果に応じた方の加算値を選択してこれを選
択出力する選択手段と、 前記選択出力を前記所定サンプリングタイミング毎に取
り込んでこれを前記第１パスメトリックとして出力する
手段と、 前記比較結果に基づいた２値のデータ系列を読み出して
これを前記復号ディジタルデータ信号として出力するパ
スメモリとを有することを特徴とするビタビ復号器。 - 【請求項２】 前記選択手段は、前記第１パスメトリッ
クが前記第２パスメトリックよりも大なる場合には前記
第２加算値を選択出力する一方、前記第１パスメトリッ
クが前記第２パスメトリックよりも小なる場合には前記
第１加算値を選択出力することを特徴とする請求項１記
載のビタビ復号器。 - 【請求項３】 前記ブランチメトリック演算手段は、前
記サンプル値の上限値及び下限値を制限するリミッタを
備えていることを特徴とする請求項１記載のビタビ復号
器。 - 【請求項４】 前記予測値の内の最大値は前記上限値と
同一値であり、かつ前記予測値の内の最小値は前記下限
値と同一値であることを特徴とする請求項１及び請求項
３記載のビタビ復号器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14890895A JP3342986B2 (ja) | 1995-06-15 | 1995-06-15 | ビタビ復号器 |
| US08/660,943 US5835510A (en) | 1995-06-15 | 1996-06-10 | High-speed viterbi decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14890895A JP3342986B2 (ja) | 1995-06-15 | 1995-06-15 | ビタビ復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098674A JPH098674A (ja) | 1997-01-10 |
| JP3342986B2 true JP3342986B2 (ja) | 2002-11-11 |
Family
ID=15463358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14890895A Expired - Fee Related JP3342986B2 (ja) | 1995-06-15 | 1995-06-15 | ビタビ復号器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5835510A (ja) |
| JP (1) | JP3342986B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3650984B2 (ja) * | 1997-02-25 | 2005-05-25 | ソニー株式会社 | 情報検出装置および方法 |
| US6216249B1 (en) | 1999-03-03 | 2001-04-10 | Cirrus Logic, Inc. | Simplified branch metric for reducing the cost of a trellis sequence detector in a sampled amplitude read channel |
| US6553541B1 (en) * | 1999-04-14 | 2003-04-22 | Texas Instruments Incorporated | Reduced-complexity sequence detection |
| KR100432799B1 (ko) * | 1999-06-08 | 2004-05-22 | 주식회사 대우일렉트로닉스 | Ｔｃｍ 디코더용 64-ｑａｍ 브랜치 매트릭 회로 |
| US6639878B1 (en) * | 2000-03-21 | 2003-10-28 | Microsoft Corporation | Method and apparatus for characterizing and improving optical drive performance |
| JP2002094383A (ja) | 2000-09-19 | 2002-03-29 | Toshiba Corp | リードチャネル回路およびその誤り訂正方法 |
| US7127667B2 (en) * | 2002-04-15 | 2006-10-24 | Mediatek Inc. | ACS circuit and viterbi decoder with the circuit |
| CN100456379C (zh) * | 2003-05-27 | 2009-01-28 | 汤姆森特许公司 | 射频信号数字部分响应非对称补偿 |
| JP4985386B2 (ja) * | 2007-12-25 | 2012-07-25 | 住友電気工業株式会社 | 受信装置 |
| CN104184481A (zh) * | 2013-05-24 | 2014-12-03 | 成都林海电子有限责任公司 | 一种高速viterbi译码器及译码算法的FPGA实现方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4583078A (en) * | 1984-11-13 | 1986-04-15 | Communications Satellite Corporation | Serial Viterbi decoder |
| US5651032A (en) * | 1993-11-04 | 1997-07-22 | Kabushiki Kaisha Toshiba | Apparatus and method for trellis decoder |
| JP3445398B2 (ja) * | 1995-02-13 | 2003-09-08 | パイオニア株式会社 | ディジタル信号再生装置 |
-
1995
- 1995-06-15 JP JP14890895A patent/JP3342986B2/ja not_active Expired - Fee Related
-
1996
- 1996-06-10 US US08/660,943 patent/US5835510A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5835510A (en) | 1998-11-10 |
| JPH098674A (ja) | 1997-01-10 |
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