JPH06348492A - データパイプライン装置及びデータエンコーディング方法 - Google Patents
データパイプライン装置及びデータエンコーディング方法Info
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- JPH06348492A JPH06348492A JP5162051A JP16205193A JPH06348492A JP H06348492 A JPH06348492 A JP H06348492A JP 5162051 A JP5162051 A JP 5162051A JP 16205193 A JP16205193 A JP 16205193A JP H06348492 A JPH06348492 A JP H06348492A
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Abstract
(57)【要約】 （修正有）
【目的】多段に構成されるパイプライン処理構造におい
て、ある一つのステージの動作遅延がパイプライン動作
の全動作を停止せしめない。 【構成】 パイプライン構造は連続する処理ステージ内
においてデータを処理する。隣接する処理ステージは有
効性ライン（ＩＮ−ＶＡＬＩＤ、ＯＵＴ−ＶＡＬＩＤ）
及び受入れライン（ＩＮ−ＡＣＣＥＰＴ、ＯＵＴ−ＡＣ
ＣＥＰＴ）を介して互いに接続されている。１つの処理
ステージから次の処理ステージへの入力データの転送
は、次の処理ステージからの受入れ信号が肯定状態にあ
るときにのみ、クロック信号の各サイクル期間内に条件
を満足する各ステージ一斉にになされる。復号回路はい
ずれかの処理ステージに設けられて、ブロックの最初に
おいて１又はそれ以上の所定のビットパターンが復号さ
れたときそのブロック内のデータを処理ステージが処理
する。
て、ある一つのステージの動作遅延がパイプライン動作
の全動作を停止せしめない。 【構成】 パイプライン構造は連続する処理ステージ内
においてデータを処理する。隣接する処理ステージは有
効性ライン（ＩＮ−ＶＡＬＩＤ、ＯＵＴ−ＶＡＬＩＤ）
及び受入れライン（ＩＮ−ＡＣＣＥＰＴ、ＯＵＴ−ＡＣ
ＣＥＰＴ）を介して互いに接続されている。１つの処理
ステージから次の処理ステージへの入力データの転送
は、次の処理ステージからの受入れ信号が肯定状態にあ
るときにのみ、クロック信号の各サイクル期間内に条件
を満足する各ステージ一斉にになされる。復号回路はい
ずれかの処理ステージに設けられて、ブロックの最初に
おいて１又はそれ以上の所定のビットパターンが復号さ
れたときそのブロック内のデータを処理ステージが処理
する。
Description
【０００１】
【産業上の利用分野】本発明は、処理ステージ及び記憶
素子からなるパイプライン及びパイプライン内でのデー
タエンコーディング（符号化）方法に関する。
素子からなるパイプライン及びパイプライン内でのデー
タエンコーディング（符号化）方法に関する。
【０００２】
【従来の技術】ほとんど全てのアナログ回路及びディジ
タル回路においてディジタルデータの処理速度の向上が
重要な狙いとなっている。データ処理回路の１例とし
て、いわゆる“パイプライン”回路が挙げられる。典型
的なパイプライン回路においては、第１処理ステーショ
ンすなわち処理ステージによってデータが受信され、所
定の順序にて次段の処理ステージに転送される。処理ス
テージの各々はデータを処理したりあるいは単純にデー
タ通路として作用したりして、データを次のクロックサ
イクルの間に転送する。
タル回路においてディジタルデータの処理速度の向上が
重要な狙いとなっている。データ処理回路の１例とし
て、いわゆる“パイプライン”回路が挙げられる。典型
的なパイプライン回路においては、第１処理ステーショ
ンすなわち処理ステージによってデータが受信され、所
定の順序にて次段の処理ステージに転送される。処理ス
テージの各々はデータを処理したりあるいは単純にデー
タ通路として作用したりして、データを次のクロックサ
イクルの間に転送する。
【０００３】ところで、従来のパイプライン回路は、
“剛直（rigid)”であり、従って、１つの処理ステージ
において遅延が生ずると、パイプライン回路全体を停止
させることになっていた。そして、パイプライン回路全
体が、遅延が生じた処理ステージの仕事の終了を待たね
ばならなかった。パイプライン回路全体の停止の故に、
遅延中の当該処理ステージ以外の処理ステージは、デー
タ転送を要しない処理作業を越えたデータ処理動作をな
すことが出来ない。多くのパイプライン回路において
は、同時に処理動作をなし得ない複数のステージを有す
る故、かかる場合にはパイプライン全体の動作が停止す
る。その結果、パイプライン回路においては、異なるデ
ータを同時に処理するというよりデータ処理を各処理ス
テージにおいて繰り返す傾向にある。このことは、各処
理ステージが他のステージの処理を待つために多大な時
間を費すことになってパイプライン回路に与えられた潜
在的処理能力を無駄にすることになる。理想的には、全
ての処理ステージが、各々のデータ処理時間を費すこと
である。
“剛直（rigid)”であり、従って、１つの処理ステージ
において遅延が生ずると、パイプライン回路全体を停止
させることになっていた。そして、パイプライン回路全
体が、遅延が生じた処理ステージの仕事の終了を待たね
ばならなかった。パイプライン回路全体の停止の故に、
遅延中の当該処理ステージ以外の処理ステージは、デー
タ転送を要しない処理作業を越えたデータ処理動作をな
すことが出来ない。多くのパイプライン回路において
は、同時に処理動作をなし得ない複数のステージを有す
る故、かかる場合にはパイプライン全体の動作が停止す
る。その結果、パイプライン回路においては、異なるデ
ータを同時に処理するというよりデータ処理を各処理ス
テージにおいて繰り返す傾向にある。このことは、各処
理ステージが他のステージの処理を待つために多大な時
間を費すことになってパイプライン回路に与えられた潜
在的処理能力を無駄にすることになる。理想的には、全
ての処理ステージが、各々のデータ処理時間を費すこと
である。
【０００４】多くのディジタルテレビジョン装置のうち
の例えばディジタル高品位テレビジョン（ＨＤＴＶ）
は、従来のアナログ技術に取って替るものと期待されて
おり、データ転送レートは冗長な情報の伝送を回避する
ことによって低減されている。これを達成するための方
法として多くの技術が活用されており、これらの技術の
１つがエントロピーコーディングとして良く知られてい
る。かかる装置において、テレビジョン画像が連続する
シンボルに変換され、これらのシンボルは、テレビジョ
ン受像機において適当なアルゴリズムを用いることによ
り画像に再構成されて受像機の表示装置によって表示さ
れる。これらのシンボルを送信器から受信器側に伝送す
るために、各シンボルについて識別のための特有のディ
ジタルコードを割り当てる。
の例えばディジタル高品位テレビジョン（ＨＤＴＶ）
は、従来のアナログ技術に取って替るものと期待されて
おり、データ転送レートは冗長な情報の伝送を回避する
ことによって低減されている。これを達成するための方
法として多くの技術が活用されており、これらの技術の
１つがエントロピーコーディングとして良く知られてい
る。かかる装置において、テレビジョン画像が連続する
シンボルに変換され、これらのシンボルは、テレビジョ
ン受像機において適当なアルゴリズムを用いることによ
り画像に再構成されて受像機の表示装置によって表示さ
れる。これらのシンボルを送信器から受信器側に伝送す
るために、各シンボルについて識別のための特有のディ
ジタルコードを割り当てる。
【０００５】エントロピーコーディング技術において
は、長さの異なるディジタルコードがシンボルに対応せ
しめられ、最も高い頻度にて現われるシンボルを最短の
長さのコードによって表わすことにしている。このよう
にして伝送されるべきシンボルの大部分は短くかつあま
り頻繁には伝送されない長いコードに比して短い時間長
のコードによって表わされる。
は、長さの異なるディジタルコードがシンボルに対応せ
しめられ、最も高い頻度にて現われるシンボルを最短の
長さのコードによって表わすことにしている。このよう
にして伝送されるべきシンボルの大部分は短くかつあま
り頻繁には伝送されない長いコードに比して短い時間長
のコードによって表わされる。
【０００６】テレビジョン受像機においては、表示に先
立って、テレビジョン画像の再構成のために次々となさ
れるべき処理作業がなされる。例えばこれらの処理作業
の１つとして、シンボル列に変換されるエントロピーコ
ードデータの復号作業である。この復号データは、更な
る処理ステージを経た後にディジタルメモリ内に書き込
まれる。こうしてメモリに書き込まれたデータは復号ピ
クチャ(picture)を直接的に示すディジタルデータであ
ったり、あるいは、ピクチャが完全に復号されるために
更に処理さるべき１部復号データであることも考えられ
る。いずれにしても、そこにはパイプライン処理ステー
ジが存在し、その１つの処理ステージがエントロピーデ
コーダであり、このパイプラインの終端に達したデータ
がディジタルメモリに書き込まれるのである。
立って、テレビジョン画像の再構成のために次々となさ
れるべき処理作業がなされる。例えばこれらの処理作業
の１つとして、シンボル列に変換されるエントロピーコ
ードデータの復号作業である。この復号データは、更な
る処理ステージを経た後にディジタルメモリ内に書き込
まれる。こうしてメモリに書き込まれたデータは復号ピ
クチャ(picture)を直接的に示すディジタルデータであ
ったり、あるいは、ピクチャが完全に復号されるために
更に処理さるべき１部復号データであることも考えられ
る。いずれにしても、そこにはパイプライン処理ステー
ジが存在し、その１つの処理ステージがエントロピーデ
コーダであり、このパイプラインの終端に達したデータ
がディジタルメモリに書き込まれるのである。
【０００７】かかるパイプライン回路においては、パイ
プライン処理を停滞させる少なくとも２つのステージが
存在する。例えば、エントロピーデコーダはシンボルを
表わすディジタルコードの長さが異なる故にシンボルの
復号のために種々の時間長を必要とする。また、ディジ
タルメモリも、パイプラインから受け取ったデータを直
ちに書き込むことは必ずしも出来ない故に、パイプライ
ンデータを保留することがあり得る。メモリ装置は他の
プロセスとの共用資源であることが多い。また、少なく
とも、表示のため又は更なる処理のためにメモリ表示か
らデータを取り出さねばならないことがある。
プライン処理を停滞させる少なくとも２つのステージが
存在する。例えば、エントロピーデコーダはシンボルを
表わすディジタルコードの長さが異なる故にシンボルの
復号のために種々の時間長を必要とする。また、ディジ
タルメモリも、パイプラインから受け取ったデータを直
ちに書き込むことは必ずしも出来ない故に、パイプライ
ンデータを保留することがあり得る。メモリ装置は他の
プロセスとの共用資源であることが多い。また、少なく
とも、表示のため又は更なる処理のためにメモリ表示か
らデータを取り出さねばならないことがある。
【０００８】“剛直”なパイプライン回路においては、
エントロピーデコーダが復号シンボルを次の処理ステー
ジに転送出来ないとき、次段以降のパイプラインステー
ジの全てが待機しなければならず、ディジタルメモリ
は、その前のステージからデータを受け取れないのでデ
ータを書き込むことが出来ない。同様に、ディジタルメ
モリ装置自体が、他の処理をしているが故に、受け取っ
たデータを書き込めない場合、パイプライン全体が停止
しなければならない。このような場合、エントロピーデ
コーダは、一旦シンボルの復号を完了したときには更な
る処理をなすことが出来ない。なんとなれば、このシン
ボルをパイプライン内の次のステージに送り出すことが
出来ないからである。
エントロピーデコーダが復号シンボルを次の処理ステー
ジに転送出来ないとき、次段以降のパイプラインステー
ジの全てが待機しなければならず、ディジタルメモリ
は、その前のステージからデータを受け取れないのでデ
ータを書き込むことが出来ない。同様に、ディジタルメ
モリ装置自体が、他の処理をしているが故に、受け取っ
たデータを書き込めない場合、パイプライン全体が停止
しなければならない。このような場合、エントロピーデ
コーダは、一旦シンボルの復号を完了したときには更な
る処理をなすことが出来ない。なんとなれば、このシン
ボルをパイプライン内の次のステージに送り出すことが
出来ないからである。
【０００９】従来のパイプライン回路の他の欠点は、い
ずれかの処理ステージに遅延が生じたときには、その処
理ステージより先の処理ステージ全てに対応する信号を
伝えて、その処理ステージの作業が完了するまで処理を
停止せしめる必要があることである。もし、遅延の生じ
た処理ステージがパイプライン回路の終端近くにあった
場合、この対応する信号がほとんど全ての処理ステージ
に伝達されねばならない。そして、相当多くの段数の処
理ステージからなるパイプライン回路においては、かか
る信号伝達を所望の速度でなし得る回路とすることは非
常に困難である。更に剛直なパイプライン回路において
は、遅延の生じた処理ステージの後続のステージにもこ
れらを停止せしめる制御信号を伝達しなければならない
のである。
ずれかの処理ステージに遅延が生じたときには、その処
理ステージより先の処理ステージ全てに対応する信号を
伝えて、その処理ステージの作業が完了するまで処理を
停止せしめる必要があることである。もし、遅延の生じ
た処理ステージがパイプライン回路の終端近くにあった
場合、この対応する信号がほとんど全ての処理ステージ
に伝達されねばならない。そして、相当多くの段数の処
理ステージからなるパイプライン回路においては、かか
る信号伝達を所望の速度でなし得る回路とすることは非
常に困難である。更に剛直なパイプライン回路において
は、遅延の生じた処理ステージの後続のステージにもこ
れらを停止せしめる制御信号を伝達しなければならない
のである。
【００１０】多くのパイプライン回路においては、各処
理ステージにおいて処理されるデータのタイプは単一で
ある。かかるパイプライン回路においては、各処理ステ
ージがその処理作業に対して正しいタイプのデータであ
るとして前段の処理ステージからそのデータを受け取る
のである。そして、そのデータを処理した後に次段の処
理ステージに転送すると、その処理ステージも正しいタ
イプのデータであるとみなすのである。多くの場合、種
々のタイプのデータが導入されるパイプライン回路にお
けるデータの単一の符号化方法を用いることが有利であ
る。例えば、データはいくつかの“パケット”に分割さ
れる。このパケット各々は他のパケットに含まれるデー
タの種類を記述する情報を含んでいる。
理ステージにおいて処理されるデータのタイプは単一で
ある。かかるパイプライン回路においては、各処理ステ
ージがその処理作業に対して正しいタイプのデータであ
るとして前段の処理ステージからそのデータを受け取る
のである。そして、そのデータを処理した後に次段の処
理ステージに転送すると、その処理ステージも正しいタ
イプのデータであるとみなすのである。多くの場合、種
々のタイプのデータが導入されるパイプライン回路にお
けるデータの単一の符号化方法を用いることが有利であ
る。例えば、データはいくつかの“パケット”に分割さ
れる。このパケット各々は他のパケットに含まれるデー
タの種類を記述する情報を含んでいる。
【００１１】
【発明の概要】本発明によるデータ処理パイプライン
は、縦続接続された複数のパイプラインステージを含ん
でおり、各ステージはデータ入力及びデータ出力端を有
する。各処理ステージのデータ出力端は次の処理ステー
ジのデータ入力端に接続され、各処理ステージはデータ
及びその処理ステージに含まれるデータの有効性を示す
信号を記憶するための記憶ユニットを有する。この記憶
ユニットはローディングを可能にする手段を含んでい
る。この点に関する種々の実施例は各処理ステージから
次の処理ステージに転送されるデータ受入れ信号を生成
する受入れ回路を含んでいる。
は、縦続接続された複数のパイプラインステージを含ん
でおり、各ステージはデータ入力及びデータ出力端を有
する。各処理ステージのデータ出力端は次の処理ステー
ジのデータ入力端に接続され、各処理ステージはデータ
及びその処理ステージに含まれるデータの有効性を示す
信号を記憶するための記憶ユニットを有する。この記憶
ユニットはローディングを可能にする手段を含んでい
る。この点に関する種々の実施例は各処理ステージから
次の処理ステージに転送されるデータ受入れ信号を生成
する受入れ回路を含んでいる。
【００１２】少なくとも１つの実施例においては、この
受け入れ信号はデータ及び有効性信号のローディングを
禁止又は可能にするように用いられる。入力データは１
つの処理ステージから次の処理ステージに転送される受
け入れ信号が肯定的な状態にあるときに次の処理ステー
ジにローディングされる。同様に、１つの処理ステージ
から前のステージに転送される受入れ信号が肯定的状態
のときその処理ステージに有効性信号がローディングさ
れる。各処理ステージの受入れ信号はその処理ステージ
が有効なデータを含まないか次の処理ステージがデータ
受入れの準備が出来たことを示した場合にデータ受入れ
準備を示すようにセットされる。こうして、信号受入れ
準備を示す各処理ステージにデータが伝送される。
受け入れ信号はデータ及び有効性信号のローディングを
禁止又は可能にするように用いられる。入力データは１
つの処理ステージから次の処理ステージに転送される受
け入れ信号が肯定的な状態にあるときに次の処理ステー
ジにローディングされる。同様に、１つの処理ステージ
から前のステージに転送される受入れ信号が肯定的状態
のときその処理ステージに有効性信号がローディングさ
れる。各処理ステージの受入れ信号はその処理ステージ
が有効なデータを含まないか次の処理ステージがデータ
受入れの準備が出来たことを示した場合にデータ受入れ
準備を示すようにセットされる。こうして、信号受入れ
準備を示す各処理ステージにデータが伝送される。
【００１３】好ましい実施例においては、データと有効
性信号は各処理ステージに同時にローディングされる。
また、この実施例においては、各処理ステージが補助デ
ータ記憶ユニットを有している。処理ステージが有効な
データを含んでいるときは、次の処理ステージにその有
効なデータを伝送できることを予測して新しいデータの
ローディングの準備を前の処理ステージに示す。この時
もしデータを次の処理ステージに転送できないとき、前
の処理ステージから供給される新しいデータを補助デー
タ記憶ユニットにローディングするのである。そして、
前の処理ステージに対して更なる新しいデータのローデ
ィングはもはや不可能であることを通知するのである。
このような状態はもとの有効データが次の処理ステージ
に転送されて補助記憶ユニット内の新しいデータが主記
憶ユニットに転送されるまで継続する。このとき、補助
記憶ユニットはかかる状態が再び生じたときにデータを
ローディングできるのである。
性信号は各処理ステージに同時にローディングされる。
また、この実施例においては、各処理ステージが補助デ
ータ記憶ユニットを有している。処理ステージが有効な
データを含んでいるときは、次の処理ステージにその有
効なデータを伝送できることを予測して新しいデータの
ローディングの準備を前の処理ステージに示す。この時
もしデータを次の処理ステージに転送できないとき、前
の処理ステージから供給される新しいデータを補助デー
タ記憶ユニットにローディングするのである。そして、
前の処理ステージに対して更なる新しいデータのローデ
ィングはもはや不可能であることを通知するのである。
このような状態はもとの有効データが次の処理ステージ
に転送されて補助記憶ユニット内の新しいデータが主記
憶ユニットに転送されるまで継続する。このとき、補助
記憶ユニットはかかる状態が再び生じたときにデータを
ローディングできるのである。
【００１４】少なくとも１つの好ましい実施例において
は各処理ステージは次の処理ステージから転送される受
入れ信号を記憶する記憶ユニットをも含む。この場合、
受入れ信号の転送は最も近い先行する処理ステージに限
定される。少なくとも１つの実施例においては、パイプ
ライン回路がマルチフェーズクロックを有し、主要及び
補助記憶ユニットのローディングが異なる位相において
なされる。
は各処理ステージは次の処理ステージから転送される受
入れ信号を記憶する記憶ユニットをも含む。この場合、
受入れ信号の転送は最も近い先行する処理ステージに限
定される。少なくとも１つの実施例においては、パイプ
ライン回路がマルチフェーズクロックを有し、主要及び
補助記憶ユニットのローディングが異なる位相において
なされる。
【００１５】所定の処理回路はパイプラインの処理ステ
ージのいくつか又は全てに含まれる。この処理回路は前
の処理ステージから転送されたデータを処理するのみな
らず、有効性信号及び受入れ信号の処理もなす。またこ
の処理回路はデータの生成又は削除を行い、パイプライ
ン回路以外からデータ及び制御信号も受入れる。本発明
のある特定の実施例においては処理ステージのいくつか
又は全てにおける処理回路が次の処理ステージに単にデ
ータを転送するだけの不活性モードとデータ又は他の信
号を処理する１又はそれ以上の活性モードとを有する。
ージのいくつか又は全てに含まれる。この処理回路は前
の処理ステージから転送されたデータを処理するのみな
らず、有効性信号及び受入れ信号の処理もなす。またこ
の処理回路はデータの生成又は削除を行い、パイプライ
ン回路以外からデータ及び制御信号も受入れる。本発明
のある特定の実施例においては処理ステージのいくつか
又は全てにおける処理回路が次の処理ステージに単にデ
ータを転送するだけの不活性モードとデータ又は他の信
号を処理する１又はそれ以上の活性モードとを有する。
【００１６】この実施例においては、所定の処理ステー
ジがデータ復号回路を有し、各処理ステージの処理回路
は復号回路に供給される入力データ及び／又は他の信号
が活性化パターンの１つを有するときに活性モードに入
る。本発明の他の実施例においては、各処理ステージが
データワードをデータブロックに群分けするための追加
ビットをデータワードに加えて転送する追加ビットライ
ンに接続している。各処理ステージはこの追加ビットの
現在値及び前回値のローディングの為のラッチ回路を有
し追加ビットの変化に基づいてデータを処理し転送する
状態処理回路として作用する。
ジがデータ復号回路を有し、各処理ステージの処理回路
は復号回路に供給される入力データ及び／又は他の信号
が活性化パターンの１つを有するときに活性モードに入
る。本発明の他の実施例においては、各処理ステージが
データワードをデータブロックに群分けするための追加
ビットをデータワードに加えて転送する追加ビットライ
ンに接続している。各処理ステージはこの追加ビットの
現在値及び前回値のローディングの為のラッチ回路を有
し追加ビットの変化に基づいてデータを処理し転送する
状態処理回路として作用する。
【００１７】本発明の他の特徴はデータをデータ列に符
号化する方法であり、データはデータワードにブロック
化され各ワードは対応する追加ビットを有する。又、ア
ドレスビットの領域が転送されたブロック内の第１デー
タワードに挿入される。この第１データワードはアドレ
スビットのパターンによって活性化された１又は２以上
の処理ステージによって処理されるべきデータに続くも
のである。このアドレス領域はハフマン（Huffman）コ
ードを用いてコード化されるのが好ましい。
号化する方法であり、データはデータワードにブロック
化され各ワードは対応する追加ビットを有する。又、ア
ドレスビットの領域が転送されたブロック内の第１デー
タワードに挿入される。この第１データワードはアドレ
スビットのパターンによって活性化された１又は２以上
の処理ステージによって処理されるべきデータに続くも
のである。このアドレス領域はハフマン（Huffman）コ
ードを用いてコード化されるのが好ましい。
【００１８】本発明によるデータパイプライン回路は次
のいくつかの特徴を有している。すなわち、 １． このパイプライン回路は“弾性的（elastic）”
であり、１つの処理ステージにおいて生じた遅延が他の
処理ステージに対してほとんど影響を与えないのであ
る。後続の処理ステージは処理動作を継続することがで
き、遅延された処理ステージの後のデータの流れにおい
てギャップが生ずることを意味する。また、同様に、先
行する処理ステージは可能な限り動作を続け、この場
合、データの流れのギャップが除去され得る。
のいくつかの特徴を有している。すなわち、 １． このパイプライン回路は“弾性的（elastic）”
であり、１つの処理ステージにおいて生じた遅延が他の
処理ステージに対してほとんど影響を与えないのであ
る。後続の処理ステージは処理動作を継続することがで
き、遅延された処理ステージの後のデータの流れにおい
てギャップが生ずることを意味する。また、同様に、先
行する処理ステージは可能な限り動作を続け、この場
合、データの流れのギャップが除去され得る。
【００１９】２． パイプライン回路を調整する制御信
号が生成され、これらの制御信号は最も近い隣接する処
理ステージに伝達される。データ流と同じ方向に制御信
号が流れる時は、この隣接する処理ステージはすぐ後の
処理ステージである。データ流と反対の方向に制御信号
が流れる場合は、この制御信号はすぐ直前の処理ステー
ジに伝達されるのである。
号が生成され、これらの制御信号は最も近い隣接する処
理ステージに伝達される。データ流と同じ方向に制御信
号が流れる時は、この隣接する処理ステージはすぐ後の
処理ステージである。データ流と反対の方向に制御信号
が流れる場合は、この制御信号はすぐ直前の処理ステー
ジに伝達されるのである。
【００２０】３． パイプライン回路内のデータはコー
ド化されて種々のタイプのデータが処理され得る。この
コード化は種々の大きさのデータパケットを含みパケッ
トの大きさは予め知る必要はない。 ４． データのタイプを記述するオーバーヘッドは出来
るだけ小さく出来る。 ５． 各処理ステージがその必要な動作に必要とされる
データのタイプの最少数だけ知るようにすることができ
る。しかしながら、データのタイプを認識しなくとも次
の処理ステージに全てのタイプのデータを転送すること
も出来る。このことは、隣接しない処理ステージ間のコ
ミュニケーションを可能にする。
ド化されて種々のタイプのデータが処理され得る。この
コード化は種々の大きさのデータパケットを含みパケッ
トの大きさは予め知る必要はない。 ４． データのタイプを記述するオーバーヘッドは出来
るだけ小さく出来る。 ５． 各処理ステージがその必要な動作に必要とされる
データのタイプの最少数だけ知るようにすることができ
る。しかしながら、データのタイプを認識しなくとも次
の処理ステージに全てのタイプのデータを転送すること
も出来る。このことは、隣接しない処理ステージ間のコ
ミュニケーションを可能にする。
【００２１】本発明の理解を容易にすべく又本発明がど
のように実行されるかを示すために添付の図面によって
以下に説明する。
のように実行されるかを示すために添付の図面によって
以下に説明する。
【００２２】
【実施例】本発明の好ましい実施例において用いられる
特徴の説明のために図１は６つの処理ステージからなる
パイプライン回路の６つのサイクルを非常に単純化して
示している。以下に更に詳述するように本発明の好まし
い実施例は図１に示されない７つの有利な特徴を含むも
のである。
特徴の説明のために図１は６つの処理ステージからなる
パイプライン回路の６つのサイクルを非常に単純化して
示している。以下に更に詳述するように本発明の好まし
い実施例は図１に示されない７つの有利な特徴を含むも
のである。
【００２３】図１において各列のブロックすなわちボッ
クスはＡ乃至Ｆとラベル付けされた各処理ステージ及び
１サイクルを示している。各ハッチングのされたボック
スは有効なデータを保持している処理ステージを示し、
有効なデータとはパイプラインの処理ステージのいずれ
か１において処理さるべきデータを意味する。データの
処理なしに単純に転送することだけを含む処理作業が終
了した後に、有効データは有効出力データとして処理ス
テージから送出される。
クスはＡ乃至Ｆとラベル付けされた各処理ステージ及び
１サイクルを示している。各ハッチングのされたボック
スは有効なデータを保持している処理ステージを示し、
有効なデータとはパイプラインの処理ステージのいずれ
か１において処理さるべきデータを意味する。データの
処理なしに単純に転送することだけを含む処理作業が終
了した後に、有効データは有効出力データとして処理ス
テージから送出される。
【００２４】実際のパイプライン回路は６つの処理ステ
ージより多いか又は少ない処理ステージを含み得ること
に注意すべきである。本発明はどのような数の処理ステ
ージを有するパイプライン回路にも適用できるのであ
る。さらにデータは複数の処理ステージにおいて処理さ
れ、その処理時間は処理ステージごとに異なるが必ずし
もこのことは必須ではない。
ージより多いか又は少ない処理ステージを含み得ること
に注意すべきである。本発明はどのような数の処理ステ
ージを有するパイプライン回路にも適用できるのであ
る。さらにデータは複数の処理ステージにおいて処理さ
れ、その処理時間は処理ステージごとに異なるが必ずし
もこのことは必須ではない。
【００２５】後述するクロック信号及びデータ信号に加
えてパイプライン回路は２つの制御信号“有効あるいは
有効性（Valid）”信号及び“受入れ（Accept）”信号
を転送してパイプライン回路内のデータの転送制御する
ようになっている。図示した如く隣接する処理ステージ
を接続する２つのラインの上側として示された有効信号
はフォワードすなわち下流に向う方向において各処理ス
テージから近接する装置すなわち他の処理ステージ又は
別のシステムに転送される。例えば、最後のパイプライ
ン処理ステージはそのデータを従属する処理回路に転送
する。“受入れ”信号は隣接処理ステージを接続する２
つのラインの下側に示されており、これは先行する処理
ステージに向うすなわち上流方向に転送されるのであ
る。
えてパイプライン回路は２つの制御信号“有効あるいは
有効性（Valid）”信号及び“受入れ（Accept）”信号
を転送してパイプライン回路内のデータの転送制御する
ようになっている。図示した如く隣接する処理ステージ
を接続する２つのラインの上側として示された有効信号
はフォワードすなわち下流に向う方向において各処理ス
テージから近接する装置すなわち他の処理ステージ又は
別のシステムに転送される。例えば、最後のパイプライ
ン処理ステージはそのデータを従属する処理回路に転送
する。“受入れ”信号は隣接処理ステージを接続する２
つのラインの下側に示されており、これは先行する処理
ステージに向うすなわち上流方向に転送されるのであ
る。
【００２６】図１においては示されていないが、データ
バスを構成する単一のライン又は複数の平行ラインから
なるデータラインが各パイプライン処理ステージに入り
又出て行くのである。以下において詳しく説明するよう
に、データが処理ステージ間においてデータラインを介
して転送される。第１の処理ステージは、例えば、画像
伝送システム、他のパイプライン回路等の受信回路から
なる先行するステージからデータ及び制御信号を受入れ
るか又はそのパイプライン内で処理さるべきデータの全
て又は一部を自身で生成する。後述する如く、“ステー
ジ”なる術語は任意の処理回路を意味し、例えばデータ
を単に転送するだけの回路であることもあるし、複数段
の他のパイプライン回路であることもあり得る。そし
て、このステージすなわち処理ステージはデータを生成
し、変更し、又除去するのである。
バスを構成する単一のライン又は複数の平行ラインから
なるデータラインが各パイプライン処理ステージに入り
又出て行くのである。以下において詳しく説明するよう
に、データが処理ステージ間においてデータラインを介
して転送される。第１の処理ステージは、例えば、画像
伝送システム、他のパイプライン回路等の受信回路から
なる先行するステージからデータ及び制御信号を受入れ
るか又はそのパイプライン内で処理さるべきデータの全
て又は一部を自身で生成する。後述する如く、“ステー
ジ”なる術語は任意の処理回路を意味し、例えばデータ
を単に転送するだけの回路であることもあるし、複数段
の他のパイプライン回路であることもあり得る。そし
て、このステージすなわち処理ステージはデータを生成
し、変更し、又除去するのである。
【００２７】パイプラインの処理ステージが次段に伝送
さるべき有効なデータを含んでいるときは、データの有
効性を示す有効性信号は直後の処理ステージ以外のステ
ージに転送される必要はない。従って、２ラインインタ
ーフェースが各処理ステージ間に設けられている。又、
第１のステージと先行する装置の間、最後の処理ステー
ジと後続の装置との間においても同様な２ラインインタ
ーフェースが設けられている。
さるべき有効なデータを含んでいるときは、データの有
効性を示す有効性信号は直後の処理ステージ以外のステ
ージに転送される必要はない。従って、２ラインインタ
ーフェースが各処理ステージ間に設けられている。又、
第１のステージと先行する装置の間、最後の処理ステー
ジと後続の装置との間においても同様な２ラインインタ
ーフェースが設けられている。
【００２８】これらの受入れ及び有効信号の各々はハイ
及びローの値を有しこれらの値は各々“Ｈ”及び“Ｌ”
として示される。本発明によるパイプラインの最も普通
の用い方はディジタル回路であり、ディジタル回路にお
いては高レベルは例えば論理“１”として示され、低レ
ベルは論理“０”として示される。しかしながら、本発
明はディジタル回路に限定されず、アナログ回路にも用
いられ得る。そして高レベルはある閾値よりも高い電圧
であり、低レベルはこれと同じか又は他の閾値よりも低
い電圧によって示される。ディジタル回路においては、
本発明はＣＭＯＳ、又はバイポーラトランジスタを用い
る回路によって形成され得る。
及びローの値を有しこれらの値は各々“Ｈ”及び“Ｌ”
として示される。本発明によるパイプラインの最も普通
の用い方はディジタル回路であり、ディジタル回路にお
いては高レベルは例えば論理“１”として示され、低レ
ベルは論理“０”として示される。しかしながら、本発
明はディジタル回路に限定されず、アナログ回路にも用
いられ得る。そして高レベルはある閾値よりも高い電圧
であり、低レベルはこれと同じか又は他の閾値よりも低
い電圧によって示される。ディジタル回路においては、
本発明はＣＭＯＳ、又はバイポーラトランジスタを用い
る回路によって形成され得る。
【００２９】本発明においてはディジタル回路において
も別な記憶装置及び有効信号の記憶のためのワイヤを必
要としない。必要なことはデータの有効性を示すものが
データと共に記憶されればよいのである。例えば国際規
格ＣＣＩＲ６０１において定められるディジタル値を表
わすディジタルテレビジョン画像データはある特定の値
をとることが許されていない。このシステムにおいて
は、８ビットバイナリ数値が用いられてピクチャサンプ
ル値を表わすが、０の値と２５５の値を用いることはで
きない。
も別な記憶装置及び有効信号の記憶のためのワイヤを必
要としない。必要なことはデータの有効性を示すものが
データと共に記憶されればよいのである。例えば国際規
格ＣＣＩＲ６０１において定められるディジタル値を表
わすディジタルテレビジョン画像データはある特定の値
をとることが許されていない。このシステムにおいて
は、８ビットバイナリ数値が用いられてピクチャサンプ
ル値を表わすが、０の値と２５５の値を用いることはで
きない。
【００３０】かかる画像信号が本発明によるパイプライ
ン回路において処理される場合、これらの値の１つの例
えば０が特定のステージにおけるデータの非有効性を示
すために用いられる。そしてこの場合、０を含まないデ
ータは全て有効とみなされ得る。この例においては、関
連するデータの有効性を記憶する別のラッチを含まな
い。そしてデータの有効性はデータと共に記憶されるの
である。
ン回路において処理される場合、これらの値の１つの例
えば０が特定のステージにおけるデータの非有効性を示
すために用いられる。そしてこの場合、０を含まないデ
ータは全て有効とみなされ得る。この例においては、関
連するデータの有効性を記憶する別のラッチを含まな
い。そしてデータの有効性はデータと共に記憶されるの
である。
【００３１】図１において、有効性信号の状態は各ステ
ージにおいて右に向いた矢印すなわち上側ラインの
“Ｈ”又は“Ｌ”によって示される。ステージＡからス
テージＢへの有効性信号はこの場合“Ｌ”すなわちロー
である。ステージＤからステージＥへの有効性信号は
“Ｈ”すなわちハイである。各ステージに供給される受
入れ信号の状態は下側のライン即ち左向きの矢印におけ
る“Ｈ”又は“Ｌ”として示される。ステージＥからス
テージＤへの受入れ信号は従ってハイであり、ステージ
Ｆの下流に接続した装置からの受入れ信号はローであ
る。
ージにおいて右に向いた矢印すなわち上側ラインの
“Ｈ”又は“Ｌ”によって示される。ステージＡからス
テージＢへの有効性信号はこの場合“Ｌ”すなわちロー
である。ステージＤからステージＥへの有効性信号は
“Ｈ”すなわちハイである。各ステージに供給される受
入れ信号の状態は下側のライン即ち左向きの矢印におけ
る“Ｈ”又は“Ｌ”として示される。ステージＥからス
テージＤへの受入れ信号は従ってハイであり、ステージ
Ｆの下流に接続した装置からの受入れ信号はローであ
る。
【００３２】下流の処理ステージから上流に隣接する処
理ステージへの受入れ信号がハイである限り後述する１
サイクルの間においてデータの伝送がなされる。もし受
入れ信号が２つの処理ステージ間においてローであるな
らば、２つの処理ステージ間のデータの転送はなされな
い。図１においてハッチングの付されたボックスは有効
な出力データを含むものとされ、その処理ステージから
次段の処理ステージへの有効性信号はハイである。図１
は処理ステージＢ、Ｄ及びＥが有効なデータを含むもの
として示している。処理ステージＡ、Ｃ及びＦは有効な
データを含んでいない。スタート時点において、処理ス
テージＡへの有効性信号はハイであり、このパイプライ
ン回路に供給されるデータが有効であることを意味して
いる。
理ステージへの受入れ信号がハイである限り後述する１
サイクルの間においてデータの伝送がなされる。もし受
入れ信号が２つの処理ステージ間においてローであるな
らば、２つの処理ステージ間のデータの転送はなされな
い。図１においてハッチングの付されたボックスは有効
な出力データを含むものとされ、その処理ステージから
次段の処理ステージへの有効性信号はハイである。図１
は処理ステージＢ、Ｄ及びＥが有効なデータを含むもの
として示している。処理ステージＡ、Ｃ及びＦは有効な
データを含んでいない。スタート時点において、処理ス
テージＡへの有効性信号はハイであり、このパイプライ
ン回路に供給されるデータが有効であることを意味して
いる。
【００３３】このとき、処理ステージＦへの受入れ信号
はローであり、従って、データが有効であるや否やを問
わず、処理ステージＦからデータは出力されない。な
お、有効なデータ及び有効でないデータの双方が処理指
定時間において伝送される。そして有効でないデータは
残しておく必要がないデータであり、重ね書きされてパ
イプライン回路から除去され、一方、有効データは次段
の装置において用いられたり処理されるために残さなけ
ればならないので重ね書きされてはならない。図１にお
いて示したパイプライン回路においては処理ステージＥ
が有効データＤ１を含み処理ステージＤは有効データＤ
２を含み処理ステージＢは有効データＤ３を含みパイプ
ラインの上流に接続された図示しない装置はデータＤ４
を含みこのデータはこのパイプラインに転送されて処理
される。処理ステージＢ，Ｄ及びＥは上流の装置と共に
有効データを含みこれらの処理ステージ又は装置から各
次段の処理ステージに供給される有効性信号はハイであ
る。処理ステージＡ，Ｃ及びＦからの有効性信号は、し
かしながら、これらのステージが有効データを含まない
故にローである。ここでこのパイプラインの下流に接続
された装置がパイプライン回路からのデータを受入れる
準備をしてしないと仮定する。このことは処理ステージ
Ｆへの受入れ信号をローとすることによって示すことが
できる。しかしながら、処理ステージＦ自身は有効デー
タを含まず従って前の処理ステージＥからのデータを受
入れることができる。従って、処理ステージＦから処理
ステージＥへの受入れ信号はハイの値をとる。
はローであり、従って、データが有効であるや否やを問
わず、処理ステージＦからデータは出力されない。な
お、有効なデータ及び有効でないデータの双方が処理指
定時間において伝送される。そして有効でないデータは
残しておく必要がないデータであり、重ね書きされてパ
イプライン回路から除去され、一方、有効データは次段
の装置において用いられたり処理されるために残さなけ
ればならないので重ね書きされてはならない。図１にお
いて示したパイプライン回路においては処理ステージＥ
が有効データＤ１を含み処理ステージＤは有効データＤ
２を含み処理ステージＢは有効データＤ３を含みパイプ
ラインの上流に接続された図示しない装置はデータＤ４
を含みこのデータはこのパイプラインに転送されて処理
される。処理ステージＢ，Ｄ及びＥは上流の装置と共に
有効データを含みこれらの処理ステージ又は装置から各
次段の処理ステージに供給される有効性信号はハイであ
る。処理ステージＡ，Ｃ及びＦからの有効性信号は、し
かしながら、これらのステージが有効データを含まない
故にローである。ここでこのパイプラインの下流に接続
された装置がパイプライン回路からのデータを受入れる
準備をしてしないと仮定する。このことは処理ステージ
Ｆへの受入れ信号をローとすることによって示すことが
できる。しかしながら、処理ステージＦ自身は有効デー
タを含まず従って前の処理ステージＥからのデータを受
入れることができる。従って、処理ステージＦから処理
ステージＥへの受入れ信号はハイの値をとる。
【００３４】同様に処理ステージＥは有効なデータを含
んでおらず、処理ステージＦはこのデータを受入れるこ
とができる故、有効データＤ１がまず処理ステージＦに
転送される限り処理ステージＥは新しいデータを受入れ
ることができる。換言すれば、処理ステージＦが次段へ
データを転送出来ないものの他の処理ステージは全て重
ね書きされたり消失したりする有効データがないのでデ
ータの受入れをなすことができる。サイクル１の終りに
おいて、データは右側に１ステップシフトする。この状
態がサイクル２として示されている。
んでおらず、処理ステージＦはこのデータを受入れるこ
とができる故、有効データＤ１がまず処理ステージＦに
転送される限り処理ステージＥは新しいデータを受入れ
ることができる。換言すれば、処理ステージＦが次段へ
データを転送出来ないものの他の処理ステージは全て重
ね書きされたり消失したりする有効データがないのでデ
ータの受入れをなすことができる。サイクル１の終りに
おいて、データは右側に１ステップシフトする。この状
態がサイクル２として示されている。
【００３５】図１に示した例においてはステージＦの下
流の装置はまだ新しいデータを受入れる準備が出来てい
ないのでサイクル２においては処理ステージＦへの受入
れ信号がいまだローである。したがって、処理ステージ
Ｆは有効データＤ１が重ね書きされて消失する虞れがあ
る故新しいデータの受入れが出来ない。従って、処理ス
テージＦから処理ステージＥへの受入れ信号はローの状
態である。また処理ステージＥから処理ステージＤへの
受入れ信号は処理ステージＥが有効データＤを含んでい
る故ローである。しかしながら、処理ステージＡ乃至Ｄ
の全てのステージはそれらが有効なデータを含まないか
その有効データを下流側にシフトさせることができる
故、新しいデータを受入れることができ、このことを受
入れ信号をハイとすることによって、直前の前段のステ
ージにこの状態を通知する。
流の装置はまだ新しいデータを受入れる準備が出来てい
ないのでサイクル２においては処理ステージＦへの受入
れ信号がいまだローである。したがって、処理ステージ
Ｆは有効データＤ１が重ね書きされて消失する虞れがあ
る故新しいデータの受入れが出来ない。従って、処理ス
テージＦから処理ステージＥへの受入れ信号はローの状
態である。また処理ステージＥから処理ステージＤへの
受入れ信号は処理ステージＥが有効データＤを含んでい
る故ローである。しかしながら、処理ステージＡ乃至Ｄ
の全てのステージはそれらが有効なデータを含まないか
その有効データを下流側にシフトさせることができる
故、新しいデータを受入れることができ、このことを受
入れ信号をハイとすることによって、直前の前段のステ
ージにこの状態を通知する。
【００３６】図１のパイプライン回路のサイクル２の後
の状態がサイクル３の列において図示されている。例え
ば処理ステージＦの下流の装置がいまだ新データを受入
れる準備が出来ていないとすれば、ステージＦへの受入
れ信号はローのままである。処理ステージＥ及びＦは従
ってブロックされているもののサイクル３においては処
理ステージＤが有効データＤ３を受入れてその処理ステ
ージに既にあった有効でないデータの上に重ね書きされ
る。処理ステージＤはサイクル３においてデータＤ３を
転送することができないので、新しいデータを受入れる
ことができず、処理ステージＣの受入れ信号をローに維
持する。しかしながら処理ステージＡ乃至Ｃは新しいデ
ータを受入れる準備ができ、このことを対応する受入れ
信号をハイとすることによって示す。なお、データＤ４
は処理ステージＡから処理ステージＢにシフトされる。
の状態がサイクル３の列において図示されている。例え
ば処理ステージＦの下流の装置がいまだ新データを受入
れる準備が出来ていないとすれば、ステージＦへの受入
れ信号はローのままである。処理ステージＥ及びＦは従
ってブロックされているもののサイクル３においては処
理ステージＤが有効データＤ３を受入れてその処理ステ
ージに既にあった有効でないデータの上に重ね書きされ
る。処理ステージＤはサイクル３においてデータＤ３を
転送することができないので、新しいデータを受入れる
ことができず、処理ステージＣの受入れ信号をローに維
持する。しかしながら処理ステージＡ乃至Ｃは新しいデ
ータを受入れる準備ができ、このことを対応する受入れ
信号をハイとすることによって示す。なお、データＤ４
は処理ステージＡから処理ステージＢにシフトされる。
【００３７】サイクル４において、処理ステージＦの下
流の装置が新しいデータを受入れる用意ができたとして
いる。この場合処理ステージＦへの受入れ信号がハイと
なって受入れ準備が出来たことを示す。処理ステージＣ
ないしＦが有効なデータを有しこれらのステージは下流
にデータをシフトできる故新データを受入れることがで
きる。従ってこれらの各ステージはその受入れ信号をハ
イとして出力する。
流の装置が新しいデータを受入れる用意ができたとして
いる。この場合処理ステージＦへの受入れ信号がハイと
なって受入れ準備が出来たことを示す。処理ステージＣ
ないしＦが有効なデータを有しこれらのステージは下流
にデータをシフトできる故新データを受入れることがで
きる。従ってこれらの各ステージはその受入れ信号をハ
イとして出力する。
【００３８】パイプライン回路の最終ステージすなわち
処理ステージＦへの受入れ信号がハイである限り、図１
に示すパイプライン回路は剛直なパイプラインとして作
用し単純に各サイクルにおいて１ステップだけ下流にデ
ータをシフトする。従って、サイクル４において処理ス
テージＦに含まれていたデータＤ１はサイクル５におい
てパイプラインの次段の装置にシフトして送出され他の
データも１ステップだけ下流にシフトされるのである。
処理ステージＦへの受入れ信号がハイである限り、図１
に示すパイプライン回路は剛直なパイプラインとして作
用し単純に各サイクルにおいて１ステップだけ下流にデ
ータをシフトする。従って、サイクル４において処理ス
テージＦに含まれていたデータＤ１はサイクル５におい
てパイプラインの次段の装置にシフトして送出され他の
データも１ステップだけ下流にシフトされるのである。
【００３９】ここで、処理ステージＦへの受入れ信号が
サイクル５においてローになるとしている。このことは
処理ステージＤないしＦが再び新しいデータを受入れる
ことができないことを意味し、これらのステージから直
前のステージへの受入れ信号がローとなるのである。し
たがって、データＤ５はシフトされるものの、データＤ
２、Ｄ３及びＤ４は下流にシフトされ得ない。サイクル
５の後のパイプライン回路の状態が図１のサイクル６と
して示されている。
サイクル５においてローになるとしている。このことは
処理ステージＤないしＦが再び新しいデータを受入れる
ことができないことを意味し、これらのステージから直
前のステージへの受入れ信号がローとなるのである。し
たがって、データＤ５はシフトされるものの、データＤ
２、Ｄ３及びＤ４は下流にシフトされ得ない。サイクル
５の後のパイプライン回路の状態が図１のサイクル６と
して示されている。
【００４０】本発明による実施例のパイプライン回路の
次段の空の処理ステージを充填する機能は非常に有効で
ある。なんとなれば、処理ステージの相互間を切離すこ
とができるからである。換言すれば、１つの処理ステー
ジがデータを受入れる準備ができていなくともパイプラ
イン全体が停止する必要がなくまた遅延した処理ステー
ジを待つ必要もないからである。さらに、１つの処理ス
テージが有効データを受入れることが出来ない時パイプ
ライン内に一時的な“壁”を形成するのでありこの
“壁”の下流の処理ステージは有効データをシフトする
ことを続けることができ、そして壁の処理ステージの左
側のステージはデータを受入れることができ、さらに有
効データを下流に転送することができるのである。ま
た、パイプラインの処理ステージのいくつかが一時的に
新しいデータを受入れることがなくとも他の処理ステー
ジが普通に動作を続けることができるのである。特に、
本発明によるパイプライン回路はステージＡが次のステ
ージのデータ受入れ準備が出来ていない故に転送されな
い有効データを含まない限りステージＡへのデータ受入
れを続けることが出来るのである。この例に示すように
１又はそれ以上の処理ステージがブロックされていると
きであってもデータはステージ間において伝送されかつ
パイプライン回路へ供給され得るのである。
次段の空の処理ステージを充填する機能は非常に有効で
ある。なんとなれば、処理ステージの相互間を切離すこ
とができるからである。換言すれば、１つの処理ステー
ジがデータを受入れる準備ができていなくともパイプラ
イン全体が停止する必要がなくまた遅延した処理ステー
ジを待つ必要もないからである。さらに、１つの処理ス
テージが有効データを受入れることが出来ない時パイプ
ライン内に一時的な“壁”を形成するのでありこの
“壁”の下流の処理ステージは有効データをシフトする
ことを続けることができ、そして壁の処理ステージの左
側のステージはデータを受入れることができ、さらに有
効データを下流に転送することができるのである。ま
た、パイプラインの処理ステージのいくつかが一時的に
新しいデータを受入れることがなくとも他の処理ステー
ジが普通に動作を続けることができるのである。特に、
本発明によるパイプライン回路はステージＡが次のステ
ージのデータ受入れ準備が出来ていない故に転送されな
い有効データを含まない限りステージＡへのデータ受入
れを続けることが出来るのである。この例に示すように
１又はそれ以上の処理ステージがブロックされていると
きであってもデータはステージ間において伝送されかつ
パイプライン回路へ供給され得るのである。
【００４１】図１に示した本発明による実施例において
は次段のステージから受け取る受入れ信号を各ステージ
において記憶するようにはなっておらず、下流のステー
ジへの受入れ信号がローになったときはいつでも、この
ロー信号が隣接するステージが有効データを含まない限
り上流に転送されるようになっている。たとえば、図１
において、ステージＦへの受入れ信号がサイクル１にお
いてローであるとして、サイクル２においてステージＦ
からのロー信号がステージＤに転送されるのである。
は次段のステージから受け取る受入れ信号を各ステージ
において記憶するようにはなっておらず、下流のステー
ジへの受入れ信号がローになったときはいつでも、この
ロー信号が隣接するステージが有効データを含まない限
り上流に転送されるようになっている。たとえば、図１
において、ステージＦへの受入れ信号がサイクル１にお
いてローであるとして、サイクル２においてステージＦ
からのロー信号がステージＤに転送されるのである。
【００４２】サイクル３においてデータＤ３が処理ステ
ージＤにラッチされたとき４ステージ上流のステージＣ
に受入れ信号を転送するのである。サイクル４において
ステージＦへの受入れ信号がハイになった時この受入れ
信号はステージＣに達するのである。換言すれば、受入
れ信号の変化は４ステージの上流に伝搬するのである。
しかしながら図１に示した実施例においては、もし中間
のステージが新データを受入れることができるならばパ
イプラインの始め（頭のステージ）まで全て受入れ信号
を伝搬させる必要はない。
ージＤにラッチされたとき４ステージ上流のステージＣ
に受入れ信号を転送するのである。サイクル４において
ステージＦへの受入れ信号がハイになった時この受入れ
信号はステージＣに達するのである。換言すれば、受入
れ信号の変化は４ステージの上流に伝搬するのである。
しかしながら図１に示した実施例においては、もし中間
のステージが新データを受入れることができるならばパ
イプラインの始め（頭のステージ）まで全て受入れ信号
を伝搬させる必要はない。
【００４３】図１に示された実施例においては、各処理
ステージは別々の入力及び出力データラッチを必要とし
ステージ間のデータ伝送を意図しない重ね書きをなくす
ようになっている。また図１に示されたパイプライン回
路が下流の処理ステージがブロックされてデータを転送
することができないとき“圧縮（ｃｏｍｐｒｅｓｓ）”
をなすことが出来るものの、このパイプラインは“伸長
（ｅｘｐａｎｄ）”してステージ間に有効データを含ま
ないステージを生成することはしない。むしろ有効なデ
ータが第１の処理ステージに供給されない間のサイクル
に圧縮能力が依存している。
ステージは別々の入力及び出力データラッチを必要とし
ステージ間のデータ伝送を意図しない重ね書きをなくす
ようになっている。また図１に示されたパイプライン回
路が下流の処理ステージがブロックされてデータを転送
することができないとき“圧縮（ｃｏｍｐｒｅｓｓ）”
をなすことが出来るものの、このパイプラインは“伸長
（ｅｘｐａｎｄ）”してステージ間に有効データを含ま
ないステージを生成することはしない。むしろ有効なデ
ータが第１の処理ステージに供給されない間のサイクル
に圧縮能力が依存している。
【００４４】例えばサイクル４において、ステージＦへ
の受入れ信号がローのままでありステージＡ及びＢに有
効なデータが充填されたとすると、ステージＡに有効デ
ータが供給され続ける限りこのパイプライン回路は更に
圧縮動作をすることは出来ず有効な入力データは消失し
てしまう。図１に示したパイプライン回路は有効データ
を含まないステージがある限り圧縮動作をする故データ
の消失のリスクを減少させている。
の受入れ信号がローのままでありステージＡ及びＢに有
効なデータが充填されたとすると、ステージＡに有効デ
ータが供給され続ける限りこのパイプライン回路は更に
圧縮動作をすることは出来ず有効な入力データは消失し
てしまう。図１に示したパイプライン回路は有効データ
を含まないステージがある限り圧縮動作をする故データ
の消失のリスクを減少させている。
【００４５】図２及び３は本発明の他の実施例を示し、
この実施例は論理態様における圧縮及び伸長動作をなす
ことができ、直前の先行ステージの受入れ信号の伝搬を
制限する回路を含んでいる。この実施例を実現する回路
が以下に詳細に説明されるものの図２及び３は動作原理
を示すのである。比較を容易にするために入力データ及
び受入れ信号は図２及び３において図１の実施例と同様
に示してある。従って、処理ステージＥ，Ｄ及びＢは有
効データＤ１，Ｄ２及びＤ３を各々含んでいる。ステー
ジＦへの受入れ信号はローでありデータＤ４が最初の処
理ステージＡに供給される。図２及び３においては、隣
接する処理ステージの館を接続する３つのラインが示さ
れている。これらの３つのラインのうち一番上のライン
はバスデータラインであり、中間のラインは有効信号が
転送されるラインであり、一番下のラインは受入れ信号
が転送されるラインである。前の実施例と同様にサイク
ル４以外においてはステージＦへの受入れ信号はローと
なっている。更に追加データＤ５がサイクル４において
パイプライン回路に供給される。
この実施例は論理態様における圧縮及び伸長動作をなす
ことができ、直前の先行ステージの受入れ信号の伝搬を
制限する回路を含んでいる。この実施例を実現する回路
が以下に詳細に説明されるものの図２及び３は動作原理
を示すのである。比較を容易にするために入力データ及
び受入れ信号は図２及び３において図１の実施例と同様
に示してある。従って、処理ステージＥ，Ｄ及びＢは有
効データＤ１，Ｄ２及びＤ３を各々含んでいる。ステー
ジＦへの受入れ信号はローでありデータＤ４が最初の処
理ステージＡに供給される。図２及び３においては、隣
接する処理ステージの館を接続する３つのラインが示さ
れている。これらの３つのラインのうち一番上のライン
はバスデータラインであり、中間のラインは有効信号が
転送されるラインであり、一番下のラインは受入れ信号
が転送されるラインである。前の実施例と同様にサイク
ル４以外においてはステージＦへの受入れ信号はローと
なっている。更に追加データＤ５がサイクル４において
パイプライン回路に供給される。
【００４６】図２及び３において、各処理ステージは２
つに分割されたブロックによって示されており、これは
各ステージが一次及び二次データ記憶素子を含むことを
示している。図２及び３において、一次データ記憶は各
ステージの右半分によって示されているが、これは単に
図示のための目的である。図２及び３に示すように、あ
るステージへの受入れ信号がハイである限り所与のサイ
クルにおいてそのステージの一次記憶素子から次段のス
テージの二次記憶素子へデータが転送される。従って、
処理ステージＦへの受入れ信号がローであるものの他の
ステージへの受入れ信号はハイである故サイクル２にお
いて、データＤ１，Ｄ２及びＤ３が１つのステージだけ
図の右方向すなわちフォワード方向にシフトされデータ
Ｄ４が第１の処理ステージＡに供給される。この時点ま
では、図２及び３に示した実施例のパイプライン回路は
図１に示した実施例のパイプライン回路と同様に動作す
る。しかしながら、ステージＦへの受入れ信号がローで
あるもののステージＦからＥへの受入れ信号はハイであ
る。二次記憶素子の故に、以下に述べるごとく、ローの
受入れ信号をステージＦを越えてさらに上流に伝搬させ
る必要はない。ステージＥへの受入れ信号をハイに維持
したままにすることによってステージＦは新しいデータ
の受入れ準備を通知する。ステージＦは、サイクル３に
おいて、一次記憶素子内のデータＤ１を下流に転送する
ことが出来ない（ステージＦへの受入れ信号がローであ
る）故に、ステージＥはデータＤ２をステージＦの二次
記憶素子に転送する。ステージＦの一次及び二次記憶素
子の双方が転送され得ない有効データを含む故、ステー
ジＦからステージＥへの受入れ信号はローにセットされ
る。これはサイクル２に対して１つのステージだけロー
の受入れ信号が上流に伝搬されることを示している。と
ころで、この受入れ信号は図１の実施例においてはステ
ージＣまで上流に伝搬されねばならなかったのである。
つに分割されたブロックによって示されており、これは
各ステージが一次及び二次データ記憶素子を含むことを
示している。図２及び３において、一次データ記憶は各
ステージの右半分によって示されているが、これは単に
図示のための目的である。図２及び３に示すように、あ
るステージへの受入れ信号がハイである限り所与のサイ
クルにおいてそのステージの一次記憶素子から次段のス
テージの二次記憶素子へデータが転送される。従って、
処理ステージＦへの受入れ信号がローであるものの他の
ステージへの受入れ信号はハイである故サイクル２にお
いて、データＤ１，Ｄ２及びＤ３が１つのステージだけ
図の右方向すなわちフォワード方向にシフトされデータ
Ｄ４が第１の処理ステージＡに供給される。この時点ま
では、図２及び３に示した実施例のパイプライン回路は
図１に示した実施例のパイプライン回路と同様に動作す
る。しかしながら、ステージＦへの受入れ信号がローで
あるもののステージＦからＥへの受入れ信号はハイであ
る。二次記憶素子の故に、以下に述べるごとく、ローの
受入れ信号をステージＦを越えてさらに上流に伝搬させ
る必要はない。ステージＥへの受入れ信号をハイに維持
したままにすることによってステージＦは新しいデータ
の受入れ準備を通知する。ステージＦは、サイクル３に
おいて、一次記憶素子内のデータＤ１を下流に転送する
ことが出来ない（ステージＦへの受入れ信号がローであ
る）故に、ステージＥはデータＤ２をステージＦの二次
記憶素子に転送する。ステージＦの一次及び二次記憶素
子の双方が転送され得ない有効データを含む故、ステー
ジＦからステージＥへの受入れ信号はローにセットされ
る。これはサイクル２に対して１つのステージだけロー
の受入れ信号が上流に伝搬されることを示している。と
ころで、この受入れ信号は図１の実施例においてはステ
ージＣまで上流に伝搬されねばならなかったのである。
【００４７】ステージＡ乃至Ｅはそれらのデータを転送
することができる故、これらのステージからの直前のス
テージへの受入れ信号はハイにセットされる。従って、
データＤ３及びＤ４は右方向に１つのステージだけシフ
トされてサイクル４においてこれらのデータはステージ
Ｅ及びステージＣの一次データ記憶素子にそれぞれロー
ディングされる。ステージＥはその一次記憶素子内に有
効なデータＤ３を含んでいるもののその二次記憶素子は
有効なデータの重ね書きの危険なく他のデータを記憶す
るために用いることができる。
することができる故、これらのステージからの直前のス
テージへの受入れ信号はハイにセットされる。従って、
データＤ３及びＤ４は右方向に１つのステージだけシフ
トされてサイクル４においてこれらのデータはステージ
Ｅ及びステージＣの一次データ記憶素子にそれぞれロー
ディングされる。ステージＥはその一次記憶素子内に有
効なデータＤ３を含んでいるもののその二次記憶素子は
有効なデータの重ね書きの危険なく他のデータを記憶す
るために用いることができる。
【００４８】前の実施例と同様にサイクル４においてス
テージＦへの受入れ信号がハイになると仮定する。この
ことはこのパイプラインがデータを送出する次段の装置
がデータを受入れる準備が出来たことを示す。しかしな
がら、処理ステージＦはその受入れ信号をローにセット
しステージＥに対してはステージＦが新しいデータを受
入れる準備が出来ていないことを示す。各サイクルにお
ける受入れ信号が次のサイクルにおいて何が生ずるか即
ち、データが転送されるか又はデータがその位置に止ま
るべきかを示すことに注目されたい。サイクル４から５
に移行した時データＤ１はステージＦから次段の装置に
転送されデータＤ２がステージＦの二次記憶素子から一
次記憶素子にシフトせしめられる一方、ステージＥ内の
データＤ３はステージＦに転送されない。データＤ４及
びＤ５は次のステージの受入れ信号がハイである故通常
の如く次のステージに転送されるのである。
テージＦへの受入れ信号がハイになると仮定する。この
ことはこのパイプラインがデータを送出する次段の装置
がデータを受入れる準備が出来たことを示す。しかしな
がら、処理ステージＦはその受入れ信号をローにセット
しステージＥに対してはステージＦが新しいデータを受
入れる準備が出来ていないことを示す。各サイクルにお
ける受入れ信号が次のサイクルにおいて何が生ずるか即
ち、データが転送されるか又はデータがその位置に止ま
るべきかを示すことに注目されたい。サイクル４から５
に移行した時データＤ１はステージＦから次段の装置に
転送されデータＤ２がステージＦの二次記憶素子から一
次記憶素子にシフトせしめられる一方、ステージＥ内の
データＤ３はステージＦに転送されない。データＤ４及
びＤ５は次のステージの受入れ信号がハイである故通常
の如く次のステージに転送されるのである。
【００４９】サイクル４及び５におけるパイプライン回
路の状態を比較すると、二次記憶素子を設けたことによ
って図２及び３のパイプライン回路が拡張し有効データ
が供給されるべきデータ記憶素子の自由度を増すのであ
る。例えば、サイクル４において、データブロックＤ
１，Ｄ２及びＤ３がステージＦへの受入れ信号がハイに
なるまで転送されない故に“堅い壁”を形成する。一旦
この受入れ信号がハイになると、データＤ１がパイプラ
イン回路から送出され、データＤ２がステージＦの一次
記憶素子にシフトされ、ステージＦの二次記憶素子が次
段の装置のデータＤ２の受入れが不能であってパイプラ
イン回路が再び圧縮をしなければならないとき新しいデ
ータを受入れることができるのである。このことがサイ
クル６において示されている。すなわち、データＤ３が
ステージＦの二次記憶素子にシフトされてデータＤ４が
ステージＤからステージＥに通常の如く転送されるので
ある。
路の状態を比較すると、二次記憶素子を設けたことによ
って図２及び３のパイプライン回路が拡張し有効データ
が供給されるべきデータ記憶素子の自由度を増すのであ
る。例えば、サイクル４において、データブロックＤ
１，Ｄ２及びＤ３がステージＦへの受入れ信号がハイに
なるまで転送されない故に“堅い壁”を形成する。一旦
この受入れ信号がハイになると、データＤ１がパイプラ
イン回路から送出され、データＤ２がステージＦの一次
記憶素子にシフトされ、ステージＦの二次記憶素子が次
段の装置のデータＤ２の受入れが不能であってパイプラ
イン回路が再び圧縮をしなければならないとき新しいデ
ータを受入れることができるのである。このことがサイ
クル６において示されている。すなわち、データＤ３が
ステージＦの二次記憶素子にシフトされてデータＤ４が
ステージＤからステージＥに通常の如く転送されるので
ある。
【００５０】図４、５、６及び７（全体として図４と称
する）は、本発明による好ましいパイプライン回路の実
施例を示している。この実施例のパイプライン回路は位
相φ０及びφ１の互いに重なり合わない２位相クロック
を用いて図２及び３の回路構成を活用している。２位相
クロックが好ましいものの、３以上の位相のクロックを
用いて本発明による実施例を駆動することも可能であ
る。
する）は、本発明による好ましいパイプライン回路の実
施例を示している。この実施例のパイプライン回路は位
相φ０及びφ１の互いに重なり合わない２位相クロック
を用いて図２及び３の回路構成を活用している。２位相
クロックが好ましいものの、３以上の位相のクロックを
用いて本発明による実施例を駆動することも可能であ
る。
【００５１】図４において、各処理ステージは一次及び
二次記憶素子を示す２分割ボックスによって示されてい
る。有効性信号及びデータラインによって各ステージが
結合されているものの図示の容易のために受入れ信号の
みが図４においては示されている。受入れ信号のいずれ
かのクロック位相中における状態変化がローからハイへ
の変化を示すために上向きの矢印を用い又ハイからロー
への変化を示す為に下向きの矢印を用いることによって
示されている。１つの記憶素子から他の記憶素子へのデ
ータの転送は大なる白抜きの矢印によって示されてい
る。あるステージの一次又は二次記憶素子からの有効性
信号は記憶素子が有効データを含む限りハイとなってい
る。
二次記憶素子を示す２分割ボックスによって示されてい
る。有効性信号及びデータラインによって各ステージが
結合されているものの図示の容易のために受入れ信号の
みが図４においては示されている。受入れ信号のいずれ
かのクロック位相中における状態変化がローからハイへ
の変化を示すために上向きの矢印を用い又ハイからロー
への変化を示す為に下向きの矢印を用いることによって
示されている。１つの記憶素子から他の記憶素子へのデ
ータの転送は大なる白抜きの矢印によって示されてい
る。あるステージの一次又は二次記憶素子からの有効性
信号は記憶素子が有効データを含む限りハイとなってい
る。
【００５２】図４においては、各サイクルがクロック位
相φ０及びφ１の全期間を含むように示されている。以
下に詳細に説明する如くデータは各ステージの左側のボ
ックスとして示されている二次記憶素子から各ステージ
における右側のボックスとして示されている一次記憶素
子にクロックサイクルφ１の間に転送され、あるステー
ジの一次記憶素子から次段のステージの二次記憶素子に
データがクロックサイクルφ０の間に転送される。図４
の回路においては各ステージの一次及び二次記憶素子が
内部受入れラインによって接続されて受入れ信号が処理
ステージから処理ステージへ転送されるのと同様な態様
にて受入れ信号が転送される。
相φ０及びφ１の全期間を含むように示されている。以
下に詳細に説明する如くデータは各ステージの左側のボ
ックスとして示されている二次記憶素子から各ステージ
における右側のボックスとして示されている一次記憶素
子にクロックサイクルφ１の間に転送され、あるステー
ジの一次記憶素子から次段のステージの二次記憶素子に
データがクロックサイクルφ０の間に転送される。図４
の回路においては各ステージの一次及び二次記憶素子が
内部受入れラインによって接続されて受入れ信号が処理
ステージから処理ステージへ転送されるのと同様な態様
にて受入れ信号が転送される。
【００５３】図４に示す如くサイクル１の位相φ１にお
いては、ステージＥ、Ｄ及びＢの二次記憶素子にシフト
されたデータＤ１，Ｄ２及びＤ３が各ステージの一次記
憶素子にシフトされる。サイクル１の位相φ１におい
て、パイプライン回路は図２及び３のサイクル１に示さ
れたと同様な構成を呈するのである。前と同様にステー
ジＦへの受入れ信号はローであると仮定される。しかし
ながら、図４に示したように、ステージＦの一次記憶素
子への受入れ信号はローである一方、この記憶素子は有
効なデータを含まない故二次記憶素子への受入れ信号は
ハイにセットされる。
いては、ステージＥ、Ｄ及びＢの二次記憶素子にシフト
されたデータＤ１，Ｄ２及びＤ３が各ステージの一次記
憶素子にシフトされる。サイクル１の位相φ１におい
て、パイプライン回路は図２及び３のサイクル１に示さ
れたと同様な構成を呈するのである。前と同様にステー
ジＦへの受入れ信号はローであると仮定される。しかし
ながら、図４に示したように、ステージＦの一次記憶素
子への受入れ信号はローである一方、この記憶素子は有
効なデータを含まない故二次記憶素子への受入れ信号は
ハイにセットされる。
【００５４】ステージＦの二次記憶素子は有効なデータ
を含まない故、ステージＦの二次記憶素子からステージ
Ｅの一次記憶素子への受入れ信号はハイにセットされ
る。前と同様に、ステージＦの一次記憶素子はデータを
受入れることができる故全ての上流の一次及び二次記憶
素子のデータは有効データへの重ね書きなく下流にシフ
トされ得る。１つのステージからの次のステージへのデ
ータのシフトはサイクル２の次の位相φ０において生ず
る。例えば、ステージＥの一次記憶素子に含まれる有効
データＤ１はステージＦの二次記憶素子にシフトされ、
データＤ４はこのパイプライン回路すなわちステージＡ
の二次記憶素子に供給されるのである。
を含まない故、ステージＦの二次記憶素子からステージ
Ｅの一次記憶素子への受入れ信号はハイにセットされ
る。前と同様に、ステージＦの一次記憶素子はデータを
受入れることができる故全ての上流の一次及び二次記憶
素子のデータは有効データへの重ね書きなく下流にシフ
トされ得る。１つのステージからの次のステージへのデ
ータのシフトはサイクル２の次の位相φ０において生ず
る。例えば、ステージＥの一次記憶素子に含まれる有効
データＤ１はステージＦの二次記憶素子にシフトされ、
データＤ４はこのパイプライン回路すなわちステージＡ
の二次記憶素子に供給されるのである。
【００５５】サイクル２の位相φ０においてはステージ
Ｆの一次記憶素子はいまだ有効なデータを含まない故ス
テージＦの一次記憶素子から二次記憶素子への受入れ信
号はハイにとどまっている。サイクル２の位相φ１にお
いて、データは右方にシフトされ、すなわち、各ステー
ジにおいて二次記憶素子から一次記憶素子へデータがシ
フトせしめられる。
Ｆの一次記憶素子はいまだ有効なデータを含まない故ス
テージＦの一次記憶素子から二次記憶素子への受入れ信
号はハイにとどまっている。サイクル２の位相φ１にお
いて、データは右方にシフトされ、すなわち、各ステー
ジにおいて二次記憶素子から一次記憶素子へデータがシ
フトせしめられる。
【００５６】しかしながら、ステージＦの一次記憶素子
に有効データがローディングされて、なお、ステージＦ
への下流の装置からの受入れ信号がいまだローである場
合有効データＤ１に対して重ね書きあるいは消滅なしに
ステージＦの二次記憶素子にデータをシフトすることは
できない。故に、ステージＦの一次記憶素子から二次記
憶素子への受入れ信号はローとなる。しかしながら、デ
ータＤには、なおステージＦの二次記憶素子にシフトさ
れ得る。なんとなればこの二次記憶素子は有効なデータ
を含まず、その受入れ出力がハイであるからである。
に有効データがローディングされて、なお、ステージＦ
への下流の装置からの受入れ信号がいまだローである場
合有効データＤ１に対して重ね書きあるいは消滅なしに
ステージＦの二次記憶素子にデータをシフトすることは
できない。故に、ステージＦの一次記憶素子から二次記
憶素子への受入れ信号はローとなる。しかしながら、デ
ータＤには、なおステージＦの二次記憶素子にシフトさ
れ得る。なんとなればこの二次記憶素子は有効なデータ
を含まず、その受入れ出力がハイであるからである。
【００５７】サイクル３の位相φ１において先行するス
テージの全てにおいてデータのシフトが可能であるにも
拘らずステージＦの一次記憶素子へのデータＤ２のシフ
トが不可能である。しかしながら、ステージＦの二次記
憶素子への有効データのローディングが一旦なされる
と、ステージＦはこのデータを転送することができずそ
の受入れ出力をローとする。ステージＦへの受入れ信号
がローであるとすると、ステージＦの上流のデータは、
ステージＥの一次記憶素子に次の有効なデータブロック
Ｄ３が達するまで各クロック位相においてステージ間及
びステージ内でのシフトが継続してなされる。図示した
如くこの状態はサイクル４の位相φ１の間に生ずる。
テージの全てにおいてデータのシフトが可能であるにも
拘らずステージＦの一次記憶素子へのデータＤ２のシフ
トが不可能である。しかしながら、ステージＦの二次記
憶素子への有効データのローディングが一旦なされる
と、ステージＦはこのデータを転送することができずそ
の受入れ出力をローとする。ステージＦへの受入れ信号
がローであるとすると、ステージＦの上流のデータは、
ステージＥの一次記憶素子に次の有効なデータブロック
Ｄ３が達するまで各クロック位相においてステージ間及
びステージ内でのシフトが継続してなされる。図示した
如くこの状態はサイクル４の位相φ１の間に生ずる。
【００５８】サイクル５の位相φ５の間においてデータ
Ｄ３がステージＥの一次記憶素子にローディングされ
る。このデータは更にシフトされることが出来ないの
で、ステージＥの一次記憶素子の出力の受入れ信号はＥ
の一次記憶素子の出力の受入れ信号はローにセットされ
る。上流のデータは通常の如くシフトされ得る。図２及
び３のサイクル５においてパイプライン回路の下流に接
続された装置がパイプラインの出力データを受入れるこ
とができると仮定する。そうするとこの下流の装置はサ
イクル４の位相をφ１の間においてステージＦへの受入
れ信号をハイにセットする。ステージＦの一次記憶素子
はこのとき右方にデータをシフトすることができ、新し
いデータを受入れることができる。サイクル５の位相φ
１の間においてデータＤ１が出力された場合ステージＦ
の一次記憶素子は保持さるべきデータをもはや含まな
い。サイクル５の位相φ１の間において、データＤ２が
ステージＦにおいて二次記憶素子が一次記憶素子にシフ
トせしめられる。ステージＦの二次記憶素子はこうして
新しいデータを受入れることができ、ステージＥの一次
記憶素子への受入れ信号をハイにセットする。あるステ
ージ内におけるデータの転送はすなわちその二次記憶素
子から一次記憶素子へのデータの転送は記憶素子の双方
が同じデータを含み、しかしながら、二次記憶素子内の
データは重ね書きされることがなくデータロスが生じな
い。なんとなればこのデータは一次記憶素子内にもある
からである。このことは１のステージの一次記憶素子か
ら次のステージの二次記憶素子へのデータ転送について
も言える。
Ｄ３がステージＥの一次記憶素子にローディングされ
る。このデータは更にシフトされることが出来ないの
で、ステージＥの一次記憶素子の出力の受入れ信号はＥ
の一次記憶素子の出力の受入れ信号はローにセットされ
る。上流のデータは通常の如くシフトされ得る。図２及
び３のサイクル５においてパイプライン回路の下流に接
続された装置がパイプラインの出力データを受入れるこ
とができると仮定する。そうするとこの下流の装置はサ
イクル４の位相をφ１の間においてステージＦへの受入
れ信号をハイにセットする。ステージＦの一次記憶素子
はこのとき右方にデータをシフトすることができ、新し
いデータを受入れることができる。サイクル５の位相φ
１の間においてデータＤ１が出力された場合ステージＦ
の一次記憶素子は保持さるべきデータをもはや含まな
い。サイクル５の位相φ１の間において、データＤ２が
ステージＦにおいて二次記憶素子が一次記憶素子にシフ
トせしめられる。ステージＦの二次記憶素子はこうして
新しいデータを受入れることができ、ステージＥの一次
記憶素子への受入れ信号をハイにセットする。あるステ
ージ内におけるデータの転送はすなわちその二次記憶素
子から一次記憶素子へのデータの転送は記憶素子の双方
が同じデータを含み、しかしながら、二次記憶素子内の
データは重ね書きされることがなくデータロスが生じな
い。なんとなればこのデータは一次記憶素子内にもある
からである。このことは１のステージの一次記憶素子か
ら次のステージの二次記憶素子へのデータ転送について
も言える。
【００５９】ステージＦの一次記憶素子への受入れ信号
がサイクル５の位相φ１においてローとなる。このこと
はステージＦがデータＤ２をパイプライン回路の外に出
力することが出来ないことを意味する。従って、ステー
ジＦはその一次記憶素子から二次記憶素子への受入れ信
号をローにして有効データＤ２に対する重ね書きを禁止
する。しかしながら、ステージＦの二次記憶素子に記憶
されたデータＤ２はデータロスなく重ね書きされ得る。
そしてデータＤ３がサイクル６の位相φ０の間にステー
ジＦの二次記憶素子に転送される。データＤ４及びＤ５
は通常の如く下流にシフトされ得る。一旦有効データＤ
３がデータＤ２とともにステージＦに記憶されるとステ
ージＦの一次記憶素子への受入れ信号がローである限り
二次記憶素子は新しいデータを受入れることができず、
ステージＥへの受入れ信号をローにセットする。
がサイクル５の位相φ１においてローとなる。このこと
はステージＦがデータＤ２をパイプライン回路の外に出
力することが出来ないことを意味する。従って、ステー
ジＦはその一次記憶素子から二次記憶素子への受入れ信
号をローにして有効データＤ２に対する重ね書きを禁止
する。しかしながら、ステージＦの二次記憶素子に記憶
されたデータＤ２はデータロスなく重ね書きされ得る。
そしてデータＤ３がサイクル６の位相φ０の間にステー
ジＦの二次記憶素子に転送される。データＤ４及びＤ５
は通常の如く下流にシフトされ得る。一旦有効データＤ
３がデータＤ２とともにステージＦに記憶されるとステ
ージＦの一次記憶素子への受入れ信号がローである限り
二次記憶素子は新しいデータを受入れることができず、
ステージＥへの受入れ信号をローにセットする。
【００６０】パイプラインの下流にある装置からの受入
れ信号がローからハイ又その逆に変化するとき、この変
化はパイプライン内において上流に伝搬される必要はな
く、同じステージの中又は先行するステージの中の先行
する記憶素子に伝搬されればよい。そしてこの変化はク
ロック位相毎に１つの記憶素子ブロックだけ上流に伝搬
する。
れ信号がローからハイ又その逆に変化するとき、この変
化はパイプライン内において上流に伝搬される必要はな
く、同じステージの中又は先行するステージの中の先行
する記憶素子に伝搬されればよい。そしてこの変化はク
ロック位相毎に１つの記憶素子ブロックだけ上流に伝搬
する。
【００６１】この例が示すように、図４に示すパイプラ
イン構造における“ステージ”のコンセプトはある程度
感覚の問題である。上流のステージの一次記憶素子から
下流のステージの二次記憶素子へのデータの転送の如く
ステージ間のデータ転送と同様にステージ内で二次記憶
素子から一次記憶素子へのデータの転送がなされる故、
パイプライン回路の処理ステージは図４に示されるのと
は異なり二次記憶素子が縦続する一次記憶素子からなる
と考えられる。この一次及び二次記憶素子のコンセプト
はラベルの付け方の問題である。図４において、一次記
憶素子は出力記憶素子ということができる。なんとなれ
ば、これ等の記憶素子はそこからデータが次のステージ
又は装置に出力されるからである。又、二次記憶素子は
同じステージの入力記憶素子ということができる。
イン構造における“ステージ”のコンセプトはある程度
感覚の問題である。上流のステージの一次記憶素子から
下流のステージの二次記憶素子へのデータの転送の如く
ステージ間のデータ転送と同様にステージ内で二次記憶
素子から一次記憶素子へのデータの転送がなされる故、
パイプライン回路の処理ステージは図４に示されるのと
は異なり二次記憶素子が縦続する一次記憶素子からなる
と考えられる。この一次及び二次記憶素子のコンセプト
はラベルの付け方の問題である。図４において、一次記
憶素子は出力記憶素子ということができる。なんとなれ
ば、これ等の記憶素子はそこからデータが次のステージ
又は装置に出力されるからである。又、二次記憶素子は
同じステージの入力記憶素子ということができる。
【００６２】図１ないし４に示された本発明の実施例の
説明においては、受入れ信号及び有効信号の制御のもと
でのデータの転送が述べられている。ところで、その内
部記憶素子間でのデータ転送または次のステージへのデ
ータ転送の前に各処理ステージはそのデータを処理する
ことがあることを理解すべきである。図４を再び参照す
れば、各処理ステージは入力及び出力記憶素子を含むパ
イプライン回路の一部として定義されその記憶素子に記
憶したデータを処理するものとして定義されている。
説明においては、受入れ信号及び有効信号の制御のもと
でのデータの転送が述べられている。ところで、その内
部記憶素子間でのデータ転送または次のステージへのデ
ータ転送の前に各処理ステージはそのデータを処理する
ことがあることを理解すべきである。図４を再び参照す
れば、各処理ステージは入力及び出力記憶素子を含むパ
イプライン回路の一部として定義されその記憶素子に記
憶したデータを処理するものとして定義されている。
【００６３】パイプライン回路の処理ステージＦからの
下流の装置は別なタイプのハードウエア回路である必要
はなく同様な他のパイプライン回路の一部であってもよ
い。以下に示すように、下流の記憶素子が有効データに
よって全て充填されたときのみならずデータの処理の完
了のために１クロック位相以上を必要とするとき又はそ
の記憶素子の一方又は双方において有効データを生成す
るときにパイプライン回路の処理ステージはその受入れ
信号をローにセットすることができる。又、あるステー
ジがその下流の記憶素子が転送できない有効データを含
むや否やに基づく受入れ信号を単純に転送することを必
ずしも必要としない。むしろ、受入れ信号それ自身がス
テージ内にて変更させられたり、ステージの外部の回路
によって変更されて隣接する記憶素子の間のデータ転送
を制御する。又、有効信号はアナログ態様にて処理する
こともできる。
下流の装置は別なタイプのハードウエア回路である必要
はなく同様な他のパイプライン回路の一部であってもよ
い。以下に示すように、下流の記憶素子が有効データに
よって全て充填されたときのみならずデータの処理の完
了のために１クロック位相以上を必要とするとき又はそ
の記憶素子の一方又は双方において有効データを生成す
るときにパイプライン回路の処理ステージはその受入れ
信号をローにセットすることができる。又、あるステー
ジがその下流の記憶素子が転送できない有効データを含
むや否やに基づく受入れ信号を単純に転送することを必
ずしも必要としない。むしろ、受入れ信号それ自身がス
テージ内にて変更させられたり、ステージの外部の回路
によって変更されて隣接する記憶素子の間のデータ転送
を制御する。又、有効信号はアナログ態様にて処理する
こともできる。
【００６４】２ラインインターフェース（有効性及び受
入れ信号の各々に対応したライン）の有利な点は制御信
号を最初のステージまで伝搬させる必要なくパイプライ
ン回路を制御できる点にある。図１に示した実施例にお
いて、例えば、サイクル３においてステージＦがステー
ジＥにデータ受入れ不能を通知し、ステージＥはこれを
ステージＤに通知しステージＤはこれをステージＣに通
知する。もし有効なデータを含むステージが他にあるな
らばこの受入れ信号はさらにパイプライン回路内を上流
に伝搬せしめられる。図４の実施例において、サイクル
３においては、ローの受入れ信号がステージＥより上流
には伝搬されずその一次記憶素子にまでである。
入れ信号の各々に対応したライン）の有利な点は制御信
号を最初のステージまで伝搬させる必要なくパイプライ
ン回路を制御できる点にある。図１に示した実施例にお
いて、例えば、サイクル３においてステージＦがステー
ジＥにデータ受入れ不能を通知し、ステージＥはこれを
ステージＤに通知しステージＤはこれをステージＣに通
知する。もし有効なデータを含むステージが他にあるな
らばこの受入れ信号はさらにパイプライン回路内を上流
に伝搬せしめられる。図４の実施例において、サイクル
３においては、ローの受入れ信号がステージＥより上流
には伝搬されずその一次記憶素子にまでである。
【００６５】以下に述べる如く、この実施例は設計上必
要とされるシリコン基板の領域を大きく増加させること
なくこの柔軟性を達成することができるのである。すな
わちデータ記憶のために用いられるパイプライン回路の
各ラッチは１つのトランジスタによって形成されるので
ある。このトランジスタはシリコン基板上に効率良くレ
イアウトされる。更に２つのラッチと少数のゲートが追
加されて受入れ信号及び有効性信号を処理するのであ
る。これらの信号は各処理ステージに設けられるデータ
ラッチにラッチされる。
要とされるシリコン基板の領域を大きく増加させること
なくこの柔軟性を達成することができるのである。すな
わちデータ記憶のために用いられるパイプライン回路の
各ラッチは１つのトランジスタによって形成されるので
ある。このトランジスタはシリコン基板上に効率良くレ
イアウトされる。更に２つのラッチと少数のゲートが追
加されて受入れ信号及び有効性信号を処理するのであ
る。これらの信号は各処理ステージに設けられるデータ
ラッチにラッチされる。
【００６６】図８は図４に示される処理ステージを実現
するハードウエア構造を示す。例えば８ビットデータが
パイプラインに沿って転送される。本発明による２ライ
ンインターフェースはどのような大きさのデータバスに
も用いられるが必要な時は１つのステージから次のステ
ージにおいてデータバスの幅を変えることができる。
又、かかるインターフェースはアナログ信号を処理する
ためにも用いられ得る。
するハードウエア構造を示す。例えば８ビットデータが
パイプラインに沿って転送される。本発明による２ライ
ンインターフェースはどのような大きさのデータバスに
も用いられるが必要な時は１つのステージから次のステ
ージにおいてデータバスの幅を変えることができる。
又、かかるインターフェースはアナログ信号を処理する
ためにも用いられ得る。
【００６７】このインターフェースは２位相の互いに重
なり合わないクロックによって制御されるのが好ましい
が他の通常のタイミング回路を用いることも出来る。図
８乃至１４においてこれらのクロック信号はＰＨ０及び
ＰＨ１として示されている。図８において各クロック信
号毎にラインが示されている入力データは複数ビットデ
ータバスＩＮ−ＤＡＴＡを介してパイプライン回路に供
給され出力データバスＯＵＴ−ＤＡＴＡを介して次のパ
イプラインステージ又は受信回路に転送される。入力デ
ータはまず以下に述べる態様にて連続する入力ラッチＬ
ＤＩＮにローディングされる。このラッチは上記した二
次記憶素子を構成する。図８の実施例においては、全て
のラッチのＱ出力はそのＤ入力に従う。すなわちクロッ
ク入力がハイ即ち論理“１”レベルのときにラッチはロ
ーディングされる。又、Ｑ出力はその値を保持する。換
言すれば、各クロック信号の後縁にてＱ出力がラッチさ
れるのである。各ラッチはそのクロックとしてクロック
信号ＰＨ０又はＰＨ１の一方を有する（図９参照）。或
いはクロックＰＨ０、ＰＨ１の一方及び１つの論理信号
の論理積の場合も考えられる。本発明による装置はクロ
ック信号の立ち上りエッジをラッチするラッチを設ける
か又は適当なラッチ動作のタイミングが確保される限り
他のラッチ回路を用いることが出来る。
なり合わないクロックによって制御されるのが好ましい
が他の通常のタイミング回路を用いることも出来る。図
８乃至１４においてこれらのクロック信号はＰＨ０及び
ＰＨ１として示されている。図８において各クロック信
号毎にラインが示されている入力データは複数ビットデ
ータバスＩＮ−ＤＡＴＡを介してパイプライン回路に供
給され出力データバスＯＵＴ−ＤＡＴＡを介して次のパ
イプラインステージ又は受信回路に転送される。入力デ
ータはまず以下に述べる態様にて連続する入力ラッチＬ
ＤＩＮにローディングされる。このラッチは上記した二
次記憶素子を構成する。図８の実施例においては、全て
のラッチのＱ出力はそのＤ入力に従う。すなわちクロッ
ク入力がハイ即ち論理“１”レベルのときにラッチはロ
ーディングされる。又、Ｑ出力はその値を保持する。換
言すれば、各クロック信号の後縁にてＱ出力がラッチさ
れるのである。各ラッチはそのクロックとしてクロック
信号ＰＨ０又はＰＨ１の一方を有する（図９参照）。或
いはクロックＰＨ０、ＰＨ１の一方及び１つの論理信号
の論理積の場合も考えられる。本発明による装置はクロ
ック信号の立ち上りエッジをラッチするラッチを設ける
か又は適当なラッチ動作のタイミングが確保される限り
他のラッチ回路を用いることが出来る。
【００６８】入力データラッチＬＤＩＮからの出力デー
タは任意の組合せロジック回路Ｂ１に供給される。この
組合せロジック回路は入力ラッチＬＤＩＮからの出力デ
ータを中間データに変換し、この中間データは出力デー
タラッチＬＤＯＵＴにローディングされる。出力データ
ラッチＬＤＯＵＴは上記した一次記憶素子を含んでい
る。出力データラッチＬＤＯＵＴからの出力は任意の組
合せロジック回路Ｂ２に供給される。そして、データは
次の下流の装置に出力データＯＵＴ−ＤＡＴＡとして転
送される。この下流の装置は他のパイプラインの処理ス
テージ又はこのパイプライン回路に接続される他の装置
である。
タは任意の組合せロジック回路Ｂ１に供給される。この
組合せロジック回路は入力ラッチＬＤＩＮからの出力デ
ータを中間データに変換し、この中間データは出力デー
タラッチＬＤＯＵＴにローディングされる。出力データ
ラッチＬＤＯＵＴは上記した一次記憶素子を含んでい
る。出力データラッチＬＤＯＵＴからの出力は任意の組
合せロジック回路Ｂ２に供給される。そして、データは
次の下流の装置に出力データＯＵＴ−ＤＡＴＡとして転
送される。この下流の装置は他のパイプラインの処理ス
テージ又はこのパイプライン回路に接続される他の装置
である。
【００６９】パイプライン回路の各処理ステージは有効
（評価）入力ラッチＬＶＩＮ、有効出力ラッチＬＶＯＵ
Ｔ、受入れ入力ラッチＬＡＩＮ及び受入れ出力ラッチＬ
ＡＯＵＴを含む。これらの４つのラッチ各々は、好まし
くは、単純な単一ステージラッチである。ラッチＬＶＩ
Ｎ、ＬＶＯＵＴ、ＬＡＩＮ及びＬＡＯＵＴの出力は、各
々、ＱＶＩＮ、ＱＶＯＵＴ、ＱＡＩＮ、ＱＡＯＵＴであ
る。有効入力ラッチからの出力信号ＱＶＩＮは有効出力
ラッチＬＶＯＵＴへの入力として又は信号変換用中間論
理回路を介して転送される。
（評価）入力ラッチＬＶＩＮ、有効出力ラッチＬＶＯＵ
Ｔ、受入れ入力ラッチＬＡＩＮ及び受入れ出力ラッチＬ
ＡＯＵＴを含む。これらの４つのラッチ各々は、好まし
くは、単純な単一ステージラッチである。ラッチＬＶＩ
Ｎ、ＬＶＯＵＴ、ＬＡＩＮ及びＬＡＯＵＴの出力は、各
々、ＱＶＩＮ、ＱＶＯＵＴ、ＱＡＩＮ、ＱＡＯＵＴであ
る。有効入力ラッチからの出力信号ＱＶＩＮは有効出力
ラッチＬＶＯＵＴへの入力として又は信号変換用中間論
理回路を介して転送される。
【００７０】同様に、ある処理ステージの有効出力信号
ＱＶＯＵＴは次の処理ステージの有効入力ラッチＱＶＩ
Ｎの入力に直接供給されるかまたは有効信号を変換する
中間回路又はロジック回路を経て転送される。この出力
ＱＶＩＮはロジックゲート（後述）に転送される。この
ロジックゲートの出力は受入れ入力ラッチＬＡＩＮの入
力に接続されている。受入れ出力ラッチＬＡＯＵＴの出
力ＱＡＯＵＴは他のロジックゲートを介する等して同様
なロジックゲート（後述）に供給される。
ＱＶＯＵＴは次の処理ステージの有効入力ラッチＱＶＩ
Ｎの入力に直接供給されるかまたは有効信号を変換する
中間回路又はロジック回路を経て転送される。この出力
ＱＶＩＮはロジックゲート（後述）に転送される。この
ロジックゲートの出力は受入れ入力ラッチＬＡＩＮの入
力に接続されている。受入れ出力ラッチＬＡＯＵＴの出
力ＱＡＯＵＴは他のロジックゲートを介する等して同様
なロジックゲート（後述）に供給される。
【００７１】図８に示す如く、出力有効信号ＱＶＯＵＴ
はＯＵＴ−ＶＡＬＩＤ信号を形成し、この信号は次段の
処理ステージによってＩＮ−ＶＡＬＩＤ信号として受信
されるか又はパイプライン回路の次段に接続される回路
に対して有効データの存在を単順に示す。次段の処理ス
テージのデータ受入れ準備完了は信号ＯＵＴ−ＡＣＣＥ
ＰＴとして各ステージに示されてこの信号は好ましくは
後述するロジック回路を経て受入れ出力ラッチＬＡＯＵ
Ｔの入力として転送される。同様に、受入れ出力ラッチ
ＬＡＯＵＴの出力ＱＡＯＵＴは好ましくは後述するロジ
ック回路を経て受入れ入力ラッチＬＡＩＮに入力として
供給される。
はＯＵＴ−ＶＡＬＩＤ信号を形成し、この信号は次段の
処理ステージによってＩＮ−ＶＡＬＩＤ信号として受信
されるか又はパイプライン回路の次段に接続される回路
に対して有効データの存在を単順に示す。次段の処理ス
テージのデータ受入れ準備完了は信号ＯＵＴ−ＡＣＣＥ
ＰＴとして各ステージに示されてこの信号は好ましくは
後述するロジック回路を経て受入れ出力ラッチＬＡＯＵ
Ｔの入力として転送される。同様に、受入れ出力ラッチ
ＬＡＯＵＴの出力ＱＡＯＵＴは好ましくは後述するロジ
ック回路を経て受入れ入力ラッチＬＡＩＮに入力として
供給される。
【００７２】有効性ラッチＬＶＩＮ、ＬＶＯＵＴからの
出力信号ＱＶＩＮ、ＱＶＯＵＴは受入れ信号ＱＡＯＵ
Ｔ、ＯＵＴ−ＡＣＣＥＰＴと各々組合わされて受入れラ
ッチＬＡＩＮ、ＬＡＯＵＴへの入力となる。図８に示さ
れた回路においてこれらの入力信号は各有効性信号ＱＶ
ＩＮ、ＱＶＯＵＴと各受入れ出力信号ＱＡＯＵＴ、ＯＵ
Ｔ−ＡＣＣＥＰＴの逆論理とのＮＡＮＤロジックとして
形成される。通常のロジックゲートＮＡＮＤ１及びＮＡ
ＮＤ２がＮＡＮＤ動作をなし、インバータＩＮＶ１、Ｉ
ＮＶ２が、各受入れ信号の反転ロジックを形成する。
出力信号ＱＶＩＮ、ＱＶＯＵＴは受入れ信号ＱＡＯＵ
Ｔ、ＯＵＴ−ＡＣＣＥＰＴと各々組合わされて受入れラ
ッチＬＡＩＮ、ＬＡＯＵＴへの入力となる。図８に示さ
れた回路においてこれらの入力信号は各有効性信号ＱＶ
ＩＮ、ＱＶＯＵＴと各受入れ出力信号ＱＡＯＵＴ、ＯＵ
Ｔ−ＡＣＣＥＰＴの逆論理とのＮＡＮＤロジックとして
形成される。通常のロジックゲートＮＡＮＤ１及びＮＡ
ＮＤ２がＮＡＮＤ動作をなし、インバータＩＮＶ１、Ｉ
ＮＶ２が、各受入れ信号の反転ロジックを形成する。
【００７３】ディジタル回路設計の分野においてよく知
られているようにＮＡＮＤゲートからの出力は、その入
力信号のいずれか又は全てが論理“０”状態のとき論理
“１”となる。よって、ＮＡＮＤゲートからの出力はそ
の入力の全てが論理“１”状態のときのみ論理“０”と
なる。又よく知られているように、ＩＮＶ１の如きディ
ジタルインバータの出力は、その入力信号が“０”のと
き論理“１”であり、入力信号は論理“１”であるとき
は出力が論理“０”となる。
られているようにＮＡＮＤゲートからの出力は、その入
力信号のいずれか又は全てが論理“０”状態のとき論理
“１”となる。よって、ＮＡＮＤゲートからの出力はそ
の入力の全てが論理“１”状態のときのみ論理“０”と
なる。又よく知られているように、ＩＮＶ１の如きディ
ジタルインバータの出力は、その入力信号が“０”のと
き論理“１”であり、入力信号は論理“１”であるとき
は出力が論理“０”となる。
【００７４】よって、ＮＡＮＤゲートＤ１の入力はＱＶ
ＩＮ及びＮＯＴ（ＱＡＯＵＴ）である。ここで、“ＮＯ
Ｔ”は論理否定を示す。公知の技術を用いて、受入れラ
ッチＬＡＩＮの入力は以下のように分解される。すなわ
ち、 ＮＡＮＤ（ＱＶＩＮ、ＮＯＴ（ＱＡＯＵＴ））＝ＮＯＴ
（ＱＶＩＮ）又はＱＡＯＵＴ となる。
ＩＮ及びＮＯＴ（ＱＡＯＵＴ）である。ここで、“ＮＯ
Ｔ”は論理否定を示す。公知の技術を用いて、受入れラ
ッチＬＡＩＮの入力は以下のように分解される。すなわ
ち、 ＮＡＮＤ（ＱＶＩＮ、ＮＯＴ（ＱＡＯＵＴ））＝ＮＯＴ
（ＱＶＩＮ）又はＱＡＯＵＴ となる。
【００７５】換言すれば、信号ＱＶＩＮが“０”又は信
号ＱＡＯＵＴが“１”又は両方のＱＶＩＮ及びＱＡＯＵ
Ｔが０及び１のときインバータＩＮＶ１及びＮＡＮＤゲ
ートＮＡＮＤ１が論理“１”である。ゲートＮＡＮＤ１
及びインバータＩＮＶ１はその一方の入力が受入れラッ
チＬＡＯＵＴのＱＡＯＵＴの出力に直接接続し、他方の
入力が有効性入力ラッチＬＶＩＮの出力信号をＱＶＩＮ
の反転に接続した単一のＯＲゲートによって形成され
る。ディジタル回路の分野においてよく知られているよ
うに、有効性ラッチ及び受入れラッチとしてラッチはＱ
及びＮＯＴ（Ｑ）すなわちＱ及びその論理反転の２つの
出力を有する。もしかかるラッチが選択されたならば、
ＯＲゲートの１つの入力は有効性ラッチＬＶＩＮの出力
ＮＯＴ（Ｑ）に直接接続される。ゲートＮＡＮＤ１及び
インバータＩＮＶ１は通常の良く知られた技術を用いる
ことによって形成され得る。しかしながら、用いられる
ラッチ回路によっては、反転出力のないラッチを用い、
ゲートＮＡＮＤ１及びインバータＩＮＶ１を提供するこ
とがより効率的である。これらのラッチがシリコン基板
上に効率良く設けられ得る。その他公知の回路を用いて
Ｑ信号及び／又はその反転を生成することができる。
号ＱＡＯＵＴが“１”又は両方のＱＶＩＮ及びＱＡＯＵ
Ｔが０及び１のときインバータＩＮＶ１及びＮＡＮＤゲ
ートＮＡＮＤ１が論理“１”である。ゲートＮＡＮＤ１
及びインバータＩＮＶ１はその一方の入力が受入れラッ
チＬＡＯＵＴのＱＡＯＵＴの出力に直接接続し、他方の
入力が有効性入力ラッチＬＶＩＮの出力信号をＱＶＩＮ
の反転に接続した単一のＯＲゲートによって形成され
る。ディジタル回路の分野においてよく知られているよ
うに、有効性ラッチ及び受入れラッチとしてラッチはＱ
及びＮＯＴ（Ｑ）すなわちＱ及びその論理反転の２つの
出力を有する。もしかかるラッチが選択されたならば、
ＯＲゲートの１つの入力は有効性ラッチＬＶＩＮの出力
ＮＯＴ（Ｑ）に直接接続される。ゲートＮＡＮＤ１及び
インバータＩＮＶ１は通常の良く知られた技術を用いる
ことによって形成され得る。しかしながら、用いられる
ラッチ回路によっては、反転出力のないラッチを用い、
ゲートＮＡＮＤ１及びインバータＩＮＶ１を提供するこ
とがより効率的である。これらのラッチがシリコン基板
上に効率良く設けられ得る。その他公知の回路を用いて
Ｑ信号及び／又はその反転を生成することができる。
【００７６】データ及び有効性ラッチＬＤＩＮ、ＬＤＯ
ＵＴ及びＬＶＩＮ及びＬＶＯＵＴはそのクロック信号
（入力側のＰＨ０及び出力側のＰＨ１）及び受入れラッ
チの同じ側の出力が論理“１”であるときにその各々の
データ入力をローディングする。よって、クロック信号
（ラッチＬＤＩＮ及びＬＶＩＮの入力に対してはＰＨ０
及び各受入れラッチ（この場合ＬＡＩＮ）の出力が論理
積の態様にて用いられる。このとき、双方の信号が共に
論理“１”の時にローディングされる。
ＵＴ及びＬＶＩＮ及びＬＶＯＵＴはそのクロック信号
（入力側のＰＨ０及び出力側のＰＨ１）及び受入れラッ
チの同じ側の出力が論理“１”であるときにその各々の
データ入力をローディングする。よって、クロック信号
（ラッチＬＤＩＮ及びＬＶＩＮの入力に対してはＰＨ０
及び各受入れラッチ（この場合ＬＡＩＮ）の出力が論理
積の態様にて用いられる。このとき、双方の信号が共に
論理“１”の時にローディングされる。
【００７７】ＣＭＯＳ回路のラッチの応用においては、
ＣＫ端子又はイネーブル入力を経たローディングを制御
する論理積動作は各々のイネーブル入力信号（例えばラ
ッチＬＶＩＮ及びＬＤＩＮに対してはＰＨ０及びＱＡＩ
Ｎ）を結合することにより従来の方法で容易に形成でき
る。このローディングはラッチの入力ラインに直列に接
続したＭＯＳトランジスタのゲートへのローディングで
ある。そして、高速動作における伝搬遅延によるタイミ
ングの問題を生じ得るＡＮＤゲートを用いる必要がな
い。従って図示されたＡＮＤゲートは種々のラッチのイ
ネーブル信号を生成するためになされる論理動作を示す
だけである。
ＣＫ端子又はイネーブル入力を経たローディングを制御
する論理積動作は各々のイネーブル入力信号（例えばラ
ッチＬＶＩＮ及びＬＤＩＮに対してはＰＨ０及びＱＡＩ
Ｎ）を結合することにより従来の方法で容易に形成でき
る。このローディングはラッチの入力ラインに直列に接
続したＭＯＳトランジスタのゲートへのローディングで
ある。そして、高速動作における伝搬遅延によるタイミ
ングの問題を生じ得るＡＮＤゲートを用いる必要がな
い。従って図示されたＡＮＤゲートは種々のラッチのイ
ネーブル信号を生成するためになされる論理動作を示す
だけである。
【００７８】データラッチＬＤＩＮはＰＨ０及びＱＡＩ
Ｎが共に“１”の時にのみ入力データをローディングす
る。そしてこれらの２つの信号の一方が“０”になると
きにこのデータをラッチする。クロック位相信号ＰＨ０
及びＰＨ１の一方のみがパイプラインステージの入力
（及び出力）のデータ及び有効性ラッチのクロックのた
めに用いられ、これらのクロック位相信号の他方は直接
同じ側の受入れラッチのクロックのために用いられる。
換言すればパイプラインステージの一方の側（入力又は
出力）の受入れラッチは同じ側のデータラッチ及び有効
性ラッチに対して位相が異なるようにクロックされるの
が好ましい。例えば、ＰＨ１は受入れ入力ラッチをクロ
ックするために用いられる一方、ＰＨ０はデータラッチ
ＬＤＩＮ及び有効性ラッチＬＶＩＮのためのクロック信
号をＣＫの生成のために用いられる。
Ｎが共に“１”の時にのみ入力データをローディングす
る。そしてこれらの２つの信号の一方が“０”になると
きにこのデータをラッチする。クロック位相信号ＰＨ０
及びＰＨ１の一方のみがパイプラインステージの入力
（及び出力）のデータ及び有効性ラッチのクロックのた
めに用いられ、これらのクロック位相信号の他方は直接
同じ側の受入れラッチのクロックのために用いられる。
換言すればパイプラインステージの一方の側（入力又は
出力）の受入れラッチは同じ側のデータラッチ及び有効
性ラッチに対して位相が異なるようにクロックされるの
が好ましい。例えば、ＰＨ１は受入れ入力ラッチをクロ
ックするために用いられる一方、ＰＨ０はデータラッチ
ＬＤＩＮ及び有効性ラッチＬＶＩＮのためのクロック信
号をＣＫの生成のために用いられる。
【００７９】本発明による２つのラインの有効性及び受
入れ回路によって拡大されたパイプライン回路の動作の
例としてパイプライン回路の先行するパイプライン又は
伝送装置からパイプライン回路への入力において有効な
データが最初存在しないとする。換言すれば、システム
は直前にリセットされている故図示された処理ステージ
への有効性入力信号ＩＮ−ＶＡＬＩＤは“１”に変化し
ないとする。さらに又、システムが直前にリセットされ
ている故、いくつかのクロックサイクルが生じ、そし
て、回路が安定状態に達するのである。有効性ラッチＬ
ＶＩＮからの有効性入力信号ＱＶＩＮは、従って、クロ
ックＰＨ０の次の正の期間において“０”としてローデ
ィングされる。ゲートＮＡＮＤ１又は他の等価なゲート
を経て供給される受入れ入力ラッチＬＡＩＮへの入力
は、従って、クロック信号をＰＨ１の次の正の期間にお
いて“１”としてローディングされる。換言すればデー
タ入力ラッチＬＤＩＮのデータが有効でない故に、その
処理ステージは入力データを受け入れる準備が出来たこ
とを通知する。なんとなればその処理データは保護する
に値するデータを保持していないからである。この実施
例において、信号ＩＮ−ＡＣＣＥＰＴはデータラッチ及
び有効性ラッチＬＤＩＮ及びＬＶＩＮをイネーブルする
ために用いられる。このとき、信号ＩＮ−ＡＣＣＥＰＴ
は“１”である故、これらのラッチは通常の透過性ラッ
チとして作用し、クロック信号ＰＨ０が“１”になるや
否やＩＮ−ＤＡＴＡバス状のデータが全て単純にデータ
ラッチＬＤＩＮにローディングされる。勿論、この有効
でないデータは受入れラッチからの出力ＱＡＯＵＴが
“１”になるや否や次の処理ステージの次のデータラッ
チＬＤＯＵＴにローディングされる。
入れ回路によって拡大されたパイプライン回路の動作の
例としてパイプライン回路の先行するパイプライン又は
伝送装置からパイプライン回路への入力において有効な
データが最初存在しないとする。換言すれば、システム
は直前にリセットされている故図示された処理ステージ
への有効性入力信号ＩＮ−ＶＡＬＩＤは“１”に変化し
ないとする。さらに又、システムが直前にリセットされ
ている故、いくつかのクロックサイクルが生じ、そし
て、回路が安定状態に達するのである。有効性ラッチＬ
ＶＩＮからの有効性入力信号ＱＶＩＮは、従って、クロ
ックＰＨ０の次の正の期間において“０”としてローデ
ィングされる。ゲートＮＡＮＤ１又は他の等価なゲート
を経て供給される受入れ入力ラッチＬＡＩＮへの入力
は、従って、クロック信号をＰＨ１の次の正の期間にお
いて“１”としてローディングされる。換言すればデー
タ入力ラッチＬＤＩＮのデータが有効でない故に、その
処理ステージは入力データを受け入れる準備が出来たこ
とを通知する。なんとなればその処理データは保護する
に値するデータを保持していないからである。この実施
例において、信号ＩＮ−ＡＣＣＥＰＴはデータラッチ及
び有効性ラッチＬＤＩＮ及びＬＶＩＮをイネーブルする
ために用いられる。このとき、信号ＩＮ−ＡＣＣＥＰＴ
は“１”である故、これらのラッチは通常の透過性ラッ
チとして作用し、クロック信号ＰＨ０が“１”になるや
否やＩＮ−ＤＡＴＡバス状のデータが全て単純にデータ
ラッチＬＤＩＮにローディングされる。勿論、この有効
でないデータは受入れラッチからの出力ＱＡＯＵＴが
“１”になるや否や次の処理ステージの次のデータラッ
チＬＤＯＵＴにローディングされる。
【００８０】換言すれば、データラッチが有効なデータ
を含まない限りそのクロック信号の次の正の期間におい
て供給されたいかなるデータも受入れる即ちローディン
グする。他方、かかる有効でないデータは、対応する受
入れラッチからの受入れ信号がロー即ち“０”であるど
の処理ステージにもローディングされない。さらに有効
性ラッチ（次の有効性ラッチに対する有効性入力信号を
形成する）からの出力信号は対応する有効性ラッチへの
信号ＩＮ−ＶＡＬＩＤ（すなわちＱＶＩＮ）がローであ
る限り“０”にとどまる。
を含まない限りそのクロック信号の次の正の期間におい
て供給されたいかなるデータも受入れる即ちローディン
グする。他方、かかる有効でないデータは、対応する受
入れラッチからの受入れ信号がロー即ち“０”であるど
の処理ステージにもローディングされない。さらに有効
性ラッチ（次の有効性ラッチに対する有効性入力信号を
形成する）からの出力信号は対応する有効性ラッチへの
信号ＩＮ−ＶＡＬＩＤ（すなわちＱＶＩＮ）がローであ
る限り“０”にとどまる。
【００８１】データラッチへの入力データが有効である
とき、有効信号ＩＮ−ＶＡＬＩＤは“１”に上昇するこ
とによってこのことを示す。対応する有効性ラッチの出
力はクロック位相信号の次の立ち上りエッジのとき
“１”に立ち上がる。例えばＬＶＩＮの有効性入力信号
ＱＶＩＮがクロック位相信号ＰＨ０の次の立ち上りエッ
ジにおいてその対応するＩＮ−ＶＡＬＩＤ信号がハイに
なったとき、ラッチＬＶＩＮの有効性入力信号ＱＶＩＮ
が“１”となる。
とき、有効信号ＩＮ−ＶＡＬＩＤは“１”に上昇するこ
とによってこのことを示す。対応する有効性ラッチの出
力はクロック位相信号の次の立ち上りエッジのとき
“１”に立ち上がる。例えばＬＶＩＮの有効性入力信号
ＱＶＩＮがクロック位相信号ＰＨ０の次の立ち上りエッ
ジにおいてその対応するＩＮ−ＶＡＬＩＤ信号がハイに
なったとき、ラッチＬＶＩＮの有効性入力信号ＱＶＩＮ
が“１”となる。
【００８２】ここで、データ入力ラッチＬＤＩＮが有効
データを含むものとする。もし、出力ラッチＬＤＯＵＴ
が新しいデータを受入れ可能であるとき、その受入れ信
号ＱＡＯＵＴは“１”である。この場合、クロック信号
ＰＨ１の次の正の期間において、データラッチＬＤＯＵ
Ｔ及び有効性ラッチＬＶＯＵＴが共にイネーブルされ、
データラッチＬＤＯＵＴはその入力にあるデータをロー
ディングする。このことは他方のクロック信号をＰＨ０
の次の立上りエッジの前に生ずる。なんとなればクロッ
ク信号同士は互いに重なり合わないからである。ＰＨ０
の次の立上りエッジにおいて、次段のデータラッチ（Ｌ
ＤＩＮ）はデータ出力ラッチＬＤＯＵＴがラッチＬＤＩ
Ｎから供給されたデータを安全にラッチするまでは先行
する処理ステージからの新たな入力データをラッチしな
い。
データを含むものとする。もし、出力ラッチＬＤＯＵＴ
が新しいデータを受入れ可能であるとき、その受入れ信
号ＱＡＯＵＴは“１”である。この場合、クロック信号
ＰＨ１の次の正の期間において、データラッチＬＤＯＵ
Ｔ及び有効性ラッチＬＶＯＵＴが共にイネーブルされ、
データラッチＬＤＯＵＴはその入力にあるデータをロー
ディングする。このことは他方のクロック信号をＰＨ０
の次の立上りエッジの前に生ずる。なんとなればクロッ
ク信号同士は互いに重なり合わないからである。ＰＨ０
の次の立上りエッジにおいて、次段のデータラッチ（Ｌ
ＤＩＮ）はデータ出力ラッチＬＤＯＵＴがラッチＬＤＩ
Ｎから供給されたデータを安全にラッチするまでは先行
する処理ステージからの新たな入力データをラッチしな
い。
【００８３】同様なシーケンスがデータを受け入れ得る
隣接するデータラッチの対（１つのステージ内又は隣接
ステージ間において）によってなされる。なんとなれば
これらのラッチは１つおきの位相のクロックに基づいて
動作しているからである。下流に転送できない有効なデ
ータを含んでいるが故に新しいデータを受け入れること
ができないデータラッチは出力受入れ信号（受入れラッ
チＬＡのＱＡ出力）をローにし、そのデータラッチＬＤ
ＩＮ又はＬＤＯＵＴがローディングされない。換言すれ
ば、ある処理ステージ又はあるステージの入力又は出力
側の受入れ信号（受入れラッチの出力）がローである限
り対応するデータラッチはローディングされない。
隣接するデータラッチの対（１つのステージ内又は隣接
ステージ間において）によってなされる。なんとなれば
これらのラッチは１つおきの位相のクロックに基づいて
動作しているからである。下流に転送できない有効なデ
ータを含んでいるが故に新しいデータを受け入れること
ができないデータラッチは出力受入れ信号（受入れラッ
チＬＡのＱＡ出力）をローにし、そのデータラッチＬＤ
ＩＮ又はＬＤＯＵＴがローディングされない。換言すれ
ば、ある処理ステージ又はあるステージの入力又は出力
側の受入れ信号（受入れラッチの出力）がローである限
り対応するデータラッチはローディングされない。
【００８４】図８は本発明の好ましい実施例に含まれる
リセットの様子を示している。図示された例においては
リセット信号ＮＯＴＲＥＳＥＴ０が有効性出力ラッチＬ
ＶＯＵＴの反転リセット入力Ｒ（この場合反転は小さい
円によって示される）に供給される。よく知られている
ようにこれは有効性ラッチＬＶＯＵＴがリセット信号Ｎ
ＯＴＲＥＳＥＴ０が“０”になったときは必ず“０”を
出力することを意味する。リセット信号がローすなわち
“０”になったときラッチをリセットする利点は伝送の
停止がラッチをリセットすることになるからである。よ
って有効な伝送が始まったときはそれらは全て“（ＮＵ
ＬＬ）”すなわちリセット状態でありリセット信号はハ
イとなる。よって、リセット信号ＮＯＴＲＥＳＥＴ０は
ディジタルオン・オフスイッチとして作用しパイプライ
ン回路を活性化するためにはリセット信号はハイでなけ
ればならない。
リセットの様子を示している。図示された例においては
リセット信号ＮＯＴＲＥＳＥＴ０が有効性出力ラッチＬ
ＶＯＵＴの反転リセット入力Ｒ（この場合反転は小さい
円によって示される）に供給される。よく知られている
ようにこれは有効性ラッチＬＶＯＵＴがリセット信号Ｎ
ＯＴＲＥＳＥＴ０が“０”になったときは必ず“０”を
出力することを意味する。リセット信号がローすなわち
“０”になったときラッチをリセットする利点は伝送の
停止がラッチをリセットすることになるからである。よ
って有効な伝送が始まったときはそれらは全て“（ＮＵ
ＬＬ）”すなわちリセット状態でありリセット信号はハ
イとなる。よって、リセット信号ＮＯＴＲＥＳＥＴ０は
ディジタルオン・オフスイッチとして作用しパイプライ
ン回路を活性化するためにはリセット信号はハイでなけ
ればならない。
【００８５】ここで、パイプライン回路内の有効データ
を保持するラッチ全てをリセットする必要がないことに
注意すべきである。図８において有効性入力ラッチＬＶ
ＩＮはリセット信号ＮＯＴＲＥＳＥＴ０によって直接リ
セットされず間接的にリセットされている。ここで、リ
セット信号ＮＯＴＲＥＳＥＴ０は“０”に低下するもの
とする。そうすると有効性出力信号ＱＶＯＵＴも前の状
態に拘らず“０”に低下し、受入れ出力ラッチＬＡＯＵ
Ｔへの入力（ゲートＮＡＮＤ２）がハイとなる。受入れ
信号ＱＡＯＵＴは“１”となる。この“１”の信号ＱＡ
ＯＵＴは有効性入力信号ＱＶＩＮの状態に拘らず受入れ
入力ラッチＬＡＩＮの入力に“１”として転送される。
受入れ信号ＱＡＩＮは、そこで、クロック信号ＰＨ１の
次の立上りエッジにて“１”に立上る。一方、有効性信
号ＩＮ−ＶＡＬＩＤが正しく“０”にリセットされたと
すれば、クロック信号ＰＨ０の次の立上りエッジにおい
て有効性ラッチＬＶＩＮの出力は“０”となる。これは
有効性ラッチＬＶＩＮが直接にリセットされた如くであ
る。
を保持するラッチ全てをリセットする必要がないことに
注意すべきである。図８において有効性入力ラッチＬＶ
ＩＮはリセット信号ＮＯＴＲＥＳＥＴ０によって直接リ
セットされず間接的にリセットされている。ここで、リ
セット信号ＮＯＴＲＥＳＥＴ０は“０”に低下するもの
とする。そうすると有効性出力信号ＱＶＯＵＴも前の状
態に拘らず“０”に低下し、受入れ出力ラッチＬＡＯＵ
Ｔへの入力（ゲートＮＡＮＤ２）がハイとなる。受入れ
信号ＱＡＯＵＴは“１”となる。この“１”の信号ＱＡ
ＯＵＴは有効性入力信号ＱＶＩＮの状態に拘らず受入れ
入力ラッチＬＡＩＮの入力に“１”として転送される。
受入れ信号ＱＡＩＮは、そこで、クロック信号ＰＨ１の
次の立上りエッジにて“１”に立上る。一方、有効性信
号ＩＮ−ＶＡＬＩＤが正しく“０”にリセットされたと
すれば、クロック信号ＰＨ０の次の立上りエッジにおい
て有効性ラッチＬＶＩＮの出力は“０”となる。これは
有効性ラッチＬＶＩＮが直接にリセットされた如くであ
る。
【００８６】図示した例においては、全ての有効性ラッ
チをリセットするために、各処理ステージ（最終処理ス
テージを含む）の一方の側のみにおける有効性ラッチの
リセットが必要なだけである。事実、種々の応用におい
て、全ての有効ラッチをリセットする必要がない。もし
リセット信号ＮＯＴＲＥＳＥＴ０が双方のクロックＰＨ
０及びＰＨ１の完全な１サイクル以上に亘ってローであ
ることが保証されれば、“自動リセット”（リセット信
号の上流側への伝搬）が上流側の処理ステージの有効性
ラッチに対して生ずるのである。実際、リセット信号が
処理ステージの数だけのクロック位相のサイクル分だけ
ローに維持されるならば、最終処理ステージの有効性出
力ラッチのみを直接的にリセットすれば足りるのであ
る。
チをリセットするために、各処理ステージ（最終処理ス
テージを含む）の一方の側のみにおける有効性ラッチの
リセットが必要なだけである。事実、種々の応用におい
て、全ての有効ラッチをリセットする必要がない。もし
リセット信号ＮＯＴＲＥＳＥＴ０が双方のクロックＰＨ
０及びＰＨ１の完全な１サイクル以上に亘ってローであ
ることが保証されれば、“自動リセット”（リセット信
号の上流側への伝搬）が上流側の処理ステージの有効性
ラッチに対して生ずるのである。実際、リセット信号が
処理ステージの数だけのクロック位相のサイクル分だけ
ローに維持されるならば、最終処理ステージの有効性出
力ラッチのみを直接的にリセットすれば足りるのであ
る。
【００８７】図９及び１０（以下図９と総称する）は、
互いに重なり合わないクロック信号ＰＨ０及びＰＨ１の
間の関係、リセット信号の効果及び図８に示したパイプ
ライン回路の２つのサイド間の有効性信号及び受入れ信
号の異なる配列に対するデータの保持及び伝送を示すタ
イミング図である。図９のタイミングチャートに示され
た例においては、データラッチＬＤＩＮ及びＬＤＯＵＴ
からの出力が介在する論理ブロックＢ１及びＢ２によっ
て更に処理されることなく転送されるものと仮定する。
これは単なる例示のためであり、いかなる形の論理回路
が連続する処理ステージのデータラッチ間又は単一の処
理ステージの出力及び入力側の間に設けられてもよいこ
とを理解すべきである。入力データとして実際に示され
た値例えばＨＥＸデータワード“ａａ”又は“０４”は
単なる例示である。上記した如く、データラッチ又は他
の記憶装置が入力ワードのビット又は全体を受入れ又ラ
ッチ若しくは記憶できる限り入力データバスはどのよう
な大きさでもよくアナログであってもよい。
互いに重なり合わないクロック信号ＰＨ０及びＰＨ１の
間の関係、リセット信号の効果及び図８に示したパイプ
ライン回路の２つのサイド間の有効性信号及び受入れ信
号の異なる配列に対するデータの保持及び伝送を示すタ
イミング図である。図９のタイミングチャートに示され
た例においては、データラッチＬＤＩＮ及びＬＤＯＵＴ
からの出力が介在する論理ブロックＢ１及びＢ２によっ
て更に処理されることなく転送されるものと仮定する。
これは単なる例示のためであり、いかなる形の論理回路
が連続する処理ステージのデータラッチ間又は単一の処
理ステージの出力及び入力側の間に設けられてもよいこ
とを理解すべきである。入力データとして実際に示され
た値例えばＨＥＸデータワード“ａａ”又は“０４”は
単なる例示である。上記した如く、データラッチ又は他
の記憶装置が入力ワードのビット又は全体を受入れ又ラ
ッチ若しくは記憶できる限り入力データバスはどのよう
な大きさでもよくアナログであってもよい。
【００８８】好ましいデータ構造−“トークン（ｔｏｋ
ｅｎ）” 図８に示した簡単な応用において、各ステージは全ての
入力データにおいて処理を行う。なんとなれば、入力デ
ータがその組合せロジックブロックＢ１、Ｂ２等を通過
することを禁止する制御回路が存在しないからである。
より大きなフレキシビリティを与えるためにこの実施例
は“トークン”を用いるデータ構造を含みデータをシス
テム全体に分布させる。各トークンは連続するバイナリ
ービットからなり、これらのバイナリービットは１又は
それ以上のトークンワードのブロックに分割されかつア
ドレスビット（Ａ）、データビット（Ｄ）及び付加ビッ
ト（Ｅ）の３つのタイプのいずれかになっている。例示
のために、１ビット付加ビットラインを伴った８ビット
バスを介してデータがワードとして転送されることとす
ると、伝送の為の４つのワードのトークンの例は、以下
の通りである。
ｅｎ）” 図８に示した簡単な応用において、各ステージは全ての
入力データにおいて処理を行う。なんとなれば、入力デ
ータがその組合せロジックブロックＢ１、Ｂ２等を通過
することを禁止する制御回路が存在しないからである。
より大きなフレキシビリティを与えるためにこの実施例
は“トークン”を用いるデータ構造を含みデータをシス
テム全体に分布させる。各トークンは連続するバイナリ
ービットからなり、これらのバイナリービットは１又は
それ以上のトークンワードのブロックに分割されかつア
ドレスビット（Ａ）、データビット（Ｄ）及び付加ビッ
ト（Ｅ）の３つのタイプのいずれかになっている。例示
のために、１ビット付加ビットラインを伴った８ビット
バスを介してデータがワードとして転送されることとす
ると、伝送の為の４つのワードのトークンの例は、以下
の通りである。
【００８９】 第１ワード： Ｅ Ａ Ａ Ａ Ｄ Ｄ Ｄ Ｄ Ｄ 第２ワード： Ｅ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ 第３ワード： Ｅ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ 第４ワード： Ｅ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ Ｄ ここで付加ビットＥは各データワードに対する追加ビッ
トとして用いられ且つアドレス領域は種々の長さが認め
られ且つ第１ワードの付加ビットの直後に転送されるの
が好ましいことを理解すべきである。
トとして用いられ且つアドレス領域は種々の長さが認め
られ且つ第１ワードの付加ビットの直後に転送されるの
が好ましいことを理解すべきである。
【００９０】従って、トークンは、（バイナリー）ディ
ジタルデータの１又はそれ以上のワードからなってい
る。これらのワードは手順にかつ好ましくは並列に伝送
される。最もこの伝送方法は必須ではなく直列データ伝
送が公知の技術を用いて可能である。例において示した
如く各トークンは好ましくは最初においてトークンに含
まれるデータのタイプを示すアドレス領域（Ａビットの
列）を有する。多くの応用例において、単一のワード又
はワードの一部がアドレス領域を伝送するには十分であ
るが、本発明においては、全部のアドレス領域を受け取
ってこれを復号する処理ステージに対して十分長いアド
レス領域の部分を代表する部分を記憶することが出来る
ロジック回路が対応する処理ステージに含まれている限
りこのことは必須ではない。
ジタルデータの１又はそれ以上のワードからなってい
る。これらのワードは手順にかつ好ましくは並列に伝送
される。最もこの伝送方法は必須ではなく直列データ伝
送が公知の技術を用いて可能である。例において示した
如く各トークンは好ましくは最初においてトークンに含
まれるデータのタイプを示すアドレス領域（Ａビットの
列）を有する。多くの応用例において、単一のワード又
はワードの一部がアドレス領域を伝送するには十分であ
るが、本発明においては、全部のアドレス領域を受け取
ってこれを復号する処理ステージに対して十分長いアド
レス領域の部分を代表する部分を記憶することが出来る
ロジック回路が対応する処理ステージに含まれている限
りこのことは必須ではない。
【００９１】このアドレス領域を伝送するためのワイヤ
ーやレジスタが必要ないことに注意すべきである。この
アドレス領域はデータビットを用いることによって伝送
される。以下に説明するように、このアドレス領域によ
って活性化されることが意図されない限り処理ステージ
はスローダウンされることはない。この処理ステージは
遅延なしにトークンを転送することができる。
ーやレジスタが必要ないことに注意すべきである。この
アドレス領域はデータビットを用いることによって伝送
される。以下に説明するように、このアドレス領域によ
って活性化されることが意図されない限り処理ステージ
はスローダウンされることはない。この処理ステージは
遅延なしにトークンを転送することができる。
【００９２】トークン内のアドレス領域の後の残りのデ
ータがトークンを用いることによって抑制されることは
ない。これらのデータビットＤはいかなる値も取入れこ
れらのビットに与えられる意味はここでは重要ではな
い。アドレス領域の後に付加されるデータビットＤの数
は必要なだけ長く又は短くすることができ、異なるトー
クンのデータワードの数は大きく異なることが考えられ
る。アドレス領域及び付加ビットは処理ステージへ制御
信号を伝送するために用いられる。データフィールド内
の情報によってデータフィールド（Ｄビットの列）のワ
ードの数が任意に変えられる。よって以下の説明はアド
レス及び付加ビットの用い方についてである。
ータがトークンを用いることによって抑制されることは
ない。これらのデータビットＤはいかなる値も取入れこ
れらのビットに与えられる意味はここでは重要ではな
い。アドレス領域の後に付加されるデータビットＤの数
は必要なだけ長く又は短くすることができ、異なるトー
クンのデータワードの数は大きく異なることが考えられ
る。アドレス領域及び付加ビットは処理ステージへ制御
信号を伝送するために用いられる。データフィールド内
の情報によってデータフィールド（Ｄビットの列）のワ
ードの数が任意に変えられる。よって以下の説明はアド
レス及び付加ビットの用い方についてである。
【００９３】トークンは多数の回路ブロックが比較的単
純な構造において互いに接続されている場合に特に有用
なデータ構造である。最も単純な構造は例えば図１に示
すようなパイプライン処理ステップである。しかしなが
らこのトークンはパイプライン構造にだけ用いられるも
のではない。ここで、各ブロックは完全なパイプライン
ステージを意味すると仮定する。図１のパイプライン回
路においてデータは図の左から右に流れる。そして、入
力データは処理ステージＡに供給される。このステージ
Ａは入力データを変形することができ、そして変形した
データ又は変形しないデータをステージＢに伝送する。
この変形あるいは変調は複雑な場合もあり、全体として
各ステージに流入するデータの数は流出する数と等しく
ないこともあり得る。
純な構造において互いに接続されている場合に特に有用
なデータ構造である。最も単純な構造は例えば図１に示
すようなパイプライン処理ステップである。しかしなが
らこのトークンはパイプライン構造にだけ用いられるも
のではない。ここで、各ブロックは完全なパイプライン
ステージを意味すると仮定する。図１のパイプライン回
路においてデータは図の左から右に流れる。そして、入
力データは処理ステージＡに供給される。このステージ
Ａは入力データを変形することができ、そして変形した
データ又は変形しないデータをステージＢに伝送する。
この変形あるいは変調は複雑な場合もあり、全体として
各ステージに流入するデータの数は流出する数と等しく
ないこともあり得る。
【００９４】他方、処理ステージＡが処理ステージＣに
対してこれらのステージが直接接続されていなくステー
ジＢを介して接続されているにも拘らず情報を伝送でき
れば望ましいのである。トークンの１つの利点はかかる
情報伝達をなし得ることである。トークンを認識できな
い処理ステージはいずれもそれを変更なしに次のブロッ
クに転送するのである。この例によれば、付加ビットが
アドレス及びデータ領域と共に各トークンにおいて伝送
され、従って、処理ステージはトークン（任意の長さと
することができる）をそのアドレス符号化なしに転送す
ることができる。この例によれば、付加ビットがハイ
（論理１）のトークンには同じトークンの一部となって
いる従属ワードが追随する。このワードは付加ビットを
有し、この付加ビットはトークンの中のさらなるトーク
ンワードがあることを示す。ある処理ステージがローの
付加ビットを含むトークンワードを受取ったときそのス
テージはトークンの最終ワードであることがわかる。次
のワードは新しいトークンの最初のワードであると推定
される。
対してこれらのステージが直接接続されていなくステー
ジＢを介して接続されているにも拘らず情報を伝送でき
れば望ましいのである。トークンの１つの利点はかかる
情報伝達をなし得ることである。トークンを認識できな
い処理ステージはいずれもそれを変更なしに次のブロッ
クに転送するのである。この例によれば、付加ビットが
アドレス及びデータ領域と共に各トークンにおいて伝送
され、従って、処理ステージはトークン（任意の長さと
することができる）をそのアドレス符号化なしに転送す
ることができる。この例によれば、付加ビットがハイ
（論理１）のトークンには同じトークンの一部となって
いる従属ワードが追随する。このワードは付加ビットを
有し、この付加ビットはトークンの中のさらなるトーク
ンワードがあることを示す。ある処理ステージがローの
付加ビットを含むトークンワードを受取ったときそのス
テージはトークンの最終ワードであることがわかる。次
のワードは新しいトークンの最初のワードであると推定
される。
【００９５】単純な構造のパイプラインステージが特に
有用ではあるもののこのトークンはより複雑な構造の処
理回路にも適用できることに注意すべきである。かかる
より複雑な処理回路の例を以下に示す。この実施例によ
れば付加ビットの状態を用いて、この付加ビット“０”
とすることによって所与のトークンの最終ワードを示す
ことは必ずしも必要ではない。望ましい変形例は付加ビ
ットを取除いて符号化のためのハードウエアを適当に変
形することによって最終ワードではなくトークンの最初
のワードを示すのである。付加ビットを用いてトークン
の最初のワードではなく最終ワードを示すことの有利さ
はトークンが付加ビットを有するや否やに応じて回路ブ
ロックの動作を変形するのに有用であることである。こ
のことの例は量子化テーブル（通常はメモリー装置）に
おいて記憶されたビデオ量子化値を処理する処理ステー
ジを活性化するトークンである。例えばこの量子化テー
ブルは６４個の８ビットバイナリ数値を含むものであ
る。
有用ではあるもののこのトークンはより複雑な構造の処
理回路にも適用できることに注意すべきである。かかる
より複雑な処理回路の例を以下に示す。この実施例によ
れば付加ビットの状態を用いて、この付加ビット“０”
とすることによって所与のトークンの最終ワードを示す
ことは必ずしも必要ではない。望ましい変形例は付加ビ
ットを取除いて符号化のためのハードウエアを適当に変
形することによって最終ワードではなくトークンの最初
のワードを示すのである。付加ビットを用いてトークン
の最初のワードではなく最終ワードを示すことの有利さ
はトークンが付加ビットを有するや否やに応じて回路ブ
ロックの動作を変形するのに有用であることである。こ
のことの例は量子化テーブル（通常はメモリー装置）に
おいて記憶されたビデオ量子化値を処理する処理ステー
ジを活性化するトークンである。例えばこの量子化テー
ブルは６４個の８ビットバイナリ数値を含むものであ
る。
【００９６】パイプライン回路の量子化ステージに新し
い量子化テーブルをローディングするために、“ＱＵＡ
ＮＴ−ＴＡＢＬＥ”がこの量子化ステージに供給され
る。この場合、トークンは例えば６５個のトークンワー
ドからなっている。トークンワードの最初はコード“Ｑ
ＵＡＮＴ−ＴＡＢＬＥ”を含みこのコードに量子化テー
ブルの整数値である６４ワードが続くのである。ビデオ
データをコード化する際には、かかる量子化テーブルを
伝送する必要がある。これをなすために、ＱＵＡＮＴ−
ＴＡＢＬＥトークンが付加ワードなしに量子化ステージ
に供給されるのである。このトークンを受取ったとき、
付加ビットの最初のワードがローであるときに、量子化
ステージはその量子化テーブルを読取ることができ、６
４個の量子化テーブル値を含むＱＵＡＮＴ−ＴＡＢＬＥ
トークンを形成することができる。第１ワードの付加ビ
ット（ローであった）が変化してハイになると付加ビッ
トのハイ状態をこのトークンは継続し６４個の量子化テ
ーブル値上のローの付加ビットによって新しいトークン
の終りが示されるまでこの状態が継続する。これは通常
の対応で処理が進みそしてビット流にコード化される。
い量子化テーブルをローディングするために、“ＱＵＡ
ＮＴ−ＴＡＢＬＥ”がこの量子化ステージに供給され
る。この場合、トークンは例えば６５個のトークンワー
ドからなっている。トークンワードの最初はコード“Ｑ
ＵＡＮＴ−ＴＡＢＬＥ”を含みこのコードに量子化テー
ブルの整数値である６４ワードが続くのである。ビデオ
データをコード化する際には、かかる量子化テーブルを
伝送する必要がある。これをなすために、ＱＵＡＮＴ−
ＴＡＢＬＥトークンが付加ワードなしに量子化ステージ
に供給されるのである。このトークンを受取ったとき、
付加ビットの最初のワードがローであるときに、量子化
ステージはその量子化テーブルを読取ることができ、６
４個の量子化テーブル値を含むＱＵＡＮＴ−ＴＡＢＬＥ
トークンを形成することができる。第１ワードの付加ビ
ット（ローであった）が変化してハイになると付加ビッ
トのハイ状態をこのトークンは継続し６４個の量子化テ
ーブル値上のローの付加ビットによって新しいトークン
の終りが示されるまでこの状態が継続する。これは通常
の対応で処理が進みそしてビット流にコード化される。
【００９７】この例においては、量子化ステージは新し
い量子化テーブルをそれ自身のメモリーにローディング
するか又はＱＵＡＮＴ−ＴＡＢＬＥトークンの第１ワー
ドがセットされた付加ビットを有するや否やに応じてそ
のテーブルを読取る。付加ビットを用いてトークンの内
の最初又は最終ワードを示すや否やの選択はパイプライ
ン回路が用いられるシステムによっている。いずれにし
ても本発明によれば両方の選択が可能である。
い量子化テーブルをそれ自身のメモリーにローディング
するか又はＱＵＡＮＴ−ＴＡＢＬＥトークンの第１ワー
ドがセットされた付加ビットを有するや否やに応じてそ
のテーブルを読取る。付加ビットを用いてトークンの内
の最初又は最終ワードを示すや否やの選択はパイプライ
ン回路が用いられるシステムによっている。いずれにし
ても本発明によれば両方の選択が可能である。
【００９８】好ましい付加ビットに対する他の選択はト
ークンの頭の部分に長さカウントを含ませることであ
る。例えばかかる構成はトークンが非常に長い場合は有
効である。例えば、典型的なトークンの長さが1000ワー
ドであるとすると、付加ビット構成を用いた時はトーク
ンは全ての付加ビットを含ませるために1000の付加ビッ
トを必要とする。しかしながらトークンの長さをバイナ
リ形式でコード化すればわずかに１０ビットが必要なだ
けである。
ークンの頭の部分に長さカウントを含ませることであ
る。例えばかかる構成はトークンが非常に長い場合は有
効である。例えば、典型的なトークンの長さが1000ワー
ドであるとすると、付加ビット構成を用いた時はトーク
ンは全ての付加ビットを含ませるために1000の付加ビッ
トを必要とする。しかしながらトークンの長さをバイナ
リ形式でコード化すればわずかに１０ビットが必要なだ
けである。
【００９９】長いトークンを用いることがあるものの経
験によれば殆どの場合短いトークンを用いている。ここ
で好ましい付加ビット構成が有利である。もしトークン
が単一ワード長であればこれを示すためには単一ビット
が必要である。しかしながらカウント構成は同じ１０ビ
ットを必要とするのである。長さカウント構成の不利な
点は以下のとおりである。
験によれば殆どの場合短いトークンを用いている。ここ
で好ましい付加ビット構成が有利である。もしトークン
が単一ワード長であればこれを示すためには単一ビット
が必要である。しかしながらカウント構成は同じ１０ビ
ットを必要とするのである。長さカウント構成の不利な
点は以下のとおりである。
【０１００】(1) 短いトークンの場合効率的ではないこ
と： (2) トークンについての最大の長さの制限があること
（１０ビットの場合1023ワード以上はカウントできな
い）： (3)トークンの長さがカウントをなす前に知られなけれ
ばならないこと（トークンの頭において知ることが必要
である。）： (4) トークンを取扱う回路の各ブロックがワードカウン
トするハードウエアを持たなければならないこと：及び (5) もしカウントが乱れたとき（データ伝送エラー等に
よって）回復がなし得るや否や明らかではないこと、以
上である。
と： (2) トークンについての最大の長さの制限があること
（１０ビットの場合1023ワード以上はカウントできな
い）： (3)トークンの長さがカウントをなす前に知られなけれ
ばならないこと（トークンの頭において知ることが必要
である。）： (4) トークンを取扱う回路の各ブロックがワードカウン
トするハードウエアを持たなければならないこと：及び (5) もしカウントが乱れたとき（データ伝送エラー等に
よって）回復がなし得るや否や明らかではないこと、以
上である。
【０１０１】本発明による付加ビット構成の有利な点は
以下の通りである。 (1)パイプラインの処理ステージが全てのトークンを復
号する回路を含む必要がなく認知しないトークンが付加
ビットを考慮するだけで正しく転送されること： (2)付加ビットの符号化が全てのトークンについて同一
であること： (3)トークンの長さについて制限がないこと： (4)短いトークンに対して付加ビット構成が効率的であ
ること（トークンの長さを示す部分に関して）：及び (5)エラー回復が自然になされること、である。
以下の通りである。 (1)パイプラインの処理ステージが全てのトークンを復
号する回路を含む必要がなく認知しないトークンが付加
ビットを考慮するだけで正しく転送されること： (2)付加ビットの符号化が全てのトークンについて同一
であること： (3)トークンの長さについて制限がないこと： (4)短いトークンに対して付加ビット構成が効率的であ
ること（トークンの長さを示す部分に関して）：及び (5)エラー回復が自然になされること、である。
【０１０２】もし付加ビットが乱れたとき、１つのラン
ダムなトークンが形成される。これは付加ビットが
“１”から“０”に乱れた場合である。また付加ビット
が“０”から“１”に乱れたときはトークンは消滅せし
められる。さらにトークンに関する問題は局在化され
る。従ってこの後正しい動作が自動的に行われる。アド
レス領域の長さも変化され得る。このことは非常に有利
である。なんとなれば、このことが非常に共通なトーク
ンを非常に数の少ないワードの中に押し込むことができ
るからである。このことはビデオデータパイプライン回
路においては非常に重要である。なんとなればこのこと
が全ての処理ステージが継続的に全ての帯域において動
作を続けることを確実にするからである。
ダムなトークンが形成される。これは付加ビットが
“１”から“０”に乱れた場合である。また付加ビット
が“０”から“１”に乱れたときはトークンは消滅せし
められる。さらにトークンに関する問題は局在化され
る。従ってこの後正しい動作が自動的に行われる。アド
レス領域の長さも変化され得る。このことは非常に有利
である。なんとなれば、このことが非常に共通なトーク
ンを非常に数の少ないワードの中に押し込むことができ
るからである。このことはビデオデータパイプライン回
路においては非常に重要である。なんとなればこのこと
が全ての処理ステージが継続的に全ての帯域において動
作を続けることを確実にするからである。
【０１０３】この実施例によれば、アドレス領域の長さ
を可変とするためにアドレスが選択されてランダムデー
タに続く短いアドレスは長いアドレスと決して混同され
ない。アドレス領域（所望のパイプライン処理ステージ
を活性化するコードとしても作用する）のコード化のた
めの好ましい技術はハフマン（Ｈｕｆｆｍａｎ）によっ
て最初に述べられた周知の技術であり、“ハフマンコー
ド”として呼ばれる。ディジタル設計の分野においては
ハフマン符号化技術はよく知られているが次の例が全体
的な背景を提供する。
を可変とするためにアドレスが選択されてランダムデー
タに続く短いアドレスは長いアドレスと決して混同され
ない。アドレス領域（所望のパイプライン処理ステージ
を活性化するコードとしても作用する）のコード化のた
めの好ましい技術はハフマン（Ｈｕｆｆｍａｎ）によっ
て最初に述べられた周知の技術であり、“ハフマンコー
ド”として呼ばれる。ディジタル設計の分野においては
ハフマン符号化技術はよく知られているが次の例が全体
的な背景を提供する。
【０１０４】ハフマンコードはシンボルの列からなる複
数のワードからなっている。（本発明の如きディジタル
装置においてはシンボルは通常バイナリディジットであ
る）このコードワードは種々の長さを有し、ハフマンコ
ードワードの特別な特性はより長いコードワードがより
短いコードワードを形成するシンボルによって開始する
ことはないというように選択される。本発明によれば、
トークンのアドレス領域は好ましくは（必ずしも必須で
はない）公知のハフマンコード化技術を用いるように選
ばれる。
数のワードからなっている。（本発明の如きディジタル
装置においてはシンボルは通常バイナリディジットであ
る）このコードワードは種々の長さを有し、ハフマンコ
ードワードの特別な特性はより長いコードワードがより
短いコードワードを形成するシンボルによって開始する
ことはないというように選択される。本発明によれば、
トークンのアドレス領域は好ましくは（必ずしも必須で
はない）公知のハフマンコード化技術を用いるように選
ばれる。
【０１０５】また、この実施例によれば、アドレス領域
はトークンの第１ワードのＭＳＢにおいて開始する。
（ここでＭＳＢの指定は任意でありこの構成はＭＳＢの
種々の指定を含むように変更され得るのである。）アド
レス領域は下位の連続するビットの中で継続する。もし
トークンのアドレスが１のトークンより大なる必要があ
れば、アドレス領域のあるワードの最下位のビットが次
のワードの最上位ビットすなわちＭＳＢに続く。アドレ
ス領域の最小長さは１ビットである。
はトークンの第１ワードのＭＳＢにおいて開始する。
（ここでＭＳＢの指定は任意でありこの構成はＭＳＢの
種々の指定を含むように変更され得るのである。）アド
レス領域は下位の連続するビットの中で継続する。もし
トークンのアドレスが１のトークンより大なる必要があ
れば、アドレス領域のあるワードの最下位のビットが次
のワードの最上位ビットすなわちＭＳＢに続く。アドレ
ス領域の最小長さは１ビットである。
【０１０６】この例において用いられるトークンを生成
するために公知なハードウエア構成が用いられる。かか
るハードウエア構成はマイクロプログラムステートマシ
ーンであり、勿論、公知のマイクロプロセッサ等の装置
も用いられ得る。本例によるトークン構成の基本的な利
点は予期されないニーズに対する適応性である。例え
ば、もし新しいトークンが導入されたとすると、これは
ごくわずかの数のパイプラインの処理ステージに影響を
与えるだけである。すなわち、最も起りやすいケースは
次のとおりである。すなわち、２つの処理ステージすな
わちブロックに対して影響があるとき、一方のブロック
がまずトークンを生成し新しく変形された他方のブロッ
クがこの新しいトークンを処理するのである。即ち、他
のパイプラインの処理ステージを変形する必要がないの
である。さらには、これらの他の処理ステージはなんら
の設計変更なく新しいトークンを取扱うことができる。
なんとなればれらの回路はトークンを認識せずトークン
をなんらの変形をさせずに通過させるからである。
するために公知なハードウエア構成が用いられる。かか
るハードウエア構成はマイクロプログラムステートマシ
ーンであり、勿論、公知のマイクロプロセッサ等の装置
も用いられ得る。本例によるトークン構成の基本的な利
点は予期されないニーズに対する適応性である。例え
ば、もし新しいトークンが導入されたとすると、これは
ごくわずかの数のパイプラインの処理ステージに影響を
与えるだけである。すなわち、最も起りやすいケースは
次のとおりである。すなわち、２つの処理ステージすな
わちブロックに対して影響があるとき、一方のブロック
がまずトークンを生成し新しく変形された他方のブロッ
クがこの新しいトークンを処理するのである。即ち、他
のパイプラインの処理ステージを変形する必要がないの
である。さらには、これらの他の処理ステージはなんら
の設計変更なく新しいトークンを取扱うことができる。
なんとなればれらの回路はトークンを認識せずトークン
をなんらの変形をさせずに通過させるからである。
【０１０７】この実施例における既存の処理ステージに
何等の影響を与えないという点は明らかに有利な点であ
る。すなわち、チップセットにおける設計の改良によっ
ていくつかのチップに対しては全く影響を与えないよう
にすることができるのである。このことはユーザの観点
及びチップメーカの観点から共に有利である。また、例
え全てのチップに設計変更の必要がある場合であっても
なお従来に比してマーケットへのより短い時間という点
でかなり有利である。なんとなれば同じ回路デザインが
再利用できるからである。このような状態は集積度が増
してシステムドロップ内のチップの数が増すに従って生
じやすい。
何等の影響を与えないという点は明らかに有利な点であ
る。すなわち、チップセットにおける設計の改良によっ
ていくつかのチップに対しては全く影響を与えないよう
にすることができるのである。このことはユーザの観点
及びチップメーカの観点から共に有利である。また、例
え全てのチップに設計変更の必要がある場合であっても
なお従来に比してマーケットへのより短い時間という点
でかなり有利である。なんとなれば同じ回路デザインが
再利用できるからである。このような状態は集積度が増
してシステムドロップ内のチップの数が増すに従って生
じやすい。
【０１０８】ここで、トークンのセットを２ワードアド
レスとする必要が生じた場合を考える。なお、このよう
な場合でも、従来の設計を変形する必要はない。パイプ
ラインの処理ステージにおけるトークンデコーダはトー
クンの第１ワードを復号せんとし、その処理ステージは
トークンを認識しないこととする。そして、その処理ス
テージはトークンになんらの処理を加えずして付加ビッ
トを用いてこれを転送するのである。そして、この処理
ステージは第２ワードの復号も行わない（例えこれがア
ドレスビットを含んでも）。なんとなればこの処理ステ
ージはその第２ワードが認識しなかったトークンのデー
タ領域の一部であると“想定”するからである。多くの
場合パイプラインの処理ステージ又は結合した回路ブロ
ックはトークンを変形する。これは通常、必ずしも必須
ではない、トークンのデータ領域の変形をなすのであ
る。さらにトークンの多数のデータワードについてある
データワードを除去したりあるいは新しいデータワード
を加えたりして変形されることも多い。また、ある場合
には、トークンがそのトークンの列の中から完全に除去
されることもある。
レスとする必要が生じた場合を考える。なお、このよう
な場合でも、従来の設計を変形する必要はない。パイプ
ラインの処理ステージにおけるトークンデコーダはトー
クンの第１ワードを復号せんとし、その処理ステージは
トークンを認識しないこととする。そして、その処理ス
テージはトークンになんらの処理を加えずして付加ビッ
トを用いてこれを転送するのである。そして、この処理
ステージは第２ワードの復号も行わない（例えこれがア
ドレスビットを含んでも）。なんとなればこの処理ステ
ージはその第２ワードが認識しなかったトークンのデー
タ領域の一部であると“想定”するからである。多くの
場合パイプラインの処理ステージ又は結合した回路ブロ
ックはトークンを変形する。これは通常、必ずしも必須
ではない、トークンのデータ領域の変形をなすのであ
る。さらにトークンの多数のデータワードについてある
データワードを除去したりあるいは新しいデータワード
を加えたりして変形されることも多い。また、ある場合
には、トークンがそのトークンの列の中から完全に除去
されることもある。
【０１０９】殆どの応用例においては、パイプラインの
処理ステージはいくつかのトークンによって活性化され
てこれらを復号する。そして、その処理ステージは他の
トークンを認識せずになんらの変形を加えずに通過させ
るのである。多くの場合ただ１つのトークンが復号され
る。これはデータトークンワードである。多くの応用例
において、ある処理ステージの動作はその過去の動作結
果に依存している。ある処理ステージの“状態”はその
前の状態に依存している。換言すればその処理ステージ
は記憶した状態情報に依存している。さらに換言すれ
ば、処理ステージはその１又はそれ以上のクロックサイ
クル前の歴史についての情報を保持しなければならな
い。よって、本発明はかかる“状態マシーン”の処理ス
テージを含むパイプラインに用いて有効であり、さらに
データ経路のラッチが簡単なパイプラインラッチである
場合にも有用である。
処理ステージはいくつかのトークンによって活性化され
てこれらを復号する。そして、その処理ステージは他の
トークンを認識せずになんらの変形を加えずに通過させ
るのである。多くの場合ただ１つのトークンが復号され
る。これはデータトークンワードである。多くの応用例
において、ある処理ステージの動作はその過去の動作結
果に依存している。ある処理ステージの“状態”はその
前の状態に依存している。換言すればその処理ステージ
は記憶した状態情報に依存している。さらに換言すれ
ば、処理ステージはその１又はそれ以上のクロックサイ
クル前の歴史についての情報を保持しなければならな
い。よって、本発明はかかる“状態マシーン”の処理ス
テージを含むパイプラインに用いて有効であり、さらに
データ経路のラッチが簡単なパイプラインラッチである
場合にも有用である。
【０１１０】かかる“状態マシーン”を含む回路におけ
るこの例による２ラインインターフェースの適用性はこ
の例の重大な有利性である。特に状態マシーンによって
データ通路が制御される場合には上記した２ラインイン
ターフェース技術が装置の“現在状態”パイプラインに
おいて制御しているデータに伴うステップにとどまるこ
とを確実にするように用いられるのである。
るこの例による２ラインインターフェースの適用性はこ
の例の重大な有利性である。特に状態マシーンによって
データ通路が制御される場合には上記した２ラインイン
ターフェース技術が装置の“現在状態”パイプラインに
おいて制御しているデータに伴うステップにとどまるこ
とを確実にするように用いられるのである。
【０１１１】図１１はトークンアドレス領域を復号する
ためのパイプライン処理ステージに含まれる回路例の単
純化したブロック図である。このブロック図は“状態マ
シーン”の特性を有するパイプライン処理ステージを示
している。トークンの各ワードは付加ビットを有し、こ
の付加ビットはトークン内にまだワードがあるときはハ
イであり、これがトークン内の最終ワードの時はローで
ある。もしこれがトークンの最終ワードであるときは次
の有効なデータワードは新しいトークンのスタートであ
り、従って、そのアドレスは復号されねばならない。与
えられたワードのトークンアドレスを復号すなわちデコ
ーディングするか否かの決定は前の付加ビットの値を知
ることによってなされる。
ためのパイプライン処理ステージに含まれる回路例の単
純化したブロック図である。このブロック図は“状態マ
シーン”の特性を有するパイプライン処理ステージを示
している。トークンの各ワードは付加ビットを有し、こ
の付加ビットはトークン内にまだワードがあるときはハ
イであり、これがトークン内の最終ワードの時はローで
ある。もしこれがトークンの最終ワードであるときは次
の有効なデータワードは新しいトークンのスタートであ
り、従って、そのアドレスは復号されねばならない。与
えられたワードのトークンアドレスを復号すなわちデコ
ーディングするか否かの決定は前の付加ビットの値を知
ることによってなされる。
【０１１２】単純化のために、この２ラインインターフ
ェース（受入れ信号及び有効性信号及びラッチを含む）
は図示されておらず回路のリセットをなす全ての詳細は
省略されている。前と同様に８ビットデータワードが励
磁のために用いられている。この励磁されたパイプライ
ン処理ステージは１つのパイプラインステージ分データ
ビット及び付加ビットを遅らせる。この処理ステージ
は、ＤＡＴＡトークンを復号し、回路の出力にＤＡＴＡ
トークンの第１ワードが表れた時点で信号“ＤＡＴＡ−
ＡＤＤＲ”が生成されハイにセットされる。ラッチＬＤ
ＩＮ及びＬＡＯＵＴによってデータビットが遅延せしめ
られ、これらの各々はこの例（８−インプット、８−ア
ウトプットラッチに対応する）において用いられる８デ
ータビットのために８回繰返される。同様に付加ビット
は付加ビットラッチＬＥＩＮ及びＬＥＯＵＴによって遅
延せしめられる。
ェース（受入れ信号及び有効性信号及びラッチを含む）
は図示されておらず回路のリセットをなす全ての詳細は
省略されている。前と同様に８ビットデータワードが励
磁のために用いられている。この励磁されたパイプライ
ン処理ステージは１つのパイプラインステージ分データ
ビット及び付加ビットを遅らせる。この処理ステージ
は、ＤＡＴＡトークンを復号し、回路の出力にＤＡＴＡ
トークンの第１ワードが表れた時点で信号“ＤＡＴＡ−
ＡＤＤＲ”が生成されハイにセットされる。ラッチＬＤ
ＩＮ及びＬＡＯＵＴによってデータビットが遅延せしめ
られ、これらの各々はこの例（８−インプット、８−ア
ウトプットラッチに対応する）において用いられる８デ
ータビットのために８回繰返される。同様に付加ビット
は付加ビットラッチＬＥＩＮ及びＬＥＯＵＴによって遅
延せしめられる。
【０１１３】この例においては、ラッチＬＥＰＲＥＶが
設けられ付加ビットの直前の状態を記憶する。付加ビッ
トの値がラッチＬＥＩＮにローディングされクロック位
相信号ＰＨ１の次の立上りエッジにおいてラッチＬＥＯ
ＵＴにローディングされる。ラッチＬＥＯＵＴは、よっ
て、現在の付加ビットの値を含み、しかしながら、これ
は２位相クロックの第２の半分の間だけである。しかし
ながら、ラッチＬＥＰＲＥＶはクロック信号ＰＨ０の次
の立上りエッジにてこの付加ビットの値をローディング
する。この付加ビットの値は付加ビット入力ラッチＬＥ
ＩＮをイネーブルする信号と同じである。ＬＥＰＲＥＶ
の出力ＱＥＰＲＥＶは前のクロック位相ＰＨ０の間付加
ビットの値を保持する。
設けられ付加ビットの直前の状態を記憶する。付加ビッ
トの値がラッチＬＥＩＮにローディングされクロック位
相信号ＰＨ１の次の立上りエッジにおいてラッチＬＥＯ
ＵＴにローディングされる。ラッチＬＥＯＵＴは、よっ
て、現在の付加ビットの値を含み、しかしながら、これ
は２位相クロックの第２の半分の間だけである。しかし
ながら、ラッチＬＥＰＲＥＶはクロック信号ＰＨ０の次
の立上りエッジにてこの付加ビットの値をローディング
する。この付加ビットの値は付加ビット入力ラッチＬＥ
ＩＮをイネーブルする信号と同じである。ＬＥＰＲＥＶ
の出力ＱＥＰＲＥＶは前のクロック位相ＰＨ０の間付加
ビットの値を保持する。
【０１１４】ラッチＬＤＩＮの反転Ｑ出力からの５ビッ
トのデータワード出力及び非反転出力ＭＤ「２」はロジ
ックゲートＮＡＮＤ１、ＮＡＮＤ２及びＮＯＲ１によっ
て付加ビットの前回値ＱＥＰＲＥＶに組合わされる。
尚、これらのゲートの動作はディジタル回路の分野でよ
く知られている。ここで、Ｎ−ＭＤ「ｍ」の表示は中間
データワードＭＤ「７：０」のビットｍの論理反転を示
す。公知のブール代数技術を用いて、次のことが示され
る。すなわち、ロジックブロックからの出力信号ＳＡ
（ＮＯＲ１の出力）は付加ビットの前回値が“０”（Ｑ
ＲＥＶ＝“０”）であってラッチＬＤＩＮの非反転出力
Ｑの出力（原入力ワード）“０００００１ｘｘ”の構造
を有し、すなわち、５つの上位ビットＭＤ「７−ＭＤ
「３」ビットが全て“０”でありビットＭＤ「２」が
“１”であり１及び０位のビットが任意の値を取る場合
にハイ（“１”）となる。
トのデータワード出力及び非反転出力ＭＤ「２」はロジ
ックゲートＮＡＮＤ１、ＮＡＮＤ２及びＮＯＲ１によっ
て付加ビットの前回値ＱＥＰＲＥＶに組合わされる。
尚、これらのゲートの動作はディジタル回路の分野でよ
く知られている。ここで、Ｎ−ＭＤ「ｍ」の表示は中間
データワードＭＤ「７：０」のビットｍの論理反転を示
す。公知のブール代数技術を用いて、次のことが示され
る。すなわち、ロジックブロックからの出力信号ＳＡ
（ＮＯＲ１の出力）は付加ビットの前回値が“０”（Ｑ
ＲＥＶ＝“０”）であってラッチＬＤＩＮの非反転出力
Ｑの出力（原入力ワード）“０００００１ｘｘ”の構造
を有し、すなわち、５つの上位ビットＭＤ「７−ＭＤ
「３」ビットが全て“０”でありビットＭＤ「２」が
“１”であり１及び０位のビットが任意の値を取る場合
にハイ（“１”）となる。
【０１１５】従って、ＳＡ及びＳＡが入力として供給さ
れるアドレス信号ラッチＬＡＤＤＲの出力をハイとする
４つのデータワードが存在する（“ｘｘ”の４つの置換
が存在する。）換言すればこの処理ステージが、４つの
可能なトークンの１つが供給されたとき、及び付加ビッ
トの前回値が０であったことすなわち前回のデータワー
ドはトークンの前の列の中での最終ワードであったこと
すなわち今回のトークンが今回の最初のワードであると
きに活性化信号（ＤＡＴＡ−ＡＤＤＲ＝“１”）を生成
する。
れるアドレス信号ラッチＬＡＤＤＲの出力をハイとする
４つのデータワードが存在する（“ｘｘ”の４つの置換
が存在する。）換言すればこの処理ステージが、４つの
可能なトークンの１つが供給されたとき、及び付加ビッ
トの前回値が０であったことすなわち前回のデータワー
ドはトークンの前の列の中での最終ワードであったこと
すなわち今回のトークンが今回の最初のワードであると
きに活性化信号（ＤＡＴＡ−ＡＤＤＲ＝“１”）を生成
する。
【０１１６】ラッチＬＥＰＲＥＶからの信号ＱＰＲＥＶ
がローであるとき、ラッチＬＤＩＮの出力端の値が新し
いトークンの第１ワードである。ゲートＮＡＮＤ１、Ｎ
ＡＮＤ２及びＮＯＲ１はＤＡＴＡトークン（０００００
１ｘｘ）を復号する。このアドレス復号信号ＳＡは、し
かしながら、ラッチＬＡＤＤＲによって遅延せしめら
れ、信号ＤＡＴＡ−ＡＤＤＲは出力データＯＵＴ−ＤＡ
ＴＡ及びＯＵＴ−ＥＸＴＮと同じタイミングを有する。
がローであるとき、ラッチＬＤＩＮの出力端の値が新し
いトークンの第１ワードである。ゲートＮＡＮＤ１、Ｎ
ＡＮＤ２及びＮＯＲ１はＤＡＴＡトークン（０００００
１ｘｘ）を復号する。このアドレス復号信号ＳＡは、し
かしながら、ラッチＬＡＤＤＲによって遅延せしめら
れ、信号ＤＡＴＡ−ＡＤＤＲは出力データＯＵＴ−ＤＡ
ＴＡ及びＯＵＴ−ＥＸＴＮと同じタイミングを有する。
【０１１７】図１２は状態依存パイプライン処理ステー
ジの他の例を示しており、これは出力付加ビットＯＵＴ
−ＥＸＴＮの前回値を示す信号ＬＡＳＴ−ＯＵＴ−ＥＸ
ＴＮを生成する。現在付加ビットラッチ及び前回付加ビ
ットラッチＬＥＯＵＴ及びＬＥＰＲＥＶのＣＫ入力に供
給される２つのイネーブル信号の１つがゲートＡＮＤ１
から抽出される。これらのラッチはデータが有効であっ
て、且つ受入れられたとき新しい値をローディングす
る。すなわち、有効性ラッチＬＶＯＵＴ及び受入れラッ
チＬＡＯＵＴの出力が共にハイであるときである。この
ようにしてそれらは有効な付加ビットを保持し有効でな
いデータによる疑わしい値のローディングをしないので
ある。
ジの他の例を示しており、これは出力付加ビットＯＵＴ
−ＥＸＴＮの前回値を示す信号ＬＡＳＴ−ＯＵＴ−ＥＸ
ＴＮを生成する。現在付加ビットラッチ及び前回付加ビ
ットラッチＬＥＯＵＴ及びＬＥＰＲＥＶのＣＫ入力に供
給される２つのイネーブル信号の１つがゲートＡＮＤ１
から抽出される。これらのラッチはデータが有効であっ
て、且つ受入れられたとき新しい値をローディングす
る。すなわち、有効性ラッチＬＶＯＵＴ及び受入れラッ
チＬＡＯＵＴの出力が共にハイであるときである。この
ようにしてそれらは有効な付加ビットを保持し有効でな
いデータによる疑わしい値のローディングをしないので
ある。
【０１１８】図１２に示した回路においては、２ライン
の有効／受入れロジックがゲートＯＲ１及びＯＲ２を含
み、これらのゲートは下流受入れ信号及び有効性ラッチ
ＬＶＩＮ及びＬＶＯＵＴの反転出力からなる入力信号を
受ける。かかる構成はラッチが反転出力を有するならば
図８のゲートＮＡＮＤ１／２及びＩＮＶ１／２が置換さ
れ得ることを示している。この回路は“状態依存”パイ
プライン処理ステージの単純な例を示すものであるが、
これが単一ビットのみの状態に依存するが故に、この例
においては次のことが言える。すなわち、状態情報を保
持する全てのラッチがパイプライン処理ステージ間を実
際に転送されたときすなわちデータが有効であって且つ
次のステージが受け入れた時にのみ更新されるのであ
る。勿論、このようなラッチが正しくリセットされるこ
とを確実にしなければならない。
の有効／受入れロジックがゲートＯＲ１及びＯＲ２を含
み、これらのゲートは下流受入れ信号及び有効性ラッチ
ＬＶＩＮ及びＬＶＯＵＴの反転出力からなる入力信号を
受ける。かかる構成はラッチが反転出力を有するならば
図８のゲートＮＡＮＤ１／２及びＩＮＶ１／２が置換さ
れ得ることを示している。この回路は“状態依存”パイ
プライン処理ステージの単純な例を示すものであるが、
これが単一ビットのみの状態に依存するが故に、この例
においては次のことが言える。すなわち、状態情報を保
持する全てのラッチがパイプライン処理ステージ間を実
際に転送されたときすなわちデータが有効であって且つ
次のステージが受け入れた時にのみ更新されるのであ
る。勿論、このようなラッチが正しくリセットされるこ
とを確実にしなければならない。
【０１１９】この実施例によって形成され用いられるト
ークンは従来のパイプラインを介するデータ伝送の符号
化技術に対していくつかの有利な点を有する。その第１
は、上記したトークンが種々の長さのアドレス領域を許
容し（ハフマンコーディングを利用でき）共通のトーク
ンを効率良く供給することを可能にすことである。
ークンは従来のパイプラインを介するデータ伝送の符号
化技術に対していくつかの有利な点を有する。その第１
は、上記したトークンが種々の長さのアドレス領域を許
容し（ハフマンコーディングを利用でき）共通のトーク
ンを効率良く供給することを可能にすことである。
【０１２０】第２の点は、例えトークンが与えられたパ
イプラインの処理ステージのデコーダにおいて認識され
なかったとしてもトークンの長さの符号化によってトー
クンの最後（すなわち次のトークンの最初）が正しく処
理されることである。（この処理には単純な伝送も含
む。） 第３の点は、認識されないトークン（すなわち変形され
ずにそのまま通過される）の処理の規則及びハードウエ
ア構造が１の処理ステージと隣接しない離れた下流の処
理ステージとの間の情報交換を可能にすることである。
このことはパイプライン回路の拡張性及び効率的な応用
性を増すのである。なんとなれば既存のパイプラインス
テージの大幅な設計変更を必要としないで将来の変更を
可能にするからである。このトークンは上述し又以下に
述べる２ラインインターフェースと共に用いて特に有用
である。
イプラインの処理ステージのデコーダにおいて認識され
なかったとしてもトークンの長さの符号化によってトー
クンの最後（すなわち次のトークンの最初）が正しく処
理されることである。（この処理には単純な伝送も含
む。） 第３の点は、認識されないトークン（すなわち変形され
ずにそのまま通過される）の処理の規則及びハードウエ
ア構造が１の処理ステージと隣接しない離れた下流の処
理ステージとの間の情報交換を可能にすることである。
このことはパイプライン回路の拡張性及び効率的な応用
性を増すのである。なんとなれば既存のパイプラインス
テージの大幅な設計変更を必要としないで将来の変更を
可能にするからである。このトークンは上述し又以下に
述べる２ラインインターフェースと共に用いて特に有用
である。
【０１２１】図１３及び１４（以下においては図１３と
総称する）は次のような機能を有するパイプライン処理
ステージのブロック図である。もしこのステージか所定
のトークン（この例においてＤＡＴＡトークンとして知
られている）を処理する場合、ＤＡＴＡトークンのアド
レス領域を含む第１の場合を例外としてこのトークンの
各ワードを複製（ｄｕｐｌｉｃａｔｅ）する。他方もし
このステージが他のタイプのトークンを処理する場合、
この処理ステージは各ワードを削除する。この効果は出
力においてＤＡＴＡトークンのみが表われこれらのトー
クン内の各ワードが二度繰返されることである。
総称する）は次のような機能を有するパイプライン処理
ステージのブロック図である。もしこのステージか所定
のトークン（この例においてＤＡＴＡトークンとして知
られている）を処理する場合、ＤＡＴＡトークンのアド
レス領域を含む第１の場合を例外としてこのトークンの
各ワードを複製（ｄｕｐｌｉｃａｔｅ）する。他方もし
このステージが他のタイプのトークンを処理する場合、
この処理ステージは各ワードを削除する。この効果は出
力においてＤＡＴＡトークンのみが表われこれらのトー
クン内の各ワードが二度繰返されることである。
【０１２２】ここに示された回路の各部は図８，１１及
び１２に示された単純な構造のものと同じである。この
例は次の有利な点を示している。すなわちより複雑なパ
イプライン回路であっても、同様な柔軟性の利益を享受
することができる。なんとなれば、同じ２ラインインタ
ーフェースがほとんど変更なしに用いられるからであ
る。
び１２に示された単純な構造のものと同じである。この
例は次の有利な点を示している。すなわちより複雑なパ
イプライン回路であっても、同様な柔軟性の利益を享受
することができる。なんとなれば、同じ２ラインインタ
ーフェースがほとんど変更なしに用いられるからであ
る。
【０１２３】図１３に示したデータ複製（ｄｕｐｌｉｃ
ａｔｉｏｎ）ステージはパイプライン処理ステージが実
行できる種々のタイプの動作の一例を示すにすぎない。
この“複製ステージ（ｄｕｐｌｉｃａｔｉｏｎ ｓｔａ
ｇｅ）”は、しかしながら、“ボトルネック（ｂｏｔｔ
ｌｅｎｅｃｋ）”を形成する処理ステージを示してお
り、この実施例によるパイプライン回路は合体（ｐａｃ
ｋ ｔｏｇｅｔｈｅｒ）する。
ａｔｉｏｎ）ステージはパイプライン処理ステージが実
行できる種々のタイプの動作の一例を示すにすぎない。
この“複製ステージ（ｄｕｐｌｉｃａｔｉｏｎ ｓｔａ
ｇｅ）”は、しかしながら、“ボトルネック（ｂｏｔｔ
ｌｅｎｅｃｋ）”を形成する処理ステージを示してお
り、この実施例によるパイプライン回路は合体（ｐａｃ
ｋ ｔｏｇｅｔｈｅｒ）する。
【０１２４】上記した“ボトルネック”ステージは動作
時間に比較的長い時間を要し受入れデータよりも多いデ
ータを生成する処理ステージであり得る。この例におい
ては２ライン受入れ／有効インターフェースが種々の応
用において極めて容易に適用できることを示している。
図１３における複製ステージは２つのラッチＲＥＩＮ及
びＲＥＯＵＴを含んでいる。これらのラッチは図１１に
示した例と同様に処理ステージのの入力端及び出力端に
おける付加ビットの状態を各々ラッチする。図１３に示
すように、入力付加ラッチＬＥＩＮは入力データラッチ
ＬＤＩＮ及び有効性信号ＩＮ−ＶＡＬＩＤと同期してク
ロックされる。
時間に比較的長い時間を要し受入れデータよりも多いデ
ータを生成する処理ステージであり得る。この例におい
ては２ライン受入れ／有効インターフェースが種々の応
用において極めて容易に適用できることを示している。
図１３における複製ステージは２つのラッチＲＥＩＮ及
びＲＥＯＵＴを含んでいる。これらのラッチは図１１に
示した例と同様に処理ステージのの入力端及び出力端に
おける付加ビットの状態を各々ラッチする。図１３に示
すように、入力付加ラッチＬＥＩＮは入力データラッチ
ＬＤＩＮ及び有効性信号ＩＮ−ＶＡＬＩＤと同期してク
ロックされる。
【０１２５】理解を容易にするために複製ステージに含
まれる種々のラッチが以下の表においてそれらの出力と
組合せて示されている。 Ｌａｔｃｈ Ｏｕｔｐｕｔ Ｌａｂｅｌｓ Ｌａｔｃｈ Ｏｕｔｐｕｔ ＬＤＩＮ ＭＩＤ＿ＤＡＴＡ ＬＤＯＵＴ ＯＵＴ＿ＤＡＴＡ ＬＥＩＮ ＱＩＮ ＬＥＯＵＴ ＯＵＴＥＸＴＮ ＬＡＩＮ ＱＡＩＮ ＬＡＯＵＴ ＱＡＯＵＴ ＬＩ１ ＱＩ１ ＬＯ１ ＱＯ１ ＬＩ２ ＱＩ２ ＬＯ２ ＱＯ２ ＝ ＤＡＴＡ＿ＴＯＫＥＮ ＬＩ３ ＱＩ３ ＬＯ３ ＱＯ３ ＝ ＮＯＴ ＤＰＵＬＩＣＡＴＥ 複製ステージにおいてはデータラッチＬＤＩＮからの出
力は中間データを形成し、これはＭＩＤ−ＤＡＴＡとし
て参照される。この中間データワードは、中間受入れ信
号（図１３においてＭＩＤ−ＡＣＣＥＰＴと示される）
がハイにセットされたときのみデータ出力ラッチＬＤＯ
ＵＴにローディングされる。
まれる種々のラッチが以下の表においてそれらの出力と
組合せて示されている。 Ｌａｔｃｈ Ｏｕｔｐｕｔ Ｌａｂｅｌｓ Ｌａｔｃｈ Ｏｕｔｐｕｔ ＬＤＩＮ ＭＩＤ＿ＤＡＴＡ ＬＤＯＵＴ ＯＵＴ＿ＤＡＴＡ ＬＥＩＮ ＱＩＮ ＬＥＯＵＴ ＯＵＴＥＸＴＮ ＬＡＩＮ ＱＡＩＮ ＬＡＯＵＴ ＱＡＯＵＴ ＬＩ１ ＱＩ１ ＬＯ１ ＱＯ１ ＬＩ２ ＱＩ２ ＬＯ２ ＱＯ２ ＝ ＤＡＴＡ＿ＴＯＫＥＮ ＬＩ３ ＱＩ３ ＬＯ３ ＱＯ３ ＝ ＮＯＴ ＤＰＵＬＩＣＡＴＥ 複製ステージにおいてはデータラッチＬＤＩＮからの出
力は中間データを形成し、これはＭＩＤ−ＤＡＴＡとし
て参照される。この中間データワードは、中間受入れ信
号（図１３においてＭＩＤ−ＡＣＣＥＰＴと示される）
がハイにセットされたときのみデータ出力ラッチＬＤＯ
ＵＴにローディングされる。
【０１２６】図１３において、受入れラッチＬＡＩＮ及
びＬＡＯＵＴの下に示される回路部分はデータを繰返す
為に用いられる種々の内部制御信号を生成するためにパ
イプライン構造に付加される回路を示している。これら
の回路は現在有効データトークンを回路が処理している
ことを示すＤＡＴＡ−ＴＯＫＥＮ信号及びデータの複製
制御のために用いられるＮＯＴ−ＤＵＰＬＩＣＡＴＥ信
号を含んでいる。いま、回路がデータトークンを処理し
ているとき、上記したＮＯＴ−ＤＵＰＬＩＣＡＴＥ信号
がハイ及びローの状態の間を変化してトークン内の各ワ
ードが一度繰返されるようにする（一度以上はない）。
もし、回路が有効データトークンを処理していないとき
は、信号ＮＯＴ−ＤＵＰＬＩＣＡＴＥはハイ状態に保持
されて、トークンワードが複製されないことを意味す
る。
びＬＡＯＵＴの下に示される回路部分はデータを繰返す
為に用いられる種々の内部制御信号を生成するためにパ
イプライン構造に付加される回路を示している。これら
の回路は現在有効データトークンを回路が処理している
ことを示すＤＡＴＡ−ＴＯＫＥＮ信号及びデータの複製
制御のために用いられるＮＯＴ−ＤＵＰＬＩＣＡＴＥ信
号を含んでいる。いま、回路がデータトークンを処理し
ているとき、上記したＮＯＴ−ＤＵＰＬＩＣＡＴＥ信号
がハイ及びローの状態の間を変化してトークン内の各ワ
ードが一度繰返されるようにする（一度以上はない）。
もし、回路が有効データトークンを処理していないとき
は、信号ＮＯＴ−ＤＵＰＬＩＣＡＴＥはハイ状態に保持
されて、トークンワードが複製されないことを意味す
る。
【０１２７】図１３において、８ビットの中間データワ
ードの上位６ビット及びラッチＬＩ１からの出力信号Ｑ
Ｉ１はロジックゲート群ＮＯＲ１、ＮＯＲ２、ＮＡＮＤ
１８の入力を形成する。ゲートＮＡＮＤ１８からの出力
信号はＳ１とラベル付されている。公知のブール代数を
用いて、次の場合にのみ信号Ｓ１が“０”となることを
示すことができる。すなわち、出力信号ＱＩ１が“１”
であってＭＩＤ−ＤＡＴＡワードが“０００００１ｘ
ｘ”なる構造を有する場合である。すなわち、かかる構
造は上位５ビットが全て“０”であり、ビットＭＩＤ−
ＤＡＴＡ「２」が“１”であり、ＭＩＤ−ＤＡＴＡ
「１」及びＭＩＤ−ＤＡＴＡ「０」のビットが任意の値
を有する。信号Ｓ１は、よって、トークン識別信号とし
て作用し、信号ＭＩＤ−ＤＡＴＡが所定の構造を有しか
つラッチＬＩ１の出力が“１”であるときにのみローと
なる。ラッチＬＩ１及びその出力ＱＩ１の特性は以下に
説明する。
ードの上位６ビット及びラッチＬＩ１からの出力信号Ｑ
Ｉ１はロジックゲート群ＮＯＲ１、ＮＯＲ２、ＮＡＮＤ
１８の入力を形成する。ゲートＮＡＮＤ１８からの出力
信号はＳ１とラベル付されている。公知のブール代数を
用いて、次の場合にのみ信号Ｓ１が“０”となることを
示すことができる。すなわち、出力信号ＱＩ１が“１”
であってＭＩＤ−ＤＡＴＡワードが“０００００１ｘ
ｘ”なる構造を有する場合である。すなわち、かかる構
造は上位５ビットが全て“０”であり、ビットＭＩＤ−
ＤＡＴＡ「２」が“１”であり、ＭＩＤ−ＤＡＴＡ
「１」及びＭＩＤ−ＤＡＴＡ「０」のビットが任意の値
を有する。信号Ｓ１は、よって、トークン識別信号とし
て作用し、信号ＭＩＤ−ＤＡＴＡが所定の構造を有しか
つラッチＬＩ１の出力が“１”であるときにのみローと
なる。ラッチＬＩ１及びその出力ＱＩ１の特性は以下に
説明する。
【０１２８】ラッチＬＯ１は中間付加ビット（“ＭＩＤ
−ＥＸＴＮ”及び信号Ｓ４としてラベル付けされてい
る）の最終値をラッチする機能をなす。そして、このラ
ッチＬＯ１はこの値をクロック位相ＰＨ０の次の立上り
エッジにおいてラッチＬＩ１にローディングする。ラッ
チＬＩ１の出力は信号Ｓ１を形成するトークン復号ロジ
ック群への入力の１つであるビットＱＩ１である。上記
した信号Ｓ１は信号ＱＩ１が“１”であって、（さらに
信号ＭＩＤ−ＤＡＴＡが所定の構造を有する）場合にの
み“０”になる。よって、信号Ｓ１は前のトークンが終
了したことを示す最終付加ビットの“０”状態のときに
“０”になる。よって、ＭＩＤ−ＤＡＴＡワードは新し
いトークンの最初のデータワードである。
−ＥＸＴＮ”及び信号Ｓ４としてラベル付けされてい
る）の最終値をラッチする機能をなす。そして、このラ
ッチＬＯ１はこの値をクロック位相ＰＨ０の次の立上り
エッジにおいてラッチＬＩ１にローディングする。ラッ
チＬＩ１の出力は信号Ｓ１を形成するトークン復号ロジ
ック群への入力の１つであるビットＱＩ１である。上記
した信号Ｓ１は信号ＱＩ１が“１”であって、（さらに
信号ＭＩＤ−ＤＡＴＡが所定の構造を有する）場合にの
み“０”になる。よって、信号Ｓ１は前のトークンが終
了したことを示す最終付加ビットの“０”状態のときに
“０”になる。よって、ＭＩＤ−ＤＡＴＡワードは新し
いトークンの最初のデータワードである。
【０１２９】ラッチＬＯ２及びＬＩ２はナンドゲートＮ
ＡＮＤ２０及びＮＡＮＤ２２と共に信号ＤＡＴＡ−ＴＯ
ＫＥＮの為の記憶手段を形成する。通常の状態におい
て、ＮＡＮＤ２０の入力端における信号ＱＩ１及びＮＡ
ＮＤ２２の入力端における信号Ｓ１は共に論理“１”で
ある。ブール代数によれば、次のことが示される。すな
わち、この状態においてこれらのナンドゲートはインバ
ータとして作用する。すなわち、ラッチＬＩ２の出力か
らの信号ＱＩ２はＮＡＮＤ２０において反転せしめら
れ、更に、ＮＡＮＤ２２によって再び反転せしめられて
信号Ｓ２を形成する。この場合、この通路において２つ
の論理反転がなされる故、信号ＳにはＱＩ２と同じ値を
有する。
ＡＮＤ２０及びＮＡＮＤ２２と共に信号ＤＡＴＡ−ＴＯ
ＫＥＮの為の記憶手段を形成する。通常の状態におい
て、ＮＡＮＤ２０の入力端における信号ＱＩ１及びＮＡ
ＮＤ２２の入力端における信号Ｓ１は共に論理“１”で
ある。ブール代数によれば、次のことが示される。すな
わち、この状態においてこれらのナンドゲートはインバ
ータとして作用する。すなわち、ラッチＬＩ２の出力か
らの信号ＱＩ２はＮＡＮＤ２０において反転せしめら
れ、更に、ＮＡＮＤ２２によって再び反転せしめられて
信号Ｓ２を形成する。この場合、この通路において２つ
の論理反転がなされる故、信号ＳにはＱＩ２と同じ値を
有する。
【０１３０】又、ラッチＬＯ２の出力端における信号Ｄ
ＡＴＡ−ＴＯＫＥＮはラッチＬＩ２の入力を形成する。
その結果、ＱＩ１及びＳ１の双方がハイである状態が継
続する限り信号ＤＡＴＡ−ＴＯＫＥＮはその状態を維持
する（“０”又は“１”のいずれかである）。クロック
信号ＰＨ０及びＰＨ１がラッチＬＩ２及びＬＩ２をそれ
ぞれクロックしているけれどもこのことは正しい。ＤＡ
ＴＡ−ＴＯＫＥＮの値は信号ＱＩ１及びＳ１の一方また
は双方が“０”であるときにのみ変化することができ
る。
ＡＴＡ−ＴＯＫＥＮはラッチＬＩ２の入力を形成する。
その結果、ＱＩ１及びＳ１の双方がハイである状態が継
続する限り信号ＤＡＴＡ−ＴＯＫＥＮはその状態を維持
する（“０”又は“１”のいずれかである）。クロック
信号ＰＨ０及びＰＨ１がラッチＬＩ２及びＬＩ２をそれ
ぞれクロックしているけれどもこのことは正しい。ＤＡ
ＴＡ−ＴＯＫＥＮの値は信号ＱＩ１及びＳ１の一方また
は双方が“０”であるときにのみ変化することができ
る。
【０１３１】上記した如く、前回の付加ビットが“０”
であったとき信号ＱＩ１は“０”となる。よって、ＭＩ
Ｄ−ＤＡＴＡの値がトークンの第１ワードであるときす
なわちトークンのアドレス領域を含むときはいつでも信
号ＱＩ１は“０”である。この状態において、信号Ｓ１
は“０”又は“１”のいずれかである。上記した如く、
もしＭＩＤ−ＤＡＴＡワードがこの例においては“ＤＡ
ＴＡ”トークンを示す所定の構造を有する場合は、信号
Ｓ１は“０”である。もし、ＭＩＤ−ＤＡＴＡワードが
他の構造を有するとき、すなわち、トークンがＤＡＴＡ
トークンでなく他のトークンであることを示すとき、Ｓ
１は“１”である。
であったとき信号ＱＩ１は“０”となる。よって、ＭＩ
Ｄ−ＤＡＴＡの値がトークンの第１ワードであるときす
なわちトークンのアドレス領域を含むときはいつでも信
号ＱＩ１は“０”である。この状態において、信号Ｓ１
は“０”又は“１”のいずれかである。上記した如く、
もしＭＩＤ−ＤＡＴＡワードがこの例においては“ＤＡ
ＴＡ”トークンを示す所定の構造を有する場合は、信号
Ｓ１は“０”である。もし、ＭＩＤ−ＤＡＴＡワードが
他の構造を有するとき、すなわち、トークンがＤＡＴＡ
トークンでなく他のトークンであることを示すとき、Ｓ
１は“１”である。
【０１３２】ＱＩ１が“０”でありかつＳ１が“１”で
あってデータトークン以外のトークンであることを示し
ているときは、ディジタル回路の分野でよく知られてい
るように、ＮＡＮＤ２０の出力は“１”である。ナンド
ゲートＮＡＮＤ２２はこれを反転し、信号Ｓ２は、従っ
て、“０”である。この結果、この“０”の値は次のク
ロック位相ＰＨ１の開始時点においてラッチＬＯ２にロ
ーディングされＤＡＴＡ−ＴＯＫＥＮ信号は“０”とな
って、回路がデータトークンを処理していないことを示
す。
あってデータトークン以外のトークンであることを示し
ているときは、ディジタル回路の分野でよく知られてい
るように、ＮＡＮＤ２０の出力は“１”である。ナンド
ゲートＮＡＮＤ２２はこれを反転し、信号Ｓ２は、従っ
て、“０”である。この結果、この“０”の値は次のク
ロック位相ＰＨ１の開始時点においてラッチＬＯ２にロ
ーディングされＤＡＴＡ−ＴＯＫＥＮ信号は“０”とな
って、回路がデータトークンを処理していないことを示
す。
【０１３３】もし、ＱＩ１が“０”であり、かつＳ０が
“０”であってデータトークンであることを示す場合は
信号Ｓ２は“１”である（ＮＡＮＤ２０の出力からのＮ
ＡＮＤ２２への他の入力の値に無関係）。この結果、こ
の“１”の値は次のクロック位相ＰＨ１の開始時点にお
いてラッチＬＯ２へローディングされ、ＤＡＴＡ−ＴＯ
ＫＥＮ信号は“１”となって、回路がデータトークンを
処理していることを示す。
“０”であってデータトークンであることを示す場合は
信号Ｓ２は“１”である（ＮＡＮＤ２０の出力からのＮ
ＡＮＤ２２への他の入力の値に無関係）。この結果、こ
の“１”の値は次のクロック位相ＰＨ１の開始時点にお
いてラッチＬＯ２へローディングされ、ＤＡＴＡ−ＴＯ
ＫＥＮ信号は“１”となって、回路がデータトークンを
処理していることを示す。
【０１３４】ＮＯＴ−ＤＵＰＬＩＣＡＴＥ信号（出力信
号ＱＯ３）は同様にクロックＰＨ０の次の立上りエッジ
においてラッチＬＩ３にローディングされる。ラッチＬ
Ｉ３からの出力信号ＱＩ３はゲートＮＡＮＤ２４の出力
信号ＱＩ２と組合わされて信号Ｓ３を形成する。前と同
様に、ブール代数によれば、信号ＱＩ２及びＱＩ３が共
に“１”の値を有する時のみ信号Ｓ３が“０”となるの
である。もし、信号ＱＩ２が“０”になり、すなわち、
ＤＡＴＡ−ＴＯＫＥＮ信号が“０”の場合、信号Ｓ３は
“１”になる。換言すれば、もし、有効なデータトーク
ンがない場合（ＱＩ２＝０）又はデータワードが複製
（ｄｕｐｌｉｃａｔｅ）でない場合（ＱＩ３＝０）、信
号Ｓ３はハイになる。
号ＱＯ３）は同様にクロックＰＨ０の次の立上りエッジ
においてラッチＬＩ３にローディングされる。ラッチＬ
Ｉ３からの出力信号ＱＩ３はゲートＮＡＮＤ２４の出力
信号ＱＩ２と組合わされて信号Ｓ３を形成する。前と同
様に、ブール代数によれば、信号ＱＩ２及びＱＩ３が共
に“１”の値を有する時のみ信号Ｓ３が“０”となるの
である。もし、信号ＱＩ２が“０”になり、すなわち、
ＤＡＴＡ−ＴＯＫＥＮ信号が“０”の場合、信号Ｓ３は
“１”になる。換言すれば、もし、有効なデータトーク
ンがない場合（ＱＩ２＝０）又はデータワードが複製
（ｄｕｐｌｉｃａｔｅ）でない場合（ＱＩ３＝０）、信
号Ｓ３はハイになる。
【０１３５】ここで、データトークン信号が１クロック
以上の間に亘ってハイであり続ける場合を想定する。Ｎ
ＯＴ−ＤＵＰＬＣＡＴＥ信号（ＱＯ３）がラッチＬＩ３
に“帰還”されてゲートＮＡＮＤ２４によって反転せし
められる（他の入力ＱＩ２がハイに維持されているの
で）故、出力信号ＱＯ３は“０”及び“１”の間を変化
する。しかしながら、もし有効なデータトークンがない
場合、信号ＱＩ２は“０”であり、信号Ｓ３及び出力Ｑ
Ｏ３はＤＥＴＡ−ＴＯＫＥＮ信号がもう一度“１”にな
るまでハイに維持される。
以上の間に亘ってハイであり続ける場合を想定する。Ｎ
ＯＴ−ＤＵＰＬＣＡＴＥ信号（ＱＯ３）がラッチＬＩ３
に“帰還”されてゲートＮＡＮＤ２４によって反転せし
められる（他の入力ＱＩ２がハイに維持されているの
で）故、出力信号ＱＯ３は“０”及び“１”の間を変化
する。しかしながら、もし有効なデータトークンがない
場合、信号ＱＩ２は“０”であり、信号Ｓ３及び出力Ｑ
Ｏ３はＤＥＴＡ−ＴＯＫＥＮ信号がもう一度“１”にな
るまでハイに維持される。
【０１３６】出力ＱＯ３（ＮＯＴ−ＤＵＰＬＩＣＡＴＥ
信号）はまた帰還されて、信号ＱＡ１及びＱＯ３が共に
“１”の値をとるときにのみ出力を“１”とするロジッ
クゲート群ＮＡＮＤ１６及びＩＮＶ１６（アンドゲート
を形成する）の受入れラッチＬＡＩＮからの出力ＱＡ１
に組合わされる。図１３はゲートＮＡＮＤ１６及びゲー
トＩＮＶ１６のアンドゲートからの出力が２ワイヤイン
ターフェース構造において用いられる受入れ信号ＩＮ−
ＡＣＣＥＰＴを形成している。
信号）はまた帰還されて、信号ＱＡ１及びＱＯ３が共に
“１”の値をとるときにのみ出力を“１”とするロジッ
クゲート群ＮＡＮＤ１６及びＩＮＶ１６（アンドゲート
を形成する）の受入れラッチＬＡＩＮからの出力ＱＡ１
に組合わされる。図１３はゲートＮＡＮＤ１６及びゲー
トＩＮＶ１６のアンドゲートからの出力が２ワイヤイン
ターフェース構造において用いられる受入れ信号ＩＮ−
ＡＣＣＥＰＴを形成している。
【０１３７】受入れ信号ＩＮ−ＡＣＣＥＰＴはまたラッ
チＬＤＩＮ、ＬＥＩＮ及びＬＶＩＮへのイネーブルとし
て用いられる。この結果、ＮＯＴ−ＤＵＰＬＩＣＡＴＥ
信号がローであって、受入れ信号ＩＮ−ＡＣＣＥＰＴも
又ローであり、これらの３つの全てが不能化されてそれ
等の出力で記憶される値を保持する。ＮＯＴ−ＤＵＰＬ
ＩＣＡＴＥ信号がハイになり、受入れ信号ＬＡＩＮの出
力がハイになる上記した要件が充足されるまで処理ステ
ージは新しいデータを受入れない。
チＬＤＩＮ、ＬＥＩＮ及びＬＶＩＮへのイネーブルとし
て用いられる。この結果、ＮＯＴ−ＤＵＰＬＩＣＡＴＥ
信号がローであって、受入れ信号ＩＮ−ＡＣＣＥＰＴも
又ローであり、これらの３つの全てが不能化されてそれ
等の出力で記憶される値を保持する。ＮＯＴ−ＤＵＰＬ
ＩＣＡＴＥ信号がハイになり、受入れ信号ＬＡＩＮの出
力がハイになる上記した要件が充足されるまで処理ステ
ージは新しいデータを受入れない。
【０１３８】有効なデータトークンがある限り（ＤＡＴ
Ａ−ＴＯＫＥＮ信号ＱＯ２が“１”である限り）、信号
ＱＯ３はハイ及びロー状態の間を行き来し、従って、入
力ラッチは活性化されてクロック位相ＰＨ０及びＰＨ１
の双方の完全なサイクル毎にデータを受入れることがで
きる。勿論、ＯＵＴ−ＡＣＣＥＰＴ信号がハイであるこ
とによって示される。次の処理ステージのデータ受入れ
準備完了の条件も充足されなければならない。従って、
出力ラッチＬＤＯＵＴは少なくとも２つのクロックサイ
クルの間に出力バスＯＵＴ−ＤＡＴＡ上に同じデータワ
ードを供給する。ＯＵＴ−ＶＡＬＥＤ信号は、有効なデ
ータトークンが存在し（ＱＯ２がハイである）かつ有効
性信号ＱＶＯＵＴがハイであるときにのみ“１”であ
る。
Ａ−ＴＯＫＥＮ信号ＱＯ２が“１”である限り）、信号
ＱＯ３はハイ及びロー状態の間を行き来し、従って、入
力ラッチは活性化されてクロック位相ＰＨ０及びＰＨ１
の双方の完全なサイクル毎にデータを受入れることがで
きる。勿論、ＯＵＴ−ＡＣＣＥＰＴ信号がハイであるこ
とによって示される。次の処理ステージのデータ受入れ
準備完了の条件も充足されなければならない。従って、
出力ラッチＬＤＯＵＴは少なくとも２つのクロックサイ
クルの間に出力バスＯＵＴ−ＤＡＴＡ上に同じデータワ
ードを供給する。ＯＵＴ−ＶＡＬＥＤ信号は、有効なデ
ータトークンが存在し（ＱＯ２がハイである）かつ有効
性信号ＱＶＯＵＴがハイであるときにのみ“１”であ
る。
【０１３９】ＭＩＤ−ＤＡＴＡに対応する付加ビットで
ある信号ＱＥＩＮは信号Ｓ４を形成するロジックゲート
群ＩＮＶ１０及びＮＡＮＤ１０において信号Ｓ３と組合
わされる。１つのデータトークンの間、各データワード
ＭＩＤ−ＤＡＴＡは、これをラッチＬＤＯＵＴに二度ロ
ーディングすることによって繰返される。これらの最初
の間において、信号Ｓ４はＮＡＮＤ１０の作用によって
“１”にせしめられる。信号Ｓ４はラッチＬＥＯＵＴに
ローディングされてＭＩＤ−ＤＡＴＡがＬＤＯＵＴにロ
ーディングされてＯＵＴ−ＤＡＴＡ「７：０」を形成す
ると同時にＯＵＴＥＸＴＮを形成する。
ある信号ＱＥＩＮは信号Ｓ４を形成するロジックゲート
群ＩＮＶ１０及びＮＡＮＤ１０において信号Ｓ３と組合
わされる。１つのデータトークンの間、各データワード
ＭＩＤ−ＤＡＴＡは、これをラッチＬＤＯＵＴに二度ロ
ーディングすることによって繰返される。これらの最初
の間において、信号Ｓ４はＮＡＮＤ１０の作用によって
“１”にせしめられる。信号Ｓ４はラッチＬＥＯＵＴに
ローディングされてＭＩＤ−ＤＡＴＡがＬＤＯＵＴにロ
ーディングされてＯＵＴ−ＤＡＴＡ「７：０」を形成す
ると同時にＯＵＴＥＸＴＮを形成する。
【０１４０】よって、最初に、あるＭＩＤ−ＤＡＴＡが
ＬＥＯＵＴにローディングされたとき対応するＯＵＴＥ
ＸＴＮがハイにせしめられる。一方、次の状態におい
て、ＯＵＴＥＸＴＮは信号ＱＥＩＮと同じになる。ここ
で、ＱＥＩＮがローであることが分っている場合のトー
クンの最終ワードの間の状態を考える。最初の帰還にお
いて、ＭＩＤ−ＤＡＴＡがＬＤＯＵＴにローディングさ
れると、ＯＵＴＥＸＴＮは“１”であり、次の帰還にお
いてＯＵＴＥＸＴＮは“０”となって、トークンの真の
終りを示す。
ＬＥＯＵＴにローディングされたとき対応するＯＵＴＥ
ＸＴＮがハイにせしめられる。一方、次の状態におい
て、ＯＵＴＥＸＴＮは信号ＱＥＩＮと同じになる。ここ
で、ＱＥＩＮがローであることが分っている場合のトー
クンの最終ワードの間の状態を考える。最初の帰還にお
いて、ＭＩＤ−ＤＡＴＡがＬＤＯＵＴにローディングさ
れると、ＯＵＴＥＸＴＮは“１”であり、次の帰還にお
いてＯＵＴＥＸＴＮは“０”となって、トークンの真の
終りを示す。
【０１４１】有効ラッチＬＶＩＮからの出力信号ＱＶＩ
Ｎはゲート群ＩＮＶ１２及びＮＡＮＤ１２において信号
ＱＩ３と組合わされて信号Ｓ５を生成する。周知のブー
ル代数を用いれば、有効性信号ＱＶＩＮがハイのときか
又は信号ＱＩ３がロー（データが複製であることを示
す）の時に信号Ｓ５がハイであることがわかる。信号Ｓ
５は、ＭＩＤ−ＤＡＴＡがＬＤＯＵＴにローディングさ
れ中間付加ビット（信号Ｓ４）がＬＥＯＵＴにローディ
ングされると同時に有効性出力ラッチＬＶＯＵＴにロー
ディングされる。信号Ｓ５は、又、信号ＱＯ２（データ
トークン信号とロジックゲートＮＡＮＤ３０及びＩＮＶ
３０によって組合されて出力有効性信号ＯＵＴ−ＶＡＬ
ＩＤを生成する。上述した如く、有効トークンが存在し
有効性信号ＱＶＯＵＴがハイのときに限ってＯＵＴ−Ｖ
ＡＬＩＤがハイである。
Ｎはゲート群ＩＮＶ１２及びＮＡＮＤ１２において信号
ＱＩ３と組合わされて信号Ｓ５を生成する。周知のブー
ル代数を用いれば、有効性信号ＱＶＩＮがハイのときか
又は信号ＱＩ３がロー（データが複製であることを示
す）の時に信号Ｓ５がハイであることがわかる。信号Ｓ
５は、ＭＩＤ−ＤＡＴＡがＬＤＯＵＴにローディングさ
れ中間付加ビット（信号Ｓ４）がＬＥＯＵＴにローディ
ングされると同時に有効性出力ラッチＬＶＯＵＴにロー
ディングされる。信号Ｓ５は、又、信号ＱＯ２（データ
トークン信号とロジックゲートＮＡＮＤ３０及びＩＮＶ
３０によって組合されて出力有効性信号ＯＵＴ−ＶＡＬ
ＩＤを生成する。上述した如く、有効トークンが存在し
有効性信号ＱＶＯＵＴがハイのときに限ってＯＵＴ−Ｖ
ＡＬＩＤがハイである。
【０１４２】ＭＩＤ−ＡＣＣＥＰＴ信号は、よく知られ
た論理積機能を果たすロジックゲートＮＡＮＤ２６及び
ＩＮＶ２６によって信号Ｓ５と組合わされて、信号Ｓ６
を生成し、この信号Ｓ６はラッチＬＯ１、ＬＯ２及びＬ
Ｏ３への２つのイネーブルの１つとして用いられる。信
号ＭＩＤ−ＡＣＣＥＰＴがハイであり、有効性信号ＱＶ
ＩＮがハイか又はトークンが複製であるとき（ＱＩ３が
“０”）、信号Ｓ６は“１”になる。もし、ＭＩＤ−Ａ
ＣＣＥＰＴがハイであれば、処理ステージの入力に有効
な入力データが供給されるか又はラッチされたデータが
複製であるときにはクロック信号ＰＨ１がハイとなった
ときラッチＬＯ１ないしＬＯ３がイネーブルされる。
た論理積機能を果たすロジックゲートＮＡＮＤ２６及び
ＩＮＶ２６によって信号Ｓ５と組合わされて、信号Ｓ６
を生成し、この信号Ｓ６はラッチＬＯ１、ＬＯ２及びＬ
Ｏ３への２つのイネーブルの１つとして用いられる。信
号ＭＩＤ−ＡＣＣＥＰＴがハイであり、有効性信号ＱＶ
ＩＮがハイか又はトークンが複製であるとき（ＱＩ３が
“０”）、信号Ｓ６は“１”になる。もし、ＭＩＤ−Ａ
ＣＣＥＰＴがハイであれば、処理ステージの入力に有効
な入力データが供給されるか又はラッチされたデータが
複製であるときにはクロック信号ＰＨ１がハイとなった
ときラッチＬＯ１ないしＬＯ３がイネーブルされる。
【０１４３】上記したことから明らかなように図１３及
び１４に示された処理ステージは上記した実施例と同様
に有効性信号及び受入れ信号の制御のもとに処理ステー
ジ間のデータの受信及び伝送をなすのである。ただし、
例外として受入れラッチＬＡＩＮの入力側の出力信号が
変化する複製信号と組合されて新しいワードが受入れら
れる前に２回データワードが出力される。
び１４に示された処理ステージは上記した実施例と同様
に有効性信号及び受入れ信号の制御のもとに処理ステー
ジ間のデータの受信及び伝送をなすのである。ただし、
例外として受入れラッチＬＡＩＮの入力側の出力信号が
変化する複製信号と組合されて新しいワードが受入れら
れる前に２回データワードが出力される。
【０１４４】勿論、ＮＡＮＤ１６及びＩＮＶ１６の如き
種々のロジックゲートは均等なロジック回路（この場合
単一のアンドゲート）によって置き換えられ得る。同様
に、例えば、ラッチＬＥＩＮ及びＬＶＩＮが反転出力を
有するならば、インバータＩＮＶ１０及びＩＮＶ１２は
不要である。そして、ゲートＮＡＮＤ１０及びＮＡＮＤ
１２の対応する入力はこれらのラッチの反転出力に直接
接続される。適当な論理動作がなされる限り処理ステー
ジは同じ対応にて動作する。データワード及び付加ビッ
トはなお複製される。
種々のロジックゲートは均等なロジック回路（この場合
単一のアンドゲート）によって置き換えられ得る。同様
に、例えば、ラッチＬＥＩＮ及びＬＶＩＮが反転出力を
有するならば、インバータＩＮＶ１０及びＩＮＶ１２は
不要である。そして、ゲートＮＡＮＤ１０及びＮＡＮＤ
１２の対応する入力はこれらのラッチの反転出力に直接
接続される。適当な論理動作がなされる限り処理ステー
ジは同じ対応にて動作する。データワード及び付加ビッ
トはなお複製される。
【０１４５】ここで注意すべきことは図示された処理ス
テージが行なう複製機能は、トークンの第１データワー
ドがその第３ビットが“１”を有しかつ５つの上位ビッ
トが“０”を有さない限り実行されないことである。
（勿論所望のパターンは容易に変更でき他のロジックゲ
ートを選択しゲートＮＯＲ１、ＮＯＲ２及びＮＡＮＤ１
８の接続関係を選択することによって容易に変更でき
る。） さらに、図１３に示すようにＯＵＴ−ＶＡＬＩＤ信号
は、第１のデータワードが上記した構造を有しない限り
トークンの全体の間に亘ってローに維持される。このこ
とにより、複製処理をなす１つのトークン以外のトーク
ンは全てトークンの列から除去される。なんとなれば、
出力端子ＯＵＴＤＡＴＡ、ＯＵＴＥＸＴＮ及びＯＵＴＶ
ＡＬＩＤに接続された装置がこれらのトークンワードを
有効なデータとして認識しないからである。
テージが行なう複製機能は、トークンの第１データワー
ドがその第３ビットが“１”を有しかつ５つの上位ビッ
トが“０”を有さない限り実行されないことである。
（勿論所望のパターンは容易に変更でき他のロジックゲ
ートを選択しゲートＮＯＲ１、ＮＯＲ２及びＮＡＮＤ１
８の接続関係を選択することによって容易に変更でき
る。） さらに、図１３に示すようにＯＵＴ−ＶＡＬＩＤ信号
は、第１のデータワードが上記した構造を有しない限り
トークンの全体の間に亘ってローに維持される。このこ
とにより、複製処理をなす１つのトークン以外のトーク
ンは全てトークンの列から除去される。なんとなれば、
出力端子ＯＵＴＤＡＴＡ、ＯＵＴＥＸＴＮ及びＯＵＴＶ
ＡＬＩＤに接続された装置がこれらのトークンワードを
有効なデータとして認識しないからである。
【０１４６】前と同様に、処理ステージ内の有効性ラッ
チＬＶＩＮ及びＬＶＯＵＴは単一の信号ＮＯＴ−ＲＥＳ
ＥＴ０によってリセットされてさらに上流方向に伝搬さ
れたリセット信号により下流のラッチＬＶＯＵＴの単一
のリセット入力Ｒによってリセットされて上流の有効性
ラッチを次のクロックサイクルにおいてローとするので
ある。
チＬＶＩＮ及びＬＶＯＵＴは単一の信号ＮＯＴ−ＲＥＳ
ＥＴ０によってリセットされてさらに上流方向に伝搬さ
れたリセット信号により下流のラッチＬＶＯＵＴの単一
のリセット入力Ｒによってリセットされて上流の有効性
ラッチを次のクロックサイクルにおいてローとするので
ある。
【０１４７】図１３において示された例において、デー
タトークン内のデータの複製は受入れ及び有効性信号を
処理する回路の一例となるものであり、入力データより
多いデータがパイプライン処理ステージに生成されるの
である。同様に、図１３に示された例は、全ての非デー
タトークンを除去し、これは有効性信号を処理してデー
タ列からデータを除く回路の例として示したものであ
る。しかしながら、多くの典型的な応用においてはパイ
プライン処理ステージは認識できないトークンは変形な
しに単に通過し他の処理ステージがもし必要であるなら
ばこれらについて処理を行う。
タトークン内のデータの複製は受入れ及び有効性信号を
処理する回路の一例となるものであり、入力データより
多いデータがパイプライン処理ステージに生成されるの
である。同様に、図１３に示された例は、全ての非デー
タトークンを除去し、これは有効性信号を処理してデー
タ列からデータを除く回路の例として示したものであ
る。しかしながら、多くの典型的な応用においてはパイ
プライン処理ステージは認識できないトークンは変形な
しに単に通過し他の処理ステージがもし必要であるなら
ばこれらについて処理を行う。
【０１４８】図１５及び１６は共に図１３及び１４に示
されたデータ複製回路のタイミングチャートの例を示し
ている。前と同様にタイミングチャートは２つの位相ク
ロックの関係、種々の内部及び外部制御信号、及び処理
ステージの入力及び出力側の間のデータの同期及び複製
の対応を示すものである。
されたデータ複製回路のタイミングチャートの例を示し
ている。前と同様にタイミングチャートは２つの位相ク
ロックの関係、種々の内部及び外部制御信号、及び処理
ステージの入力及び出力側の間のデータの同期及び複製
の対応を示すものである。
【図１】 ２つの内部制御信号の異なる組合せのもとで
の６つの処理ステージからなるパイプライン回路の６つ
のサイクルにおける状態を示す図である。
の６つの処理ステージからなるパイプライン回路の６つ
のサイクルにおける状態を示す図である。
【図２】 各処理ステージが補助データ記憶手段を有す
るパイプラインを示し、さらに、パイプライン回路にお
ける遅延に応答して処理ステージが“圧縮”及び“伸
長”をなし得る態様を示している。
るパイプラインを示し、さらに、パイプライン回路にお
ける遅延に応答して処理ステージが“圧縮”及び“伸
長”をなし得る態様を示している。
【図３】各処理ステージが補助データ記憶手段を有する
パイプラインを示し、さらに、パイプライン回路におけ
る遅延に応答して処理ステージが“圧縮”及び“伸長”
をなし得る態様を示している。
パイプラインを示し、さらに、パイプライン回路におけ
る遅延に応答して処理ステージが“圧縮”及び“伸長”
をなし得る態様を示している。
【図４】 ２ラインインターフェース及び多相クロック
を用いたパイプライン回路の好ましい実施例における処
理ステージ間のデータ伝送の制御を示す。
を用いたパイプライン回路の好ましい実施例における処
理ステージ間のデータ伝送の制御を示す。
【図５】 ２ラインインターフェース及び多相クロック
を用いたパイプライン回路の好ましい実施例における処
理ステージ間のデータ伝送の制御を示す。
を用いたパイプライン回路の好ましい実施例における処
理ステージ間のデータ伝送の制御を示す。
【図６】 ２ラインインターフェース及び多相クロック
を用いたパイプライン回路の好ましい実施例における処
理ステージ間のデータ伝送の制御を示す。
を用いたパイプライン回路の好ましい実施例における処
理ステージ間のデータ伝送の制御を示す。
【図７】 ２ラインインターフェース及び多相クロック
を用いたパイプライン回路の好ましい実施例における処
理ステージ間のデータ伝送の制御を示す。
を用いたパイプライン回路の好ましい実施例における処
理ステージ間のデータ伝送の制御を示す。
【図８】 本発明による２ライン伝送制御を用いたパイ
プライン回路の基本的な実施例及び連続する２つのパイ
プラインの処理ステージ及び２ライン伝送制御を示すブ
ロック図である。
プライン回路の基本的な実施例及び連続する２つのパイ
プラインの処理ステージ及び２ライン伝送制御を示すブ
ロック図である。
【図９】 図８に示したパイプライン処理ステージに用
いられるタイミング信号、入力及び出力データ、及び内
部制御信号の関係を示すタイミングチャートである。
いられるタイミング信号、入力及び出力データ、及び内
部制御信号の関係を示すタイミングチャートである。
【図10】 図８に示したパイプライン処理ステージに用
いられるタイミング信号、入力及び出力データ、及び内
部制御信号の関係を示すタイミングチャートである。
いられるタイミング信号、入力及び出力データ、及び内
部制御信号の関係を示すタイミングチャートである。
【図11】 本発明によるパイプライン回路であって付加
ビットの制御のもとにその状態を保持するパイプライン
回路の処理ステージの例を示すブロック図である。
ビットの制御のもとにその状態を保持するパイプライン
回路の処理ステージの例を示すブロック図である。
【図12】 ステージ活性化データワードを復号するパイ
プライン処理ステージのブロック図である。
プライン処理ステージのブロック図である。
【図13】 “データ複製”パイプライン処理ステージに
おける本発明による２ライン伝送制御の用い方を示すブ
ロック図である。
おける本発明による２ライン伝送制御の用い方を示すブ
ロック図である。
【図14】 “データ複製”パイプライン処理ステージに
おける本発明による２ライン伝送制御の用い方を示すブ
ロック図である。
おける本発明による２ライン伝送制御の用い方を示すブ
ロック図である。
【図15】 図１３及び１４に示された実施例において用
いられる２相クロック、２ライン伝送制御信号及び他の
内部データ及び制御信号を示すタイミングチャートであ
る。
いられる２相クロック、２ライン伝送制御信号及び他の
内部データ及び制御信号を示すタイミングチャートであ
る。
【図16】 図１３及び１４に示された実施例において用
いられる２相クロック、２ライン伝送制御信号及び他の
内部データ及び制御信号を示すタイミングチャートであ
る。
いられる２相クロック、２ライン伝送制御信号及び他の
内部データ及び制御信号を示すタイミングチャートであ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム フィリップ ロビンズ イギリス国 ブリストル ＢＳ３ ４ＰＮ ベッドミンスター ダンフォードロード ７ (72)発明者 マーティン ウィリアム サズラン イギリス国 グロウセスターシャー ＧＬ 11 ６ＢＤ ダーズリー スティンチコー ム ウィックレーン ザリディングズ（番 地なし)
Claims (39)
- 【請求項１】 複数の縦続接続されたパイプライン処理
ステージであって、各々が入力信号（ＩＮ−ＤＡＴＡ）
を受信する入力端、次段の処理ステージの入力端に出力
信号（ＯＵＴ−ＤＡＴＡ）を送出する出力端及び少なく
とも１つのデータ記憶手段（ＬＤＯＵＴ）を有するパイ
プライン処理ステージからなってデータを処理するデー
タパイプライン装置であって、 各パイプライン処理ステージにおいて記憶されたデータ
が有効であるとき第１の状態をとり前記データが無効で
あるときに第２の状態をとる有効性信号（ＯＵＴ−ＶＡ
ＬＩＤ）を生成する有効性回路（ＬＶＩＮ、ＬＶＯＵ
Ｔ）が設けられ、 前記パイプライン処理ステージの隣接するもの同士が受
入れラインによって互いに接続されて、１つのパイプラ
イン処理ステージに記憶されたデータを次のパイプライ
ン処理ステージがローディングできる能力を示す受入れ
信号（ＩＮ−ＡＣＣＥＰＴ、ＯＵＴ−ＡＣＣＥＰＴ）を
伝送し、 前記有効性信号（ＯＵＴ−ＶＡＬＩＤ）及び前記受入れ
信号（ＩＮ−ＡＣＣＥＰＴ、ＯＵＴ−ＡＣＣＥＰＴ）に
応答して前記記憶手段にデータをローディングすること
を可能にするイネーブル信号を生成するイネーブル回路
が設けられていることを特徴とするデータパイプライン
装置。 - 【請求項２】 請求項１に記載されたデータパイプライ
ン装置であって、 出力データ記憶手段（ＬＤＯＵＴ）と、前記有効性信号
を記憶し前記有効性回路に含まれる少なくとも１つの有
効性記憶回路（ＬＶＯＵＴ）と、を有することを特徴と
するデータパイプライン装置。 - 【請求項３】 請求項２記載のデータパイプライン装置
であって、前記有効性記憶回路（ＬＶＯＵＴ）が前記イ
ネーブル回路に接続されていることを特徴とするデータ
パイプライン装置。 - 【請求項４】 先行する請求項のいずれか１に記載され
たデータパイプライン装置であって、前記受入れ信号
（ＩＮ−ＡＣＣＥＰＴ、ＯＵＴ−ＡＣＣＥＰＴ）が前記
データ記憶手段のためのイネーブル信号及び前記有効性
信号を形成することを特徴とするデータパイプライン装
置。 - 【請求項５】 請求項２又は３、又は請求項２に従属す
る請求項４に記載されたデータパイプライン装置であっ
て、 前記データ記憶手段は一次データ記憶手段及び二次デー
タ記憶手段からなり、 データが前記一次データ記憶手段にローディングされる
と同時に前記有効性信号が前記一次有効性記憶手段にロ
ーディングされ、 前記受入れ信号が受入れ可能状態を示す時データが前記
一次データ記憶手段にローディングされることを特徴と
するデータパイプライン装置。 - 【請求項６】 請求項５に記載のデータパイプライン装
置であって、直後のデータ記憶手段に対応する受入れ信
号が受入れ可能状態であって前記データ記憶手段内のデ
ータが無効である時のみ前記受入れ信号は受入れ可能状
態を示すことを特徴とするデータパイプライン装置。 - 【請求項７】 請求項５又は６記載のデータパイプライ
ン装置であって、受入れ処理回路を有することを特徴と
するデータパイプライン装置。 - 【請求項８】 先行する請求項のいずれか１に記載のデ
ータパイプライン装置であって、 各処理ステージの入力データ記憶手段（ＬＤＩＮ）は二
次データ記憶手段を形成しかつ各処理ステージに二次有
効性記憶手段（ＬＶＩＮ）が含まれており、 直後の処理ステージの受入れ信号（ＯＵＴ−ＡＣＣＥＰ
Ｔ）の状態を記憶する一次受入れ記憶手段（ＬＡＯＵ
Ｔ）が各処理ステージに含まれていることを特徴とする
データパイプライン装置。 - 【請求項９】 請求項８記載のデータパイプライン回路
であって、前記一次データ出力信号及び有効性出力信号
は単一の一次記憶ユニットから抽出され、前記二次デー
タ出力信号及び有効性出力信号は単一の二次記憶ユニッ
トの部分として形成されることを特徴とするデータパイ
プライン回路。 - 【請求項10】 請求項８又は９記載のデータパイプライ
ン装置であって、 二次受入れ信号記憶手段（ＬＡＩＮ）が前記処理ステー
ジの各々に含まれ、 前記処理ステージの各々が多相かつ重複しないクロック
（ＰＨ０、ＰＨ１）に接続されていることを特徴とする
データパイプライン装置。 - 【請求項11】 請求項１０記載のデータパイプライン装
置であって、 前記一次データ記憶手段（ＬＤＯＵＴ）、前記一次有効
性信号記憶手段（ＬＶＯＵＴ）及び前記二次受入れ信号
記憶手段（ＬＡＩＮ）が第１のクロック位相信号（ＰＨ
１）によってイネーブルされ、 前記二次データ記憶手段（ＬＤＯＵＴ）、前記二次有効
性信号記憶手段（ＬＶＯＵＴ）及び前記一次受入れ信号
記憶手段（ＬＡＩＮ）が第２のクロック位相信号（ＰＨ
０）によってイネーブルされるようになされていること
を特徴とするデータパイプライン装置。 - 【請求項12】 先行する請求項のいずれか１に記載のデ
ータパイプライン装置であって、 前記処理ステージの各々は所定の処理回路を含み、 前記二次データ記憶手段（ＬＤＩＮ）からの出力が対応
する処理ステージの一次データ記憶手段（ＬＤＯＵＴ）
への入力として任意の論理回路を介して供給されること
を特徴とするデータパイプライン装置。 - 【請求項13】 請求項１２記載のデータパイプライン装
置であって、前記所定処理回路は少なくとも活性モード
及び非活性モードを有することを特徴とするデータパイ
プライン装置。 - 【請求項14】 請求項１２または１３記載のデータパイ
プライン装置であって、 前記パイプライン処理ステージのいずれかは前記データ
記憶手段のいずれかの出力に接続した復号回路を含み、
前記パイプライン処理ステージの各々の処理回路は前記
パイプライン処理ステージが所定のステージ活性化信号
パターンを含むときだけ活性化状態となり、前記パイプ
ライン処理ステージが所定の非活性信号パターンを含む
までその活性化状態を維持することを特徴とするデータ
パイプライン装置。 - 【請求項15】 請求項１０又は１４記載のデータパイプ
ラインであって、 前記パイプライン処理ステージの各々は現在付加ビット
入力ラッチ（ＬＥＩＮ）及び第１のクロック位相信号
（ＰＨ０）の制御のもとに付加ビットをローディングす
る付加ビット出力ラッチ（ＬＥＯＵＴ）を有し、前記付
加ビットは先行する装置から付加ビットライン（ＩＮ−
ＥＸＴＮ、ＯＵＴ−ＥＸＴＮ）を介して伝達され、 前記現在付加ビット入力ラッチ（ＬＥＩＮ）からの出力
が前記付加ビット出力ラッチ（ＬＥＯＵＴ）の入力とな
り、 前記現在付加ビット入力ラッチ（ＬＥＩＮ）への付加ビ
ットのローディングが前記第１のクロック信号（ＰＨ
０）によってイネーブルされ、前記付加ビット出力ラッ
チへの付加ビットのローディングが前記第２のクロック
信号（ＰＨ１）によってイネーブルされ、従って、前記
付加ビット入力ラッチにローディングされた付加ビット
の値を前記付加ビット出力ラッチがローディングし、 前記パイプライン処理ステージの各々が前記第１のクロ
ック信号（ＰＨ０）の制御のもとで前記付加ビット出力
ラッチ（ＬＥＯＵＴ）の出力をローディングする前回付
加ビットラッチ（ＬＥＰＲＥＶ）を含み、 前記付加ビットが先行する回路から付加ビットを伝送ラ
イン（ＩＮ−ＥＸＴＮ、ＯＵＴ−ＥＸＴＮ）を介して前
記現在付加ビットラッチ（ＬＥＩＮ）に伝送され、 前記パイプライン処理ステージの各々の処理回路が前記
前回付加ビットラッチ（ＬＥＰＲＥＶ）にローディング
された前回付加ビットが２つの論理状態の所定の一方の
状態にあるときのみ活性状態を呈することを特徴とする
データパイプライン回路。 - 【請求項16】 複数の縦続接続されたパイプライン処理
ステージを有し、前記パイプライン処理ステージの各々
が入力データ記憶手段（ＬＤＩＮ）及び出力データ記憶
手段（ＬＤＯＵＴ）を有し、前記出力データ記憶手段が
次の入力データ記憶手段に接続しているデータパイプラ
イン装置であって、 前記パイプライン処理ステージの各々は、直前のパイプ
ライン処理ステージに受入れ信号を供給するようになっ
ており、前記受入れ信号はそのパイプライン処理ステー
ジが有効なデータを含まないとき及び次のデータ記憶手
段に伝送され得る有効データを含むときに第１の状態を
とり、そのパイプライン処理ステージが次のデータ記憶
手段に伝送され得ない有効なデータを含むときに第２の
状態をとることを特徴とするデータパイプライン装置。 - 【請求項17】 請求項１６記載のデータパイプライン装
置であって、前記処理ステージの各々はそれが既に記憶
された有効データの消滅なしにデータを受入れることが
できる非ブロック（非阻止）状態と対応するデータ記憶
手段から伝送され得ない有効データを含むブロック（阻
止）状態とを有し、１つのパイプライン処理ステージに
続く少なくとも１つのパイプライン処理ステージがブロ
ック状態にあるときでもデータが前記１つのパイプライ
ン処理ステージに入力され得るのであり、前記パイプラ
イン処理ステージの各々が供給されるデータが所定の活
性化パターンを有するとき活性状態を呈し、なんらの処
理を施すことなく次のパイプライン処理ステージにデー
タを通過する非活性状態を有する所定の処理回路を含む
ことを特徴とするデータパイプライン装置。 - 【請求項18】 複数の縦続接続したパイプライン処理ス
テージを有し、前記パイプライン処理ステージが入力デ
ータ記憶手段（ＬＤＩＮ）及び出力データ記憶手段（Ｌ
ＤＯＵＴ）を含み、前記パイプライン処理ステージの各
々の出力データ記憶手段が次段の入力データ記憶手段に
接続してデータを処理するデータパイプライン装置であ
って、 前記パイプライン処理ステージの各々が既に記憶した有
効データの消滅なしにデータを受入れることができる非
ブロック状態と、対応するデータ記憶手段から有効なデ
ータを受入れることができないブロック状態とを有し、
１つのパイプライン処理ステージに続く少なくとも１つ
の他のパイプライン処理ステージがブロック状態にある
場合でも前記１つのパイプライン処理ステージにデータ
が供給され得ることを特徴とするデータパイプライン装
置。 - 【請求項19】 請求項１８記載のデータパイプライン装
置であって、 前記パイプライン処理ステージの各々は直前のパイプラ
イン処理ステージに対して受入れ信号を供給し、前記受
入れ信号はそのパイプライン処理ステージが有効なデー
タを含んでいないとき及び次段のデータ記憶手段に伝送
され得る有効データを含むときに第１状態をとり、その
パイプライン処理ステージが次段のデータ記憶手段伝送
され得ない有効データを含むときに第２の状態を取り、 前記パイプライン処理ステージの各々は供給されるデー
タが所定の活性化パターンを有するときはデータを受入
れる活性状態と何等の処理なしに次段のパイプライン処
理ステージにデータを転送する非活性状態とを取る所定
の処理回路を有することを特徴とするデータパイプライ
ン装置。 - 【請求項20】 複数の縦続接続されたパイプライン処理
ステージを有し、前記パイプライン処理ステージは入力
データ記憶手段（ＬＤＩＮ）及び出力データ記憶手段
（ＬＤＯＵＴ）を有し、前記出力データ記憶手段は次の
データ記憶手段に接続されてデータを処理するデータパ
イプライン装置であって、前記パイプライン処理ステー
ジの各々は供給されるデータが所定の活性化パターンを
有するときはこれを受入れる活性化状態と、なんらの処
理なしに次段のパイプライン処理ステージにデータを転
送する非活性状態と、を有する所定の処理回路を含むこ
とを特徴とするデータパイプライン装置。 - 【請求項21】 請求項２０記載のデータパイプライン装
置であって、前記パイプライン処理ステージの各々は、
既に記憶された有効データの消滅なしにデータを受入れ
ることができる非ブロック状態と対応するデータ記憶手
段から伝送され得ない有効データを含むブロック状態と
を有し、 １つのパイプライン処理ステージに続く少なくとも１つ
の他のパイプライン処理ステージがブロック状態にある
ときであっても前記１つのパイプライン処理ステージに
データが供給されて、前記パイプライン処理ステージの
各々は直後のパイプライン処理ステージに受入れ信号を
供給し、前記受入れ信号はそのパイプライン処理ステー
ジが有効なデータを含まないとき及びそのパイプライン
処理回路が次のデータ記憶手段に転送され得る有効デー
タを含むときに第１の状態をとり、次のデータ記憶手段
に転送され得ない有効データを含むときには第２の状態
をとることを特徴とするデータパイプライン装置。 - 【請求項22】 各々が対応するワークデータを変換する
活性モードと受身モードとを有する複数の処理ステージ
からなるパイプライン装置におけるディジタルデータの
符号化方法であって、 (a) 前記処理ステージの最初の１つにディジタル信号形
式のデータ列としてのデータワード列を供給するステッ
プと、 (b) 前記処理ステージのいずれかに所定のデータ活性化
ワードを供給し、対応するデータ活性化ワードを受取っ
た前記処理ステージのいずれかを活性化状態にするステ
ップと、 (c) 複数の入力データブロックについて、一連のアドレ
ス信号を前記データ列に含ませ、前記データワードの各
々に付加ビット、アドレスビット列およびデータビット
を含ませて前記付加ビットに対して第１の論理状態及び
第２の論理状態を与えるステップと、 (d)前記データブロックの各々において選択された境界
ワードに対して前記付加ビットに前記第１の論理状態を
セットし、前記データブロックの１つおきのデータワー
ドに前記第２の論理状態をセットするステップと、 (e) 前記処理ステージに対しては活性化コードの対応す
るビットに等しいアドレスビットをセットし、対応する
処理ステージに対しては同じデータブロック内のデータ
ビットをワークデータとするステップと、からなること
を特徴とする方法。 - 【請求項23】 データの通過を制御する装置であって、 互いにパイプライン構造にて結合した複数の処理ステー
ジと、 前記処理ステージの各々に設けられて各処理ステージが
次の処理ステージにデータを転送し得るや否やを示す第
１手段と、 前記処理ステージの各々の設けられて各処理ステージが
先行する処理ステージからデータを受入れることができ
るや否やを示す第２手段と、 前記第１手段及び前記第２手段による信号に応答してか
かる信号に従ってデータをある処理ステージから次の処
理ステージに転送する手段と、を有することを特徴とす
る装置。 - 【請求項24】 請求項２３に記載された装置であって、
クロック信号を供給する第４手段と、前記処理ステージ
の各々に設けられて１つの処理ステージから次の処理ス
テージにデータを転送する際に前記第３手段の動作を前
記クロック信号に同期させる第５手段とを有することを
特徴とする装置。 - 【請求項25】 請求項２４に記載された装置であって、 前記処理ステージの各々に設けられた前記第１手段は第
１ラッチ手段を含み、前記処理ステージの各々に設けら
れた第２手段は第２ラッチ手段を含み、前記処理ステー
ジの各々に設けられた第３手段は第３ラッチ手段を含む
ことを特徴とする装置。 - 【請求項26】 請求項２５に記載された装置であって、
前記第４手段は第１及び第２位相を有するブロック信号
を生成し、 前記第１ラッチ手段は前記クロック信号の第１位相に応
答してラッチ動作をなし、 前記第３ラッチ手段は前記クロック信号の第１位相に応
答してラッチ動作をなし、 前記第２ラッチ手段は前記クロック信号の前記第２位相
に応答してラッチ動作をなすことを特徴とする装置。 - 【請求項27】 データの通過を制御する装置であって、 パイプライン構成にて互いに接続した複数の処理ステー
ジと、 前記処理ステージの各々に設けられてデータを記憶する
第１手段と、 前記処理ステージの各々に設けられてある時間帯におけ
る次段の処理ステージが前段の処理ステージに記憶され
たデータの転送を受け得るや否やを判定する第２手段
と、 前記処理ステージの各々に設けられてある時間帯におい
て次段の処理ステージにデータを転送することができる
や否やを判定する第３手段と、 前記処理ステージの各々に設けられて前記第３手段によ
る前記時間帯における判定及び前記第２手段による前記
時間帯における判定に応じて前記時間帯において記憶さ
れたデータを転送する第４手段とからなり、 各処理ステージの第４手段の動作は各時間帯において他
の処理ステージの前記第４手段の動作とは独立であり、
前記処理ステージの各々から各時間帯においてデータを
次の処理ステージに転送し、一方で他の処理ステージか
ら前記他の処理ステージに続く処理ステージにはデータ
を転送しないように動作することを特徴とする装置。 - 【請求項28】 請求項２７記載の装置であって、 少なくとも前記処理ステージを交互にリセットして先行
する処理ステージから各処理ステージへの情報の転送を
なす手段を有することを特徴とする装置。 - 【請求項29】 請求項２７記載の装置であって、 クロック信号を生成する第５手段を有し、 前記第１手段は第１ラッチ手段を含み、 前記第２手段は第２ラッチ手段を含み、 前記第３手段は第３ラッチ手段を含み、 前記第１，第２及び第３ラッチ手段は前記第５手段から
のクロック信号に応じて同期した動作をなすことを特徴
とする装置。 - 【請求項30】 請求項２７記載の装置であって、 前記処理装置の各々に対する独立のアドレスを提供する
第５手段を含み、前記アドレスの各々は、前記処理ステ
ージの１つについて他の処理ステージについてのものと
は異なる数のバイナリビット列からなり、１つの処理ス
テージについてのバイナリビット列の各番号の組合せは
他の処理ステージのそれとは異なり、 更に、前記処理ステージの各々に設けられて前記各アド
レスに応答する手段と、 前記アドレスの各々を順に前記処理ステージを通して、
各アドレスに応答するステージに転送する手段とを有す
ることを特徴とする装置。 - 【請求項31】 データの通過を制御する装置であって、 パイプライン構成にて互いに接続した複数の処理ステー
ジと、 前記処理ステージの各々に固有のアドレスを与える第１
手段とからなり、前記固有のアドレスの各々はバイナリ
ビット列からなり、そのバイナリビット列のバイナリビ
ットの数は対応する処理ステージ毎に異なり、バイナリ
ビット列の番号についてのバイナリビットの組合せが前
記処理ステージ毎に異なり、 さらに、前記処理ステージの各々に設けられて前記固有
のアドレスに応答する第２手段と、 前記アドレスの各々を前記処理ステージの順にその固有
のアドレスに応答する処理ステージまで転送する第３の
手段とを有することを特徴とする装置。 - 【請求項32】 請求項３１記載の装置であって、 前記固有のアドレスの各々はトークン内において各アド
レスに対応するデータと組合わされ、さらに前記処理ス
テージの各々において各処理ステージに固有のアドレス
に応答してその固有のアドレスに組合わされたデータを
処理する手段を有することを特徴とする装置。 - 【請求項33】 請求項３２記載の装置であって、前記ア
ドレスの各々がトークン内に含まれ、 前記トークンの各々が所定数のワードからなり、前記ト
ークン内の前記ワードの各々は所定位置にトークンの終
了位置又は次のワードまでの前記トークンの長さを示す
付加ビットを含み、 前記処理ステージの各々に設けられて各処理ステージに
よって識別されるアドレスを有するトークンのための各
ワード内の付加ビットに応答して各トークン内の各ワー
ドにおける前記付加ビットの特性に応じて前記トークン
の終了又は延長をなす手段と、を有することを特徴とす
る装置。 - 【請求項34】 請求項２３記載の装置であって、前記ト
ークンの各々の中の少なくとも１つのワードがデータを
有し、更に前記処理ステージの各々に設けられて前記処
理ステージによって識別されるアドレスを有するトーク
ンに応答してかかるトークン内のデータを処理する手段
を有することを特徴とする装置。 - 【請求項35】 請求項３４記載の装置であって、 前記処理ステージの各々に設けられて各処理ステージか
ら次の処理ステージへのデータ転送の準備完了を示す第
１の表示信号及び先行する処理ステージからデータを受
け取る準備完了を示す第２の表示信号を生成する手段
と、 前記処理ステージの各々に設けられて前記処理ステージ
から次の処理ステージへのデータ転送の準備完了を示す
表示信号及び前記次の処理ステージにおけるデータの受
信準備完了を示す表示信号に応じてデータを前記処理ス
テージに転送する手段と、を有することを特徴とする装
置。 - 【請求項36】 データ処理装置であって、 パイプライン構造にて接続された複数の処理ステージ
と、 各々が１及び１より大なる数の間の数のワードからなる
トークンを生成する第１手段を有し、前記トークンの各
々のうちの各ワードは付加ビットと、アドレス及びデー
タを含むワードを含む少なくとも１のワードからなり、
前記トークンの各々のアドレスは前記処理ステージの各
々を識別し、前記ワードの各々の付加ビットはトークン
の始まりを示す第１の特徴及び対応するトークンの長さ
を示す第２の特徴を有し、 さらに、 前記トークンがそのアドレスによって識別される処理ス
テージに達するまで前記トークンの各々を前記処理ステ
ージ内を順に転送せしめる第２手段と、 前記処理ステージの各々に設けられて前記ステージに固
有のアドレスを識別する第３手段と、 前記処理ステージの各々に設けられて前記処理ステージ
に対応するアドレスのステージによって識別されたとき
前記トークンの各々の中のデータを処理する第４手段と
を有することを特徴とする装置。 - 【請求項37】 請求項３６の記載の装置であって、 前記処理ステージの各々における前記第４手段は前記処
理ステージによって識別されたトークン内のワード内の
データを次のトークンの始まりを示す付加ビットの発生
まで前記データを処理する手段を含むことを特徴とする
装置。 - 【請求項38】 請求項３７記載の装置であって、 前記処理ステージの各々の為の固有のアドレスを生成す
る第５手段を有し、前記アドレスの各々は前記処理ステ
ージの各々について異なる数のバイナリビットによって
形成され、前記処理ステージの各々に対して前記バイナ
リビットの各番号に対するバイナリビットの組合せが互
いに異なり、さらに、 前記処理ステージの各々に設けられて供給されるトーク
ンのアドレスが識別されなかった場合に次の処理ステー
ジに前記トークンを転送する第６手段を有することを特
徴とする装置。 - 【請求項39】 請求項３７記載の装置であって、 前記処理ステージの各々に設けられて各時間帯におい
て、次の処理ステージが各処理ステージに記憶されたデ
ータの転送を受け得るや否やを判定する第５の手段と、 前記処理ステージの各々に設けられて、各時間帯におい
て、次の処理ステージに対してデータを転送し得るや否
やを判定する第６の手段と、 前記処理ステージの各々に設けられて、１つの処理ステ
ージについての第６の手段による判定と次の処理ステー
ジについての前記第５の手段による判定とに従って、前
記１の処理ステージから前記次の処理ステージへのデー
タの転送をなす第７の手段と、を有することを特徴とす
る装置。
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