JP2590625C - - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims description 10
- 230000000630 rising Effects 0.000 description 31
- 238000010586 diagram Methods 0.000 description 6
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- 230000002093 peripheral Effects 0.000 description 1
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、コンピュータシステムにおいて、ＣＰＵに対する周辺回路からの割
込み要求をコントロールする割込みコントローラ等に搭載して使用される割込み
受付回路に関する。 【０００２】 【従来の技術】 従来、割込み受付回路は、ＲＳフリップフロップや、Ｄフリップフロップを使
用して構成されていた。図６はＲＳフリップフロップを使用した割込み受付回路
を示しており、図８はＤフリップフロップを使用した割込み受付回路を示してい
る。 【０００３】 図６の割込み受付回路は、ＲＳフリップフロップのセット入力端子Ｓに割込み
要求信号ＩＲＱを入力し、例えば、正相出力端子ＱにＨレベルからなる割込み受
付信号を得ようとするものであり、Ｈレベルが割込み要求を示している割込み要
求信号ＩＲＱの受付を行うことができる。図７は、この場合の動作を示すタイム
チャートである。なお、割込み要求信号ＩＲＱを反転してセット入力端子Ｓに入
力させる場合には、Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱの
受付を行うことができる。 【０００４】 また、図８の割込み受付回路は、Ｄフリップフロップのデータ入力端子ＤをＨ
レベルに固定し、クロック入力端子ＣＫに割込み要求信号ＩＲＱを入力し、正相
出力端子ＱにＨレベルからなる割込み受付信号を得ようとするものであり、立ち
上がりエッジが割込み要求を示している割込み要求信号ＩＲＱの受付を行うこと
ができる。図９は、この場合の動作を示すタイムチャートである。なお、割込み
要求信号ＩＲＱを反転してクロック入力端子ＣＫに入力させる場合には、立ち下
がりエッジが割込み要求を示している割込み要求信号ＩＲＱの受付を行うことが
できる。 【０００５】 【発明が解決しようとする課題】 図６の割込み受付回路においては、セット入力端子Ｓに、図７に破線で示すよ
うなノイズが入力された場合、これによって正相出力端子Ｑに割込み受付信号を
出力し、誤受付を行ってしまう場合があるという問題点があった。図８の割込み
受付回路においても、クロック入力端子ＣＫに、図９に破線で示すようなノイズ
が入力された場合、これによって正相出力端子Ｑに割込み受付信号を出力し、誤
受付を行ってしまう場合があるという問題点があった。 【０００６】 また、Ｈレベルが割込み要求を示している割込み要求信号を受け付けるモー
ド、いわゆるＨレベル割込みモード、立ち上がりエッジが割込み要求を示して
いる割込み要求信号を受け付けるモード、いわゆる立ち上がりエッジ割込みモー
ド、Ｌレベルが割込み要求を示している割込み要求信号を受け付けるモード、
いわゆるＬレベル割込みモード、立ち下がりエッジが割込み要求を示している
割込み要求信号を受け付けるモード、いわゆる立ち下がり割込みモードのうち、
所望の割込みモードを設定することができる割込み受付回路を、図６及び図８の
割込み受付回路を利用して構成すると、複雑な回路構成となってしまうという問
題点もあった。 【０００７】 本発明は、かかる点に鑑み、ノイズによる誤受付を回避することができるよ
うにした割込み受付回路、及び、Ｈレベル割込みモード、立ち上がりエッジ割
込みモード、Ｌレベル割込みモード、立ち下がりエッジ割込みモードのうち、所
望の割込みモードを設定することができ、しかも、これを簡単な回路構成で実現
できると共に、ノイズによる誤受付を回避することができるようにした割込み受
付回路を提供することを目的とする。 【０００８】 【課題を解決するための手段】 図１は本発明中、第１の発明の原理説明図であり、この第１の発明による割込
み受付回路は、割込み要求信号入力端子１と、この割込み要求信号入力端子１に 入力される割込み要求信号ＩＲＱを反転することなく又は反転して直並列変換す
るｎ＋ｉビット構成（但し、ｎ＝２以上の整数、ｉ＝１以上の整数）のシフトレ
ジスタ２と、このシフトレジスタ２の並列出力を論理処理し、シフトレジスタ２
の並列出力が割込み要求信号入力端子１側からシフト方向にｎビット以上連続し
てＨレベル又はＬレベルである場合、あるいは、シフトレジスタ２の並列出力が
割込み要求信号入力端子１側からシフト方向にｎビット連続してＨレベル又はＬ
レベルである場合、割込み受付信号を出力するように構成された組合せ論理回路
３とを設けて構成される。 【０００９】 【作用】 かかる第１の発明においては、割込み要求信号入力端子１に入力される割込み
要求信号ＩＲＱを反転することなく直並列変換するｎ＋ｉビット構成のシフトレ
ジスタ２を設ける場合において、シフトレジスタ２の並列出力が割込み要求信号
入力端子１側からシフト方向にｎビット以上連続してＨレベルである場合、割込
み受付信号が出力するように組合せ論理回路３を構成する場合には、Ｈレベルが
割込み要求を示している割込み要求信号ＩＲＱを受け付けることができる。換言
すれば、この場合、Ｈレベルが割込み要求を示している割込み要求信号ＩＲＱは
、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期間
、Ｈレベルが連続した場合のみ、割込み要求信号として受け付けられる。 【００１０】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転す
ることなく直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合に
おいて、シフトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト
方向にｎビット以上連続してＬレベルである場合、割込み受付信号が出力するよ
うに組合せ論理回路３を構成する場合には、Ｌレベルが割込み要求を示している
割込み要求信号ＩＲＱを受け付けることができる。換言すれば、この場合、Ｌレ
ベルが割込み要求を示している割込み要求信号ＩＲＱは、シフトレジスタ２に供
給されるクロック周期でｎ−１サイクルよりも長い期間、Ｌレベルが連続した場
合のみ、割込み要求信号として受け付けられる。 【００１１】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転す
ることなく直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合に
おいて、シフトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト
方向にｎビット連続してＨレベルが出力された場合、割込み受付信号を出力する
ように組合せ論理回路３を構成する場合には、立ち上がりエッジが割込み要求を
示している割込み要求信号を受け付けることができる。換言すれば、この場合、
立ち上がりエッジが割込み要求を示している割込み要求信号ＩＲＱは、立ち上が
り後、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い
期間、Ｈレベルが連続した場合のみ、割込み要求信号として受け付けられる。 【００１２】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転す
ることなく直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合に
おいて、シフトレジスタ２の入力端子側のビットからｎビット連続してＬレベル
が出力された場合、割込み受付信号を出力するように組合せ論理回路３を構成す
る場合には、立ち下がりエッジが割込み要求を示している割込み要求信号ＩＲＱ
を受け付けることができる。換言すれば、この場合、立ち下がりエッジが割込み
要求を示している割込み要求信号ＩＲＱは、立ち下がり後、シフトレジスタ２に
供給されるクロック周期でｎ−１サイクルよりも長い期間、Ｌレベルが連続した
場合のみ、割込み要求信号として受け付けられる。 【００１３】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転し
て直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合において、
シフトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト方向にｎ
ビット以上連続してＨレベルである場合、割込み受付信号が出力するように組合
せ論理回路３を構成する場合には、Ｌレベルが割込み要求を示している割込み要
求信号ＩＲＱを受け付けることができる。換言すれば、この場合、Ｌレベルが割
込み要求を示している割込み要求信号ＩＲＱは、シフトレジスタ２に供給される
クロック周期でｎ−１サイクルよりも長い期間、Ｌレベルが連続した場合のみ、 割込み要求信号として受け付けられる。 【００１４】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転し
て直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合において、
シフトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト方向にｎ
ビット以上連続してＬレベルである場合、割込み受付信号が出力するように組合
せ論理回路３を構成する場合には、Ｈレベルが割込み要求を示している割込み要
求信号ＩＲＱを受け付けることができる。換言すれば、この場合、割込み要求信
号ＩＲＱは、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルより
も長い期間、Ｈレベルが連続した場合のみ、割込み要求信号として受け付けられ
る。 【００１５】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転し
て直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合において、
シフトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト方向にｎ
ビット連続してＨレベルが出力された場合、割込み受付信号を出力するように組
合せ論理回路３を構成する場合には、立ち下がりエッジが割込み要求を示してい
る割込み要求信号ＩＲＱを受け付けることができる。換言すれば、この場合、立
ち下がりエッジが割込み要求を示している割込み要求信号ＩＲＱは、立ち下がり
後、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期
間、Ｌレベルが連続した場合のみ、割込み要求信号として受け付けられる。 【００１６】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転し
て直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合において、
シフトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト方向にｎ
ビット連続してＬレベルが出力された場合、割込み受付信号を出力するように組
合せ論理回路３を構成する場合には、立ち上がりエッジが割込み要求を示してい
る割込み要求信号ＩＲＱを受け付けることができる。換言すれば、この場合、立
ち上がりエッジが割込み要求を示している割込み要求信号ＩＲＱは、立ち上がり 後、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期
間、Ｈレベルが連続した場合のみ、割込み要求信号として受け付けられる。 【００１７】 そこで、また、図２に本発明中、第２の発明の原理説明図を示すように、割込
み要求信号入力端子１と、この割込み要求信号入力端子１に入力される割込み要
求信号ＩＲＱを反転することなく直並列変換するｎ＋ｉビット構成のシフトレジ
スタ２と、第１、第２、第３、第４の出力端子４1、４2、４3、４4を有し、シフ
トレジスタ２の並列出力を論理処理し、シフトレジスタ２の並列出力が割込み要
求信号入力端子１側からシフト方向にｎビット以上連続してＨレベルである場合
には第１の出力端子４1に割込み受付信号を出力し、シフトレジスタ２の並列出
力が割込み要求信号入力端子１側からシフト方向にｎビット連続してＨレベルで
ある場合には第２の出力端子４2にも割込み受付信号を出力し、シフトレジスタ
２の並列出力が割込み要求信号入力端子１側からシフト方向にｎビット以上連続
してＬレベルである場合には第３の出力端子４3に割込み受付信号を出力し、シ
フトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト方向にｎビ
ット連続してＬレベルが出力された場合には第４の出力端子４4にも割込み受付
信号を出力するように構成された組み合わせ論理回路５と、第１、第２、第３、
第４の出力端子４1、４2、４3、４4に出力される割込み受付信号を選択するため
のマルチプレクサ６とを設けて構成する場合には、Ｈレベル割込みモード、立ち
上がりエッジ割込みモード、Ｌレベル割込みモード、立ち下がりエッジ割込みモ
ードのうち、所望の割込みモードを設定することができる。 【００１８】 即ち、第１の出力端子４1に出力される割込み受付信号を選択する場合には、
Ｈレベルが割込み要求を示している割込み要求信号ＩＲＱを受け付けることがで
きる。但し、この場合、Ｈレベルが割込み要求を示している割込み要求信号ＩＲ
Ｑは、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い
期間、Ｈレベルが連続しないと受け付けられない。 【００１９】 また、第２の出力端子４2に出力される割込み受付信号を選択する場合には、 立ち上がりエッジが割込み要求を示している割込み要求信号ＩＲＱを受け付ける
ことができる。但し、この場合、立ち上がりエッジが割込み要求を示している割
込み要求信号ＩＲＱは、立ち上がり後、シフトレジスタ２に供給されるクロック
周期でｎ−１サイクルよりも長い期間、Ｈレベルが連続しないと受け付けられな
い。 【００２０】 また、第３の出力端子４3に出力される割込み受付信号を選択する場合には、
Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱを受け付けることがで
きる。但し、この場合、Ｌレベルが割込み要求を示している割込み要求信号ＩＲ
Ｑは、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い
期間、Ｌレベルが連続しないと受け付けられない。 【００２１】 また、第４の出力端子４4に出力される割込み受付信号を選択する場合には、
立ち下がりエッジが割込み要求を示している割込み要求信号ＩＲＱを受け付ける
ことができる。但し、この場合、立ち下がりエッジが割込み要求を示している割
込み要求信号は、立ち下がり後、シフトレジスタ２に供給されるクロック周期で
ｎ−１サイクルよりも長い期間、Ｌレベルが連続しないと受け付けられない。 【００２２】 また、図２において、シフトレジスタ２を、割込み要求信号入力端子１に入力
される割込み要求信号ＩＲＱを反転して直並列変換するように構成する場合にお
いては、第１の出力端子４1に出力される割込み受付信号を選択する場合、Ｌレ
ベルが割込み要求を示している割込み要求信号ＩＲＱを受け付けることができ、
第２の出力端子４2に出力される割込み受付信号を選択する場合には、立ち下が
りエッジが割込み要求を示している割込み要求信号ＩＲＱを受け付けることがで
き、第３の出力端子４3に出力される割込み受付信号を選択する場合には、Ｈレ
ベルが割込み要求を示している割込み要求信号ＩＲＱを受け付けることができ、
第４の出力端子４4に出力される割込み受付信号を選択する場合には、立ち上が
りエッジが割込み要求を示している割込み要求信号ＩＲＱを受け付けることがで
きる。 【００２３】 但し、Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱは、シフトレ
ジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期間、Ｌレベル
が連続しないと受け付けられず、立ち下がりエッジが割込み要求を示している割
込み要求信号ＩＲＱは、立ち下がり後、シフトレジスタ２に供給されるクロック
周期でｎ−１サイクルよりも長い期間、Ｌレベルが連続しないと受け付けられず
、Ｈレベルが割込み要求を示している割込み要求信号ＩＲＱは、シフトレジスタ
２に供給されるクロック周期でｎ−１サイクルよりも長い期間、Ｈレベルが連続
しないと受け付けられず、立ち上がりエッジが割込み要求を示している割込み要
求信号は、立ち上がり後、シフトレジスタ２に供給されるクロック周期でｎ−１
サイクルよりも長い期間、Ｈレベルが連続しないと受け付けられない点は、前例
と同様である。 【００２４】 【実施例】 以下、図３〜図５を参照して本発明の一実施例について説明する。 【００２５】 図３は本発明の一実施例を示す図であり、図中、７は割込み要求信号ＩＲＱが
入力される割込み要求信号入力端子、８は割込み要求信号入力端子７に入力され
る割込み要求信号ＩＲＱを反転して直並列変換する４ビット構成のシフトレジス
タ、９はクロック入力端子、１０は組合せ論理回路であり、この組合せ論理回路
１０は、インバータ１１、１２と、ＮＯＲ回路１３と、排他的ＯＲ回路１４と、
ＡＮＤ回路１５〜１７とで構成されている。 【００２６】 また、１８〜２１は割込みモード設定信号Ｄ１、Ｄ２、Ｄ１バー、Ｄ２バーが
入力される割込みモード設定信号入力端子、２２は割込みモード設定信号Ｄ１、
Ｄ２、Ｄ１バー、Ｄ２バーによって制御されて組合せ論理回路１０の出力ＯＡ、
ＯＢ、ＯＣ、ＯＤを選択するマルチプレクサであり、このマルチプレクサ２２は
、ＡＮＤ回路２３〜２６と、ＮＯＲ回路２７とで構成されている。なお、２８は
割込み受付信号出力端子である。 【００２７】 ここに、シフトレジスタ８の出力ＱＡ、ＱＢ、ＱＣ、ＱＤと、組合せ論理回路
１０の出力ＯＡ、ＯＢ、ＯＣ、ＯＤとの関係は表１に示すようになる。 【００２８】 【表１】 【００２９】 なお、インバータ１１、１２は、シフトレジスタ８の出力ＱＡ、ＱＢ、ＱＣ、
ＱＤが全てＬレベルになった場合に、組合せ論理回路１０の出力ＯＢがＨレベル
になることを回避するためのものである。 【００３０】 また、割込みモード設定信号Ｄ１、Ｄ２、Ｄ１バー、Ｄ２バーと、ＡＮＤ回路
２３〜２６の活性、不活性と、組合せ論理回路の出力ＯＡ、ＯＢ、ＯＣ、ＯＤの
うち、マルチプレクサ２２によって選択される出力との関係は、表２に示すよう
になる。 【００３１】 【表２】【００３２】 そこで、シフトレジスタ８の出力ＱＡ、ＱＢ、ＱＣ、ＱＤと、組合せ論理回路
１０の出力ＯＡ、ＯＢ、ＯＣ、ＯＤと、割込みモード設定信号Ｄ１、Ｄ２、Ｄ１
バー、Ｄ２バーと、組合せ論理回路の出力ＯＡ、ＯＢ、ＯＣ、ＯＤのうち、マル
チプレクサ２２によって選択される出力と、割込み受付信号出力端子２８の論理
状態とは、表３、表４に示すようになる。 【００３３】 【表３】【００３４】 【表４】【００３５】 ここに、割込み受付信号出力端子２８に出力されるＬレベルの信号をもって割
込み受付信号とすれば、表３から明らかなように、組合せ論理回路１０の出力Ｏ
Ａを選択する場合には、Ｈレベルが割込み要求を示している割込み要求信号ＩＲ
Ｑを受け付けることができる。即ち、Ｈレベル割込みモードを設定することがで
きる。但し、この場合、Ｈレベルが割込み要求を示している割込み要求信号ＩＲ
Ｑは、図４に示すように、シフトレジスタ２に供給されるクロック周期で２サイ クルよりも長い期間、Ｈレベルが連続していないと受け付けられない。 【００３６】 また、同じく、表３から明らかなように、組合せ論理回路１０の出力ＯＢを選
択する場合には、立ち上がりエッジが割込み要求を示している割込み要求信号Ｉ
ＲＱを受け付けることができる。即ち、立ち上がりエッジ割込みモードを設定す
ることができる。但し、この場合、立ち上がりエッジが割込み要求を示している
割込み要求信号ＩＲＱは、同じく、図４に示すように、立ち上がり後、シフトレ
ジスタ２に供給されるクロック周期で２サイクルよりも長い期間、Ｈレベルが連
続していないと受け付けられない。 【００３７】 また、表４から明らかなように、組合せ論理回路１０の出力ＯＣを選択する場
合には、Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱを受け付ける
ことができる。即ち、Ｌレベル割込みモードを設定することができる。但し、こ
の場合、Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱは、図５に示
すように、シフトレジスタ２に供給されるクロック周期で２サイクルよりも長い
期間、Ｌレベルが連続していないと受け付けられない。 【００３８】 また、同じく、表４から明らかなように、組合せ論理回路１０の出力ＯＤを選
択する場合には、立ち下がりエッジが割込み要求を示している割込み要求信号Ｉ
ＲＱを受け付けることができる。即ち、立ち下がりエッジ割込みモードを設定す
ることができる。但し、この場合、立ち下がりエッジが割込み要求を示している
割込み要求信号ＩＲＱは、同じく、図５に示すように、立ち下がり後、シフトレ
ジスタ２に供給されるクロック周期で２サイクルよりも長い期間、Ｌレベルが連
続していないと受け付けられない。 【００３９】 以上のように、本実施例によれば、Ｈレベル割込みモード、立ち上がりエッジ
割込みモード、Ｌレベル割込みモード、立ち下がりエッジ割込みモードのうち、
所望の割込みモードを設定することができるが、本実施例は、これを簡単な回路
構成で実現している。 【００４０】 また、本実施例においては、Ｈレベル割込みモードに設定する場合、Ｈレベル
が割込み要求を示している割込み要求信号ＩＲＱは、シフトレジスタ２に供給さ
れるクロック周期で２サイクルよりも長い期間、Ｈレベルが連続していないと受
け付けられない。また、立ち上がりエッジ割込みモードに設定する場合、立ち上
がりエッジが割込み要求を示している割込み要求信号ＩＲＱは、立ち上がり後、
シフトレジスタ２に供給されるクロック周期で２サイクルよりも長い期間、Ｈレ
ベルが連続していないと受け付けられない。また、Ｌレベル割込みモードに設定
する場合、Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱは、シフト
レジスタ２に供給されるクロック周期で２サイクルよりも長い期間、Ｌレベルが
連続していないと受け付けられない。また、立ち下がり割込みモードに設定する
場合、立ち下がりエッジが割込み要求を示している割込み要求信号ＩＲＱは、立
ち下がり後、シフトレジスタ２に供給されるクロック周期で２サイクルよりも長
い期間、Ｌレベルが連続していないと受け付けられない。したがって、本実施例
によれば、割込み要求信号入力端子７に入力されるノイズによる誤受付を回避す
ることができる。 【００４１】 なお、上述の実施例においては、シフトレジスタ８と、組合せ論理回路１０と
、マルチプレクサ２２とで構成した場合につき述べたが、この代わりに、シフト
レジスタと、組合せ論理回路とで構成し、かつ、組合せ論理回路を、Ｈレベル割
込みモード、立ち上がりエッジ割込みモード、Ｌレベル割込みモード又は立ち下
がりエッジ割込みモードのみを設定できるように構成する場合には、これを特定
の割込みモード専用に使用することもできる。 【００４２】 【発明の効果】 本発明中、第１の発明によれば、Ｈレベルが割込み要求を示している割込み要
求信号ＩＲＱを受け付けるように構成する場合、この割込み要求信号ＩＲＱは、
シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期間、
Ｈレベルが連続した場合のみ、割込み要求信号として受け付けられる。また、Ｌ レベルが割込み要求を示している割込み要求信号ＩＲＱを受け付けるように構成
する場合、この割込み要求信号ＩＲＱは、シフトレジスタ２に供給されるクロッ
ク周期でｎ−１サイクルよりも長い期間、Ｌレベルが連続した場合のみ、割込み
要求信号として受付けられる。また、立ち上がりエッジが割込み要求を示してい
る割込み要求信号ＩＲＱを受け付けるように構成する場合、この割込み要求信号
ＩＲＱは、立ち上がり後、シフトレジスタ２に供給されるクロック周期でｎ−１
サイクルよりも長い期間、Ｈレベルが連続した場合のみ、割込み要求信号として
受け付けられる。また、立ち下がりエッジが割込み要求を示している割込み要求
信号ＩＲＱを受け付ける場合、この割込み要求信号ＩＲＱは、立ち下がり後、シ
フトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期間、Ｌ
レベルが連続した場合のみ、割込み要求信号として受け付けられる。したがって
、割込み要求信号入力端子１に入力されるノイズによる誤受付を回避することが
できる。 【００４３】 また、本発明中、第２の発明によれば、Ｈレベル割込みモード、立ち上がりエ
ッジ割込みモード、Ｌレベル割込みモード、立ち下がりエッジ割込みモードのう
ち、所望の割込みモードの設定を行うことができ、しかも、これを簡単な回路構
成で実現することができる。 【００４４】 また、この第２の発明によれば、Ｈレベル割込みモードに設定する場合、Ｈレ
ベルが割込み要求を示している割込み要求信号ＩＲＱは、シフトレジスタ２に供
給されるクロック周期でｎ−１サイクルよりも長い期間、Ｈレベルが連続した場
合のみ、割込み要求信号として受け付けられる。また、Ｌレベル割込みモードに
設定する場合、Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱは、シ
フトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期間、Ｌ
レベルが連続した場合のみ、割込み要求信号として受付けられる。また、立ち上
がりエッジ割込みモードに設定する場合、立ち上がりエッジが割込み要求を示し
ている割込み要求信号ＩＲＱは、立ち上がり後、シフトレジスタ２に供給される
クロック周期でｎ−１サイクルよりも長い期間、Ｈレベルが連続した場合のみ、 割込み要求信号として受け付けられる。また、立ち下がりエッジ割込みモードに
設定する場合、立ち下がりエッジが割込み要求を示している割込み要求信号ＩＲ
Ｑは、立ち下がり後、シフトレジスタ２に供給されるクロック周期でｎ−１サイ
クルよりも長い期間、Ｌレベルが連続した場合のみ、割込み要求信号として受け
付けられる。したがって、割込み要求信号入力端子１に入力されるノイズによる
誤受付を回避することができる。
込み要求をコントロールする割込みコントローラ等に搭載して使用される割込み
受付回路に関する。 【０００２】 【従来の技術】 従来、割込み受付回路は、ＲＳフリップフロップや、Ｄフリップフロップを使
用して構成されていた。図６はＲＳフリップフロップを使用した割込み受付回路
を示しており、図８はＤフリップフロップを使用した割込み受付回路を示してい
る。 【０００３】 図６の割込み受付回路は、ＲＳフリップフロップのセット入力端子Ｓに割込み
要求信号ＩＲＱを入力し、例えば、正相出力端子ＱにＨレベルからなる割込み受
付信号を得ようとするものであり、Ｈレベルが割込み要求を示している割込み要
求信号ＩＲＱの受付を行うことができる。図７は、この場合の動作を示すタイム
チャートである。なお、割込み要求信号ＩＲＱを反転してセット入力端子Ｓに入
力させる場合には、Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱの
受付を行うことができる。 【０００４】 また、図８の割込み受付回路は、Ｄフリップフロップのデータ入力端子ＤをＨ
レベルに固定し、クロック入力端子ＣＫに割込み要求信号ＩＲＱを入力し、正相
出力端子ＱにＨレベルからなる割込み受付信号を得ようとするものであり、立ち
上がりエッジが割込み要求を示している割込み要求信号ＩＲＱの受付を行うこと
ができる。図９は、この場合の動作を示すタイムチャートである。なお、割込み
要求信号ＩＲＱを反転してクロック入力端子ＣＫに入力させる場合には、立ち下
がりエッジが割込み要求を示している割込み要求信号ＩＲＱの受付を行うことが
できる。 【０００５】 【発明が解決しようとする課題】 図６の割込み受付回路においては、セット入力端子Ｓに、図７に破線で示すよ
うなノイズが入力された場合、これによって正相出力端子Ｑに割込み受付信号を
出力し、誤受付を行ってしまう場合があるという問題点があった。図８の割込み
受付回路においても、クロック入力端子ＣＫに、図９に破線で示すようなノイズ
が入力された場合、これによって正相出力端子Ｑに割込み受付信号を出力し、誤
受付を行ってしまう場合があるという問題点があった。 【０００６】 また、Ｈレベルが割込み要求を示している割込み要求信号を受け付けるモー
ド、いわゆるＨレベル割込みモード、立ち上がりエッジが割込み要求を示して
いる割込み要求信号を受け付けるモード、いわゆる立ち上がりエッジ割込みモー
ド、Ｌレベルが割込み要求を示している割込み要求信号を受け付けるモード、
いわゆるＬレベル割込みモード、立ち下がりエッジが割込み要求を示している
割込み要求信号を受け付けるモード、いわゆる立ち下がり割込みモードのうち、
所望の割込みモードを設定することができる割込み受付回路を、図６及び図８の
割込み受付回路を利用して構成すると、複雑な回路構成となってしまうという問
題点もあった。 【０００７】 本発明は、かかる点に鑑み、ノイズによる誤受付を回避することができるよ
うにした割込み受付回路、及び、Ｈレベル割込みモード、立ち上がりエッジ割
込みモード、Ｌレベル割込みモード、立ち下がりエッジ割込みモードのうち、所
望の割込みモードを設定することができ、しかも、これを簡単な回路構成で実現
できると共に、ノイズによる誤受付を回避することができるようにした割込み受
付回路を提供することを目的とする。 【０００８】 【課題を解決するための手段】 図１は本発明中、第１の発明の原理説明図であり、この第１の発明による割込
み受付回路は、割込み要求信号入力端子１と、この割込み要求信号入力端子１に 入力される割込み要求信号ＩＲＱを反転することなく又は反転して直並列変換す
るｎ＋ｉビット構成（但し、ｎ＝２以上の整数、ｉ＝１以上の整数）のシフトレ
ジスタ２と、このシフトレジスタ２の並列出力を論理処理し、シフトレジスタ２
の並列出力が割込み要求信号入力端子１側からシフト方向にｎビット以上連続し
てＨレベル又はＬレベルである場合、あるいは、シフトレジスタ２の並列出力が
割込み要求信号入力端子１側からシフト方向にｎビット連続してＨレベル又はＬ
レベルである場合、割込み受付信号を出力するように構成された組合せ論理回路
３とを設けて構成される。 【０００９】 【作用】 かかる第１の発明においては、割込み要求信号入力端子１に入力される割込み
要求信号ＩＲＱを反転することなく直並列変換するｎ＋ｉビット構成のシフトレ
ジスタ２を設ける場合において、シフトレジスタ２の並列出力が割込み要求信号
入力端子１側からシフト方向にｎビット以上連続してＨレベルである場合、割込
み受付信号が出力するように組合せ論理回路３を構成する場合には、Ｈレベルが
割込み要求を示している割込み要求信号ＩＲＱを受け付けることができる。換言
すれば、この場合、Ｈレベルが割込み要求を示している割込み要求信号ＩＲＱは
、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期間
、Ｈレベルが連続した場合のみ、割込み要求信号として受け付けられる。 【００１０】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転す
ることなく直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合に
おいて、シフトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト
方向にｎビット以上連続してＬレベルである場合、割込み受付信号が出力するよ
うに組合せ論理回路３を構成する場合には、Ｌレベルが割込み要求を示している
割込み要求信号ＩＲＱを受け付けることができる。換言すれば、この場合、Ｌレ
ベルが割込み要求を示している割込み要求信号ＩＲＱは、シフトレジスタ２に供
給されるクロック周期でｎ−１サイクルよりも長い期間、Ｌレベルが連続した場
合のみ、割込み要求信号として受け付けられる。 【００１１】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転す
ることなく直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合に
おいて、シフトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト
方向にｎビット連続してＨレベルが出力された場合、割込み受付信号を出力する
ように組合せ論理回路３を構成する場合には、立ち上がりエッジが割込み要求を
示している割込み要求信号を受け付けることができる。換言すれば、この場合、
立ち上がりエッジが割込み要求を示している割込み要求信号ＩＲＱは、立ち上が
り後、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い
期間、Ｈレベルが連続した場合のみ、割込み要求信号として受け付けられる。 【００１２】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転す
ることなく直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合に
おいて、シフトレジスタ２の入力端子側のビットからｎビット連続してＬレベル
が出力された場合、割込み受付信号を出力するように組合せ論理回路３を構成す
る場合には、立ち下がりエッジが割込み要求を示している割込み要求信号ＩＲＱ
を受け付けることができる。換言すれば、この場合、立ち下がりエッジが割込み
要求を示している割込み要求信号ＩＲＱは、立ち下がり後、シフトレジスタ２に
供給されるクロック周期でｎ−１サイクルよりも長い期間、Ｌレベルが連続した
場合のみ、割込み要求信号として受け付けられる。 【００１３】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転し
て直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合において、
シフトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト方向にｎ
ビット以上連続してＨレベルである場合、割込み受付信号が出力するように組合
せ論理回路３を構成する場合には、Ｌレベルが割込み要求を示している割込み要
求信号ＩＲＱを受け付けることができる。換言すれば、この場合、Ｌレベルが割
込み要求を示している割込み要求信号ＩＲＱは、シフトレジスタ２に供給される
クロック周期でｎ−１サイクルよりも長い期間、Ｌレベルが連続した場合のみ、 割込み要求信号として受け付けられる。 【００１４】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転し
て直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合において、
シフトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト方向にｎ
ビット以上連続してＬレベルである場合、割込み受付信号が出力するように組合
せ論理回路３を構成する場合には、Ｈレベルが割込み要求を示している割込み要
求信号ＩＲＱを受け付けることができる。換言すれば、この場合、割込み要求信
号ＩＲＱは、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルより
も長い期間、Ｈレベルが連続した場合のみ、割込み要求信号として受け付けられ
る。 【００１５】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転し
て直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合において、
シフトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト方向にｎ
ビット連続してＨレベルが出力された場合、割込み受付信号を出力するように組
合せ論理回路３を構成する場合には、立ち下がりエッジが割込み要求を示してい
る割込み要求信号ＩＲＱを受け付けることができる。換言すれば、この場合、立
ち下がりエッジが割込み要求を示している割込み要求信号ＩＲＱは、立ち下がり
後、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期
間、Ｌレベルが連続した場合のみ、割込み要求信号として受け付けられる。 【００１６】 また、割込み要求信号入力端子１に入力される割込み要求信号ＩＲＱを反転し
て直並列変換するｎ＋ｉビット構成のシフトレジスタ２を設ける場合において、
シフトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト方向にｎ
ビット連続してＬレベルが出力された場合、割込み受付信号を出力するように組
合せ論理回路３を構成する場合には、立ち上がりエッジが割込み要求を示してい
る割込み要求信号ＩＲＱを受け付けることができる。換言すれば、この場合、立
ち上がりエッジが割込み要求を示している割込み要求信号ＩＲＱは、立ち上がり 後、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期
間、Ｈレベルが連続した場合のみ、割込み要求信号として受け付けられる。 【００１７】 そこで、また、図２に本発明中、第２の発明の原理説明図を示すように、割込
み要求信号入力端子１と、この割込み要求信号入力端子１に入力される割込み要
求信号ＩＲＱを反転することなく直並列変換するｎ＋ｉビット構成のシフトレジ
スタ２と、第１、第２、第３、第４の出力端子４1、４2、４3、４4を有し、シフ
トレジスタ２の並列出力を論理処理し、シフトレジスタ２の並列出力が割込み要
求信号入力端子１側からシフト方向にｎビット以上連続してＨレベルである場合
には第１の出力端子４1に割込み受付信号を出力し、シフトレジスタ２の並列出
力が割込み要求信号入力端子１側からシフト方向にｎビット連続してＨレベルで
ある場合には第２の出力端子４2にも割込み受付信号を出力し、シフトレジスタ
２の並列出力が割込み要求信号入力端子１側からシフト方向にｎビット以上連続
してＬレベルである場合には第３の出力端子４3に割込み受付信号を出力し、シ
フトレジスタ２の並列出力が割込み要求信号入力端子１側からシフト方向にｎビ
ット連続してＬレベルが出力された場合には第４の出力端子４4にも割込み受付
信号を出力するように構成された組み合わせ論理回路５と、第１、第２、第３、
第４の出力端子４1、４2、４3、４4に出力される割込み受付信号を選択するため
のマルチプレクサ６とを設けて構成する場合には、Ｈレベル割込みモード、立ち
上がりエッジ割込みモード、Ｌレベル割込みモード、立ち下がりエッジ割込みモ
ードのうち、所望の割込みモードを設定することができる。 【００１８】 即ち、第１の出力端子４1に出力される割込み受付信号を選択する場合には、
Ｈレベルが割込み要求を示している割込み要求信号ＩＲＱを受け付けることがで
きる。但し、この場合、Ｈレベルが割込み要求を示している割込み要求信号ＩＲ
Ｑは、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い
期間、Ｈレベルが連続しないと受け付けられない。 【００１９】 また、第２の出力端子４2に出力される割込み受付信号を選択する場合には、 立ち上がりエッジが割込み要求を示している割込み要求信号ＩＲＱを受け付ける
ことができる。但し、この場合、立ち上がりエッジが割込み要求を示している割
込み要求信号ＩＲＱは、立ち上がり後、シフトレジスタ２に供給されるクロック
周期でｎ−１サイクルよりも長い期間、Ｈレベルが連続しないと受け付けられな
い。 【００２０】 また、第３の出力端子４3に出力される割込み受付信号を選択する場合には、
Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱを受け付けることがで
きる。但し、この場合、Ｌレベルが割込み要求を示している割込み要求信号ＩＲ
Ｑは、シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い
期間、Ｌレベルが連続しないと受け付けられない。 【００２１】 また、第４の出力端子４4に出力される割込み受付信号を選択する場合には、
立ち下がりエッジが割込み要求を示している割込み要求信号ＩＲＱを受け付ける
ことができる。但し、この場合、立ち下がりエッジが割込み要求を示している割
込み要求信号は、立ち下がり後、シフトレジスタ２に供給されるクロック周期で
ｎ−１サイクルよりも長い期間、Ｌレベルが連続しないと受け付けられない。 【００２２】 また、図２において、シフトレジスタ２を、割込み要求信号入力端子１に入力
される割込み要求信号ＩＲＱを反転して直並列変換するように構成する場合にお
いては、第１の出力端子４1に出力される割込み受付信号を選択する場合、Ｌレ
ベルが割込み要求を示している割込み要求信号ＩＲＱを受け付けることができ、
第２の出力端子４2に出力される割込み受付信号を選択する場合には、立ち下が
りエッジが割込み要求を示している割込み要求信号ＩＲＱを受け付けることがで
き、第３の出力端子４3に出力される割込み受付信号を選択する場合には、Ｈレ
ベルが割込み要求を示している割込み要求信号ＩＲＱを受け付けることができ、
第４の出力端子４4に出力される割込み受付信号を選択する場合には、立ち上が
りエッジが割込み要求を示している割込み要求信号ＩＲＱを受け付けることがで
きる。 【００２３】 但し、Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱは、シフトレ
ジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期間、Ｌレベル
が連続しないと受け付けられず、立ち下がりエッジが割込み要求を示している割
込み要求信号ＩＲＱは、立ち下がり後、シフトレジスタ２に供給されるクロック
周期でｎ−１サイクルよりも長い期間、Ｌレベルが連続しないと受け付けられず
、Ｈレベルが割込み要求を示している割込み要求信号ＩＲＱは、シフトレジスタ
２に供給されるクロック周期でｎ−１サイクルよりも長い期間、Ｈレベルが連続
しないと受け付けられず、立ち上がりエッジが割込み要求を示している割込み要
求信号は、立ち上がり後、シフトレジスタ２に供給されるクロック周期でｎ−１
サイクルよりも長い期間、Ｈレベルが連続しないと受け付けられない点は、前例
と同様である。 【００２４】 【実施例】 以下、図３〜図５を参照して本発明の一実施例について説明する。 【００２５】 図３は本発明の一実施例を示す図であり、図中、７は割込み要求信号ＩＲＱが
入力される割込み要求信号入力端子、８は割込み要求信号入力端子７に入力され
る割込み要求信号ＩＲＱを反転して直並列変換する４ビット構成のシフトレジス
タ、９はクロック入力端子、１０は組合せ論理回路であり、この組合せ論理回路
１０は、インバータ１１、１２と、ＮＯＲ回路１３と、排他的ＯＲ回路１４と、
ＡＮＤ回路１５〜１７とで構成されている。 【００２６】 また、１８〜２１は割込みモード設定信号Ｄ１、Ｄ２、Ｄ１バー、Ｄ２バーが
入力される割込みモード設定信号入力端子、２２は割込みモード設定信号Ｄ１、
Ｄ２、Ｄ１バー、Ｄ２バーによって制御されて組合せ論理回路１０の出力ＯＡ、
ＯＢ、ＯＣ、ＯＤを選択するマルチプレクサであり、このマルチプレクサ２２は
、ＡＮＤ回路２３〜２６と、ＮＯＲ回路２７とで構成されている。なお、２８は
割込み受付信号出力端子である。 【００２７】 ここに、シフトレジスタ８の出力ＱＡ、ＱＢ、ＱＣ、ＱＤと、組合せ論理回路
１０の出力ＯＡ、ＯＢ、ＯＣ、ＯＤとの関係は表１に示すようになる。 【００２８】 【表１】 【００２９】 なお、インバータ１１、１２は、シフトレジスタ８の出力ＱＡ、ＱＢ、ＱＣ、
ＱＤが全てＬレベルになった場合に、組合せ論理回路１０の出力ＯＢがＨレベル
になることを回避するためのものである。 【００３０】 また、割込みモード設定信号Ｄ１、Ｄ２、Ｄ１バー、Ｄ２バーと、ＡＮＤ回路
２３〜２６の活性、不活性と、組合せ論理回路の出力ＯＡ、ＯＢ、ＯＣ、ＯＤの
うち、マルチプレクサ２２によって選択される出力との関係は、表２に示すよう
になる。 【００３１】 【表２】【００３２】 そこで、シフトレジスタ８の出力ＱＡ、ＱＢ、ＱＣ、ＱＤと、組合せ論理回路
１０の出力ＯＡ、ＯＢ、ＯＣ、ＯＤと、割込みモード設定信号Ｄ１、Ｄ２、Ｄ１
バー、Ｄ２バーと、組合せ論理回路の出力ＯＡ、ＯＢ、ＯＣ、ＯＤのうち、マル
チプレクサ２２によって選択される出力と、割込み受付信号出力端子２８の論理
状態とは、表３、表４に示すようになる。 【００３３】 【表３】【００３４】 【表４】【００３５】 ここに、割込み受付信号出力端子２８に出力されるＬレベルの信号をもって割
込み受付信号とすれば、表３から明らかなように、組合せ論理回路１０の出力Ｏ
Ａを選択する場合には、Ｈレベルが割込み要求を示している割込み要求信号ＩＲ
Ｑを受け付けることができる。即ち、Ｈレベル割込みモードを設定することがで
きる。但し、この場合、Ｈレベルが割込み要求を示している割込み要求信号ＩＲ
Ｑは、図４に示すように、シフトレジスタ２に供給されるクロック周期で２サイ クルよりも長い期間、Ｈレベルが連続していないと受け付けられない。 【００３６】 また、同じく、表３から明らかなように、組合せ論理回路１０の出力ＯＢを選
択する場合には、立ち上がりエッジが割込み要求を示している割込み要求信号Ｉ
ＲＱを受け付けることができる。即ち、立ち上がりエッジ割込みモードを設定す
ることができる。但し、この場合、立ち上がりエッジが割込み要求を示している
割込み要求信号ＩＲＱは、同じく、図４に示すように、立ち上がり後、シフトレ
ジスタ２に供給されるクロック周期で２サイクルよりも長い期間、Ｈレベルが連
続していないと受け付けられない。 【００３７】 また、表４から明らかなように、組合せ論理回路１０の出力ＯＣを選択する場
合には、Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱを受け付ける
ことができる。即ち、Ｌレベル割込みモードを設定することができる。但し、こ
の場合、Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱは、図５に示
すように、シフトレジスタ２に供給されるクロック周期で２サイクルよりも長い
期間、Ｌレベルが連続していないと受け付けられない。 【００３８】 また、同じく、表４から明らかなように、組合せ論理回路１０の出力ＯＤを選
択する場合には、立ち下がりエッジが割込み要求を示している割込み要求信号Ｉ
ＲＱを受け付けることができる。即ち、立ち下がりエッジ割込みモードを設定す
ることができる。但し、この場合、立ち下がりエッジが割込み要求を示している
割込み要求信号ＩＲＱは、同じく、図５に示すように、立ち下がり後、シフトレ
ジスタ２に供給されるクロック周期で２サイクルよりも長い期間、Ｌレベルが連
続していないと受け付けられない。 【００３９】 以上のように、本実施例によれば、Ｈレベル割込みモード、立ち上がりエッジ
割込みモード、Ｌレベル割込みモード、立ち下がりエッジ割込みモードのうち、
所望の割込みモードを設定することができるが、本実施例は、これを簡単な回路
構成で実現している。 【００４０】 また、本実施例においては、Ｈレベル割込みモードに設定する場合、Ｈレベル
が割込み要求を示している割込み要求信号ＩＲＱは、シフトレジスタ２に供給さ
れるクロック周期で２サイクルよりも長い期間、Ｈレベルが連続していないと受
け付けられない。また、立ち上がりエッジ割込みモードに設定する場合、立ち上
がりエッジが割込み要求を示している割込み要求信号ＩＲＱは、立ち上がり後、
シフトレジスタ２に供給されるクロック周期で２サイクルよりも長い期間、Ｈレ
ベルが連続していないと受け付けられない。また、Ｌレベル割込みモードに設定
する場合、Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱは、シフト
レジスタ２に供給されるクロック周期で２サイクルよりも長い期間、Ｌレベルが
連続していないと受け付けられない。また、立ち下がり割込みモードに設定する
場合、立ち下がりエッジが割込み要求を示している割込み要求信号ＩＲＱは、立
ち下がり後、シフトレジスタ２に供給されるクロック周期で２サイクルよりも長
い期間、Ｌレベルが連続していないと受け付けられない。したがって、本実施例
によれば、割込み要求信号入力端子７に入力されるノイズによる誤受付を回避す
ることができる。 【００４１】 なお、上述の実施例においては、シフトレジスタ８と、組合せ論理回路１０と
、マルチプレクサ２２とで構成した場合につき述べたが、この代わりに、シフト
レジスタと、組合せ論理回路とで構成し、かつ、組合せ論理回路を、Ｈレベル割
込みモード、立ち上がりエッジ割込みモード、Ｌレベル割込みモード又は立ち下
がりエッジ割込みモードのみを設定できるように構成する場合には、これを特定
の割込みモード専用に使用することもできる。 【００４２】 【発明の効果】 本発明中、第１の発明によれば、Ｈレベルが割込み要求を示している割込み要
求信号ＩＲＱを受け付けるように構成する場合、この割込み要求信号ＩＲＱは、
シフトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期間、
Ｈレベルが連続した場合のみ、割込み要求信号として受け付けられる。また、Ｌ レベルが割込み要求を示している割込み要求信号ＩＲＱを受け付けるように構成
する場合、この割込み要求信号ＩＲＱは、シフトレジスタ２に供給されるクロッ
ク周期でｎ−１サイクルよりも長い期間、Ｌレベルが連続した場合のみ、割込み
要求信号として受付けられる。また、立ち上がりエッジが割込み要求を示してい
る割込み要求信号ＩＲＱを受け付けるように構成する場合、この割込み要求信号
ＩＲＱは、立ち上がり後、シフトレジスタ２に供給されるクロック周期でｎ−１
サイクルよりも長い期間、Ｈレベルが連続した場合のみ、割込み要求信号として
受け付けられる。また、立ち下がりエッジが割込み要求を示している割込み要求
信号ＩＲＱを受け付ける場合、この割込み要求信号ＩＲＱは、立ち下がり後、シ
フトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期間、Ｌ
レベルが連続した場合のみ、割込み要求信号として受け付けられる。したがって
、割込み要求信号入力端子１に入力されるノイズによる誤受付を回避することが
できる。 【００４３】 また、本発明中、第２の発明によれば、Ｈレベル割込みモード、立ち上がりエ
ッジ割込みモード、Ｌレベル割込みモード、立ち下がりエッジ割込みモードのう
ち、所望の割込みモードの設定を行うことができ、しかも、これを簡単な回路構
成で実現することができる。 【００４４】 また、この第２の発明によれば、Ｈレベル割込みモードに設定する場合、Ｈレ
ベルが割込み要求を示している割込み要求信号ＩＲＱは、シフトレジスタ２に供
給されるクロック周期でｎ−１サイクルよりも長い期間、Ｈレベルが連続した場
合のみ、割込み要求信号として受け付けられる。また、Ｌレベル割込みモードに
設定する場合、Ｌレベルが割込み要求を示している割込み要求信号ＩＲＱは、シ
フトレジスタ２に供給されるクロック周期でｎ−１サイクルよりも長い期間、Ｌ
レベルが連続した場合のみ、割込み要求信号として受付けられる。また、立ち上
がりエッジ割込みモードに設定する場合、立ち上がりエッジが割込み要求を示し
ている割込み要求信号ＩＲＱは、立ち上がり後、シフトレジスタ２に供給される
クロック周期でｎ−１サイクルよりも長い期間、Ｈレベルが連続した場合のみ、 割込み要求信号として受け付けられる。また、立ち下がりエッジ割込みモードに
設定する場合、立ち下がりエッジが割込み要求を示している割込み要求信号ＩＲ
Ｑは、立ち下がり後、シフトレジスタ２に供給されるクロック周期でｎ−１サイ
クルよりも長い期間、Ｌレベルが連続した場合のみ、割込み要求信号として受け
付けられる。したがって、割込み要求信号入力端子１に入力されるノイズによる
誤受付を回避することができる。
【図面の簡単な説明】
【図１】
本発明中、第１の発明の原理説明図である。
【図２】
本発明中、第２の発明の原理説明図である。
【図３】
本発明の一実施例を示す図である。
【図４】
本発明の一実施例の動作を説明するためのタイムチャートである。
【図５】
本発明の一実施例の動作を説明するためのタイムチャートである。
【図６】
従来の割込み受付回路の一例を示す図である。
【図７】
図６の割込み受付回路の動作を示すタイムチャートである。
【図８】
従来の割込み受付回路の他の例を示す図である。
【図９】
図８の割込み受付回路の動作を示すタイムチャートである。
【符号の説明】
１ 割込み要求信号入力端子
２ シフトレジスタ
３、５ 組合せ論理回路
６ マルチプレクサ
Claims (1)
- 【特許請求の範囲】 【請求項１】 割込み要求信号入力端子（１）と、 前記割込み要求信号入力端子（１）に入力される割込み要求信号（ＩＲＱ）を
反転することなく又は反転して直並列変換するｎ＋ｉビット構成（但し、ｎ＝２
以上の整数、ｉ＝１以上の整数）のシフトレジスタ（２）と、 第１、第２、第３、第４の出力端子（４1、４2、４3、４4）を有し、前記シフ
トレジスタ（２）の並列出力を論理処理し、前記第１、第２、第３、第４の出力
端子（４1、４2、４3、４4）に割込み受付信号を出力する組合せ論理回路（５）
と、 前記第１、第２、第３、第４の出力端子（４1、４2、４3、４4）に出力される
割込み受付信号を選択し、割込みモードを設定するためのマルチプレクサ（６）
とを有し、 前記組合せ論理回路（５）は、 前記シフトレジスタ（２）の並列出力が、前記割込み要求信号入力端子（１）
側からシフト方向にｎビット連続してＨレベルである場合には、前記第１の出力
端子（４1）と前記第２の出力端子（４2）とに割込み受付信号を出力し、 前記シフトレジスタ（２）の並列出力が、前記割込み要求信号入力端子（１）
側からシフト方向にｎ＋１ビット以上連続してＨレベルである場合には、前記第
１の出力端子（４1）に割込み受付信号を出力し、 前記シフトレジスタ（２）の並列出力が、前記割込み要求信号入力端子（１）
側からシフト方向にｎビット連続してＬレベルである場合には、前記第３の出力
端子（４3）と前記第４の出力端子（４4）とに割込み受付信号を出力し、 前記シフトレジスタ（２）の並列出力が、前記割込み要求信号入力端子（１）
側からシフト方向にｎ＋１ビット以上連続してＬレベルである場合には、前記第
３の出力端子（４3）に割込み受付信号を出力するように、 構成されていることを特徴とする割込み受付回路。
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