JP2558939B2 - 丸め回路 - Google Patents
丸め回路Info
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- JP2558939B2 JP2558939B2 JP2237578A JP23757890A JP2558939B2 JP 2558939 B2 JP2558939 B2 JP 2558939B2 JP 2237578 A JP2237578 A JP 2237578A JP 23757890 A JP23757890 A JP 23757890A JP 2558939 B2 JP2558939 B2 JP 2558939B2
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- Japan
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- bit
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- circuit
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- shifter
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタルシグナルプロセッサ（DSP）等
に用いられる丸め回路に関し、特に、その負のデータの
丸め処理を改善した丸め回路に関するものである。
に用いられる丸め回路に関し、特に、その負のデータの
丸め処理を改善した丸め回路に関するものである。
第２図は従来の丸め回路を示す接続図である。図に示
すようにｎビットの入力データをシフト量に応じて左右
にシフト可能なシフタ１と、シフタ１から出力されるｎ
ビットの出力データと右シフト時に出力されるキャリー
ビットを加算するインクリメンタ２とで構成される。
すようにｎビットの入力データをシフト量に応じて左右
にシフト可能なシフタ１と、シフタ１から出力されるｎ
ビットの出力データと右シフト時に出力されるキャリー
ビットを加算するインクリメンタ２とで構成される。
次に動作について説明する。通常、丸め回路はシフタ
により右シフトでキャリーアウトされた最下位ビット
（キャリービット）をシフタからの出力データに加える
ことによって処理が行われる。今、入力データを４ビッ
トで考えるとする。例えば第２図において入力データが
0101（＝５）であるとし、シフト量が１であるとする
と、シフタ１からの出力データは右に１ビットシフトさ
れるので0010、そのとき、キャリービットは入力データ
の最下位ビットであるので１、それらをインクリメンタ
２で加算することによって出力データは0011（＝３）と
なる。次に入力データが1011（＝−５）であるとし、シ
フト量が１であるとすると、シフタ１からの出力データ
は右に１ビットシフトされるので1101、そのとき、キャ
リービットは入力データの最下位ビットであるので１、
それらをインクリメンタ２で加算することによって出力
データは1110（＝−２）となる。
により右シフトでキャリーアウトされた最下位ビット
（キャリービット）をシフタからの出力データに加える
ことによって処理が行われる。今、入力データを４ビッ
トで考えるとする。例えば第２図において入力データが
0101（＝５）であるとし、シフト量が１であるとする
と、シフタ１からの出力データは右に１ビットシフトさ
れるので0010、そのとき、キャリービットは入力データ
の最下位ビットであるので１、それらをインクリメンタ
２で加算することによって出力データは0011（＝３）と
なる。次に入力データが1011（＝−５）であるとし、シ
フト量が１であるとすると、シフタ１からの出力データ
は右に１ビットシフトされるので1101、そのとき、キャ
リービットは入力データの最下位ビットであるので１、
それらをインクリメンタ２で加算することによって出力
データは1110（＝−２）となる。
第３図に多ビットシフトの例を示す。
図に示すとおり、入力データ0101（５）を右に１〜４
ビットシフトすると、出力データはそれぞれ、0011
（３）,0001（１）,0001（１）,0000（０）となり，入
力データ1011（−５）を右に１〜４ビットシフトする
と、出力データはそれぞれ、1110（−２）,1111（−
１）,1111（−１）,0000（０）となる。
ビットシフトすると、出力データはそれぞれ、0011
（３）,0001（１）,0001（１）,0000（０）となり，入
力データ1011（−５）を右に１〜４ビットシフトする
と、出力データはそれぞれ、1110（−２）,1111（−
１）,1111（−１）,0000（０）となる。
従来の丸め回路は以上のように構成されているので、
入力データが正の場合は四捨五入して丸められ、負の場
合は四捨五入でなく五以下の切捨てとなるため、例え
ば、同一画像データの正転と反転を処理する場合に、両
方のデータの丸め方が異なることがあるなどの問題点が
あった。
入力データが正の場合は四捨五入して丸められ、負の場
合は四捨五入でなく五以下の切捨てとなるため、例え
ば、同一画像データの正転と反転を処理する場合に、両
方のデータの丸め方が異なることがあるなどの問題点が
あった。
この発明は上記のような問題点を解消するためになさ
れたもので、入力データが、正・負どちらの場合でも同
じ様に四捨五入してデータを丸めることができる丸め回
路を提供することを目的とする。
れたもので、入力データが、正・負どちらの場合でも同
じ様に四捨五入してデータを丸めることができる丸め回
路を提供することを目的とする。
この発明に係る丸め回路は、データを所定のシフト量
で左右にシフトさせるシフタと、シフタからのサインビ
ットとキャリーアウトビットとを入力とする２入力AND
回路または２入力NAND回路と、入力データの最下位ビッ
ト側から最初に１のたつビットを数える先行１検出回路
と、先行１検出回路の出力値とシフト量とを比較する比
較回路と、キャリーアウトビットと比較回路の出力のど
ちらかを上記２入力AND回路または２入力NAND回路の出
力に基づいて選択しインクリメンタへ出力する2tolマル
チプレクサと、シフタからの出力データと2tolマルチプ
レクサの出力とを加算し出力するインクリメンタとを備
え、入力データが正の場合にはキャリービットをインク
リメントし、入力データが負である場合に入力データの
サインビットとキャリービットのAND出力により、入力
データのLSB側から最初に１のたつビットとシフト量を
比較した結果または上記キャリービットのいずれかを選
択してインクリメントする構成としたものである。
で左右にシフトさせるシフタと、シフタからのサインビ
ットとキャリーアウトビットとを入力とする２入力AND
回路または２入力NAND回路と、入力データの最下位ビッ
ト側から最初に１のたつビットを数える先行１検出回路
と、先行１検出回路の出力値とシフト量とを比較する比
較回路と、キャリーアウトビットと比較回路の出力のど
ちらかを上記２入力AND回路または２入力NAND回路の出
力に基づいて選択しインクリメンタへ出力する2tolマル
チプレクサと、シフタからの出力データと2tolマルチプ
レクサの出力とを加算し出力するインクリメンタとを備
え、入力データが正の場合にはキャリービットをインク
リメントし、入力データが負である場合に入力データの
サインビットとキャリービットのAND出力により、入力
データのLSB側から最初に１のたつビットとシフト量を
比較した結果または上記キャリービットのいずれかを選
択してインクリメントする構成としたものである。
この発明における丸め回路は、入力データが負の場合
に、キャリービットかまたは入力データのLSB側から最
初に１のたつビットとシフト量を比較して得た結果のど
ちらかを選択してインクリメントするようにしたから、
入力データが負の場合でも正の場合と同様に四捨五入に
よって丸めることができる。
に、キャリービットかまたは入力データのLSB側から最
初に１のたつビットとシフト量を比較して得た結果のど
ちらかを選択してインクリメントするようにしたから、
入力データが負の場合でも正の場合と同様に四捨五入に
よって丸めることができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による丸め回路を示すブ
ロック図である。図において、１はｎビットの入力デー
タをシフト量に応じて左または右にシフト可能なシフタ
回路、２はｎビットのデータに１または０を加えるイン
クリメンタ回路、３はｎビットの入力データのLSB側か
ら最初に１のたつビットをカウントする先行１検出回
路、４は先行１検出回路から得られるカウント値とシフ
ト量を比較して、等しいときのみ０を出力し、それ以外
は１を出力する比較回路、５は２入力AND回路、６は2to
lのマルチプレクサである。
ロック図である。図において、１はｎビットの入力デー
タをシフト量に応じて左または右にシフト可能なシフタ
回路、２はｎビットのデータに１または０を加えるイン
クリメンタ回路、３はｎビットの入力データのLSB側か
ら最初に１のたつビットをカウントする先行１検出回
路、４は先行１検出回路から得られるカウント値とシフ
ト量を比較して、等しいときのみ０を出力し、それ以外
は１を出力する比較回路、５は２入力AND回路、６は2to
lのマルチプレクサである。
次に、本実施例の動作について説明する。
入力データが正または０の場合、従来と同様の動作に
なるようにサインビットできりかえる。すなわち、入力
データが正または０であるときサインビットは０であ
り、この時シフト量は無関係であるので、シフタ１から
の出力データのサインビットも０である。従って、２入
力AND回路５の出力も０となる。マルチプレクサ６は、
制御信号が０のときにはシフタ１から出力されるキャリ
ービットを選択し、制御信号が１のときには比較回路４
の出力を選択する。よって、入力データが正または０の
ときはインクリメンタ２の一方の入力（１ビット）には
シフタ１からのキャリービットが加えられ、従来と同じ
動作となる。一方、入力データが負のときはサインビッ
トは１となり、その時シフタ１からのキャリービットが
０であれば２入力AND回路５の出力は０となるので、同
様に従来と同じ動作になる。入力データが負でキャリー
ビットが１のときは、２入力AND回路５の出力は１とな
るので、マルチプレクサ６は比較回路４の出力を選択す
る。
なるようにサインビットできりかえる。すなわち、入力
データが正または０であるときサインビットは０であ
り、この時シフト量は無関係であるので、シフタ１から
の出力データのサインビットも０である。従って、２入
力AND回路５の出力も０となる。マルチプレクサ６は、
制御信号が０のときにはシフタ１から出力されるキャリ
ービットを選択し、制御信号が１のときには比較回路４
の出力を選択する。よって、入力データが正または０の
ときはインクリメンタ２の一方の入力（１ビット）には
シフタ１からのキャリービットが加えられ、従来と同じ
動作となる。一方、入力データが負のときはサインビッ
トは１となり、その時シフタ１からのキャリービットが
０であれば２入力AND回路５の出力は０となるので、同
様に従来と同じ動作になる。入力データが負でキャリー
ビットが１のときは、２入力AND回路５の出力は１とな
るので、マルチプレクサ６は比較回路４の出力を選択す
る。
先行１検出回路３は入力データのLSB側から最初に１
のたつビットを数える回路である。例えば入力データが
0110であれば２ビットめに１がたっているので２が出力
される。シフト量は入力データを何ビットシフトするか
という値であり、この値と先行１検出回路３の出力値を
比較回路４で比較し、等しければ０を等しくなければ１
を出力する。例えば負の入力データ1011を右に１ビット
シフトする場合、３の出力は１、シフト量は１であるの
で４の出力は０、従ってインクリメンタ２の一方の入力
は０となり、インクリメンタ２の出力は1101となる。こ
れは−５を右に１ビットシフトした値−2.5が四捨五入
して−３に丸められたことを意味する。
のたつビットを数える回路である。例えば入力データが
0110であれば２ビットめに１がたっているので２が出力
される。シフト量は入力データを何ビットシフトするか
という値であり、この値と先行１検出回路３の出力値を
比較回路４で比較し、等しければ０を等しくなければ１
を出力する。例えば負の入力データ1011を右に１ビット
シフトする場合、３の出力は１、シフト量は１であるの
で４の出力は０、従ってインクリメンタ２の一方の入力
は０となり、インクリメンタ２の出力は1101となる。こ
れは−５を右に１ビットシフトした値−2.5が四捨五入
して−３に丸められたことを意味する。
なお、上記実施例では２入力AND回路５を用いたが、
２入力NAND回路でもよく、その際、マルチプレクサ６は
制御信号が逆の構成となる。
２入力NAND回路でもよく、その際、マルチプレクサ６は
制御信号が逆の構成となる。
以上のように、この発明による丸め回路においては、
入力データが負である場合に入力データのサインビット
とシフタからのキャリービットのANDまたはNAND出力に
より、キャリービットかまたは入力データのLSB側から
最初に１のたつビットとシフト量を比較した結果かを選
択してインクリメントする構成としたから、入力データ
が負の場合でも、正の場合と同様に四捨五入することが
でき、例えば同一画像データの正転と反転を処理する
時、どちらも同じようにデータが丸められるという効果
がある。
入力データが負である場合に入力データのサインビット
とシフタからのキャリービットのANDまたはNAND出力に
より、キャリービットかまたは入力データのLSB側から
最初に１のたつビットとシフト量を比較した結果かを選
択してインクリメントする構成としたから、入力データ
が負の場合でも、正の場合と同様に四捨五入することが
でき、例えば同一画像データの正転と反転を処理する
時、どちらも同じようにデータが丸められるという効果
がある。
第１図はこの発明の一実施例による丸め回路を示す構成
図、第２図は従来の丸め回路を示す構成図、第３図は従
来の丸め回路を用いた４ビットのデータの多ビットシフ
トの例を示す図である。 図において、１はシフタ、２はインクリメンタ、３は先
行１検出回路、４は比較回路、５は２入力AND回路、６
は2tolマルチプレクサである。 なお図中同一符号は同一又は相当部分を示す。
図、第２図は従来の丸め回路を示す構成図、第３図は従
来の丸め回路を用いた４ビットのデータの多ビットシフ
トの例を示す図である。 図において、１はシフタ、２はインクリメンタ、３は先
行１検出回路、４は比較回路、５は２入力AND回路、６
は2tolマルチプレクサである。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】ｎビットの入力データをシフト量に応じて
左右にシフト可能なシフタと、 上記シフタからのサインビットを一方の入力とし、上記
シフタからのキャリーアウトビットを他方の入力とする
２入力AND回路または２入力NAND回路と、 上記入力データの最下位ビット側から最初に１のたつビ
ットを数える先行１検出回路と、 上記先行１検出回路の出力値と上記シフタのシフト量と
を比較する比較回路と、 上記シフタからのキャリーアウトビットを第１の入力と
し、上記比較回路の出力を第２の入力とし、上記２入力
AND回路または２入力NAND回路の出力に基づいて前記第
1,第２の入力のいずれかを選択して出力する2tolマルチ
プレクサと、 上記シフタからの出力データを一方の入力とし、上記2t
olマルチプレクサの出力を他方の入力として加算し、ｎ
ビットのデータを出力するインクリメンタとを備えたこ
とを特徴とする丸め回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237578A JP2558939B2 (ja) | 1990-09-07 | 1990-09-07 | 丸め回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2237578A JP2558939B2 (ja) | 1990-09-07 | 1990-09-07 | 丸め回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04117519A JPH04117519A (ja) | 1992-04-17 |
| JP2558939B2 true JP2558939B2 (ja) | 1996-11-27 |
Family
ID=17017395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2237578A Expired - Fee Related JP2558939B2 (ja) | 1990-09-07 | 1990-09-07 | 丸め回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558939B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62274425A (ja) * | 1986-05-23 | 1987-11-28 | Nippon Telegr & Teleph Corp <Ntt> | シフタ付き加算器 |
| JPH01276227A (ja) * | 1988-04-28 | 1989-11-06 | Nec Home Electron Ltd | ディジタル四捨五入回路 |
-
1990
- 1990-09-07 JP JP2237578A patent/JP2558939B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04117519A (ja) | 1992-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |