JP3115138B2 - 演算処理装置 - Google Patents
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- JP3115138B2 JP3115138B2 JP04336485A JP33648592A JP3115138B2 JP 3115138 B2 JP3115138 B2 JP 3115138B2 JP 04336485 A JP04336485 A JP 04336485A JP 33648592 A JP33648592 A JP 33648592A JP 3115138 B2 JP3115138 B2 JP 3115138B2
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサや
ディジタル信号処理プロセッサなどにおける演算処理装
置に関するものである。
ディジタル信号処理プロセッサなどにおける演算処理装
置に関するものである。
【０００２】
【従来の技術】従来のマイクロプロセッサやディジタル
信号処理プロセッサにおいては、入力される２つのデー
タを処理するために、１なし数ステップの演算を行って
演算結果を得ている。以下に従来の演算処理装置につい
て説明する。
信号処理プロセッサにおいては、入力される２つのデー
タを処理するために、１なし数ステップの演算を行って
演算結果を得ている。以下に従来の演算処理装置につい
て説明する。
【０００３】図３に従来の演算処理装置の構成図を示
す。１は算術論理を行なう演算器で、演算制御信号に従
って第一の入力と第二の入力の加算、あるいは減算など
を行うものである。２はシフタで、演算器から出力され
たデータをシフタ制御信号に従ってシフトするものであ
る。３はレジスタで、シフトされたデータを一時蓄えて
おくものである。
す。１は算術論理を行なう演算器で、演算制御信号に従
って第一の入力と第二の入力の加算、あるいは減算など
を行うものである。２はシフタで、演算器から出力され
たデータをシフタ制御信号に従ってシフトするものであ
る。３はレジスタで、シフトされたデータを一時蓄えて
おくものである。
【０００４】以上のように構成された演算処理装置につ
いて、以下その動作について説明する。たとえば２つの
入力が各々Ｘ，Ｙで表わされるとき Ｚ＝１／４Ｘ＋Ｙ …（１） で表わされる出力Ｚを得ることを考える。まず第一の入
力にＸを与え、第二の入力に０を与え、算術論理演算器
１に制御信号として加算処理命令を与え、シフタ２で右
２ビットシフト命令を与えることで１／４Ｘを得ること
ができる。そして、次のステップで第一の入力にＹを、
第二の入力に先程得られた１／４Ｘを与え、算術論理演
算器１に再び加算処理命令を与え、シフタ２に０ビット
シフト命令を与えることで（式１）で表わされるＺを得
ることができる。このように、図３に示される構成では
（式１）のＺを得るのに２ステップの制御を要する。
いて、以下その動作について説明する。たとえば２つの
入力が各々Ｘ，Ｙで表わされるとき Ｚ＝１／４Ｘ＋Ｙ …（１） で表わされる出力Ｚを得ることを考える。まず第一の入
力にＸを与え、第二の入力に０を与え、算術論理演算器
１に制御信号として加算処理命令を与え、シフタ２で右
２ビットシフト命令を与えることで１／４Ｘを得ること
ができる。そして、次のステップで第一の入力にＹを、
第二の入力に先程得られた１／４Ｘを与え、算術論理演
算器１に再び加算処理命令を与え、シフタ２に０ビット
シフト命令を与えることで（式１）で表わされるＺを得
ることができる。このように、図３に示される構成では
（式１）のＺを得るのに２ステップの制御を要する。
【０００５】
【発明が解決しようとする課題】しかし、上記の従来の
構成では誤差の小さい演算処理結果を得るためには入力
されるデータの性質によって、入力されるデータにシフ
ト操作を施してから演算処理を行うのか、演算処理を行
ってからシフト操作を施すのかを判別し、シフト操作を
制御する必要があるという問題点を有していた。
構成では誤差の小さい演算処理結果を得るためには入力
されるデータの性質によって、入力されるデータにシフ
ト操作を施してから演算処理を行うのか、演算処理を行
ってからシフト操作を施すのかを判別し、シフト操作を
制御する必要があるという問題点を有していた。
【０００６】すなわち、シフト操作をどこで行うかとい
う観点から見ると、（式１）は、たとえば次の３つの演
算方法がある。 Ｚ＝１／４（Ｘ＋４Ｙ） …（２） Ｚ＝１／２（１／２Ｘ＋２Ｙ） …（３） Ｚ＝１／４Ｘ＋Ｙ …（４） 図３で示される演算処理装置において、たとえば（式
２）の場合、Ｘと左２ビットシフト操作を施したＹを加
算した後、右２ビットシフト操作を施してＺを得ること
を示している。（式３）の場合、右１ビットシフト操作
を施したＸと、左１ビットシフト操作を施したＹを加算
した後、右１ビットシフト操作を施してＺを得ることを
示している。（式４）の場合は（式１）と同一であり、
シフト操作は前述した通りである。（式２）から（式
４）の演算において、（式２）、（式３）、（式４）の
順でオーバーフローの発生する度合は小さくなるが、丸
め誤差は大きくなっていく。オーバーフローが発生せ
ず、かつ誤差の小さい最適な演算結果を得るためには、
入力データの性質（どれだけのビット数の左シフト操作
を行うとオーバーフローが発生するか。）を考慮して最
適な演算処理が行われるように、シフト操作をどこで行
うかをその都度、プログラムにより決定しなければなら
ないという問題点を有していた。
う観点から見ると、（式１）は、たとえば次の３つの演
算方法がある。 Ｚ＝１／４（Ｘ＋４Ｙ） …（２） Ｚ＝１／２（１／２Ｘ＋２Ｙ） …（３） Ｚ＝１／４Ｘ＋Ｙ …（４） 図３で示される演算処理装置において、たとえば（式
２）の場合、Ｘと左２ビットシフト操作を施したＹを加
算した後、右２ビットシフト操作を施してＺを得ること
を示している。（式３）の場合、右１ビットシフト操作
を施したＸと、左１ビットシフト操作を施したＹを加算
した後、右１ビットシフト操作を施してＺを得ることを
示している。（式４）の場合は（式１）と同一であり、
シフト操作は前述した通りである。（式２）から（式
４）の演算において、（式２）、（式３）、（式４）の
順でオーバーフローの発生する度合は小さくなるが、丸
め誤差は大きくなっていく。オーバーフローが発生せ
ず、かつ誤差の小さい最適な演算結果を得るためには、
入力データの性質（どれだけのビット数の左シフト操作
を行うとオーバーフローが発生するか。）を考慮して最
適な演算処理が行われるように、シフト操作をどこで行
うかをその都度、プログラムにより決定しなければなら
ないという問題点を有していた。
【０００７】本発明は上記従来の問題点を解決するもの
で、入力データの性質に応じてシフト操作が自動的に行
われ、オーバーフローの起こらない、かつ、より誤差の
小さい、最適な演算処理結果を得るための演算処理装置
を提供することを目的とする。
で、入力データの性質に応じてシフト操作が自動的に行
われ、オーバーフローの起こらない、かつ、より誤差の
小さい、最適な演算処理結果を得るための演算処理装置
を提供することを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明の演算処理装置は、第一の入力データの性質
からシフト可能な最大のビット数を決定する第一の最大
可能シフト数決定部と、第二の入力データの性質からシ
フト可能な最大のビット数を決定する第二の最大可能シ
フト数決定部と、前記第一の入力データの係数をあらか
じめ設定してある第一の係数レジスタと、前記第二の入
力データに対する係数をあらかじめ設定してある第二の
係数レジスタと、前記第一および第二の最大可能シフト
数決定部の出力と前記第一および第二の係数レジスタの
値から操作シフト数を決定するシフト操作数決定部と、
前記シフト操作数決定部と第一の入力に接続される第一
のシフタと、前記シフト操作数決定部と第二の入力に接
続される第二のシフタと、前記第一のシフタと前記第二
のシフタに接続されている演算器と、前記演算器と前記
シフト操作数決定部に接続される第三のシフタとで構成
され、前記第一および第二の最大可能シフト数決定部
は、入力データの上位ビットから見て最初にビットが"
１"である位置を検出する最上位ビット検出器と、入力
データの符合ビットのうち最下位のビットを検出する最
下位符合ビット検出器と、前記最上位ビット検出器と前
記最下位符合ビット検出器の入力を選択して出力するセ
レクタと、前記セレクタに接続され前記入力データの最
大可能シフト数を算出する最大可能シフト数算出器とで
構成されたものである。
に、本発明の演算処理装置は、第一の入力データの性質
からシフト可能な最大のビット数を決定する第一の最大
可能シフト数決定部と、第二の入力データの性質からシ
フト可能な最大のビット数を決定する第二の最大可能シ
フト数決定部と、前記第一の入力データの係数をあらか
じめ設定してある第一の係数レジスタと、前記第二の入
力データに対する係数をあらかじめ設定してある第二の
係数レジスタと、前記第一および第二の最大可能シフト
数決定部の出力と前記第一および第二の係数レジスタの
値から操作シフト数を決定するシフト操作数決定部と、
前記シフト操作数決定部と第一の入力に接続される第一
のシフタと、前記シフト操作数決定部と第二の入力に接
続される第二のシフタと、前記第一のシフタと前記第二
のシフタに接続されている演算器と、前記演算器と前記
シフト操作数決定部に接続される第三のシフタとで構成
され、前記第一および第二の最大可能シフト数決定部
は、入力データの上位ビットから見て最初にビットが"
１"である位置を検出する最上位ビット検出器と、入力
データの符合ビットのうち最下位のビットを検出する最
下位符合ビット検出器と、前記最上位ビット検出器と前
記最下位符合ビット検出器の入力を選択して出力するセ
レクタと、前記セレクタに接続され前記入力データの最
大可能シフト数を算出する最大可能シフト数算出器とで
構成されたものである。
【０００９】
【作用】本発明はこの構成によって、シフタにおけるシ
フト操作を入力データの性質に応じて自動的に制御する
ため、オーバーフローの発生しない、かつ誤差の小さい
演算処理を行うように作用する。
フト操作を入力データの性質に応じて自動的に制御する
ため、オーバーフローの発生しない、かつ誤差の小さい
演算処理を行うように作用する。
【００１０】
【実施例】以下図面を参照しながら、本発明の演算処理
装置の一実施例について詳細に述べる。図１は本発明の
一実施例の演算処理装置のブロック図を示すものであ
る。図１において、１１は第一の最大可能シフト数決定
部で、第一の入力に接続され、第一の入力データに対し
てオーバーフローを起こさずに左に何ビットシフトでき
るかを決定する。１２は第二の最大可能シフト数決定部
で、第二の入力に接続され、第二の入力データに対して
オーバーフローを起こさずに左に何ビットシフトできる
かを決定する。
装置の一実施例について詳細に述べる。図１は本発明の
一実施例の演算処理装置のブロック図を示すものであ
る。図１において、１１は第一の最大可能シフト数決定
部で、第一の入力に接続され、第一の入力データに対し
てオーバーフローを起こさずに左に何ビットシフトでき
るかを決定する。１２は第二の最大可能シフト数決定部
で、第二の入力に接続され、第二の入力データに対して
オーバーフローを起こさずに左に何ビットシフトできる
かを決定する。
【００１１】１３は第一の入力に対する係数が設定され
ている第一の係数レシスタで、たとえば、第一の入力に
対する係数が１／４の場合”−２”、第一の入力に対す
る係数が４の場合”２”というように左方向へのシフト
数が、あらかじめ設定されている。１４は第二の入力に
対する係数が設定されている第二の係数レジスタで、設
定は第一の係数レジスタと全く同様のものである。
ている第一の係数レシスタで、たとえば、第一の入力に
対する係数が１／４の場合”−２”、第一の入力に対す
る係数が４の場合”２”というように左方向へのシフト
数が、あらかじめ設定されている。１４は第二の入力に
対する係数が設定されている第二の係数レジスタで、設
定は第一の係数レジスタと全く同様のものである。
【００１２】１５はシフト操作数決定部で、第一の最大
可能シフト数決定部１１、第二の最大可能シフト数決定
部１２、第一の係数レジスタ１３、第二の係数レジスタ
１４に接続され、シフト操作数を決定する。１６は第一
のシフタで、シフト操作数決定部１５と第一の入力に接
続され、第一の入力データに対してシフト動作を施す。
１７は第二のシフタで、シフト操作数決定部１５と第二
の入力に接続され、第二の入力データに対してシフト動
作を施す。１８は演算器で、第一のシフタ１６および第
二のシフタ１７に接続され、算術論理演算を行う。１９
は第三のシフタで、演算器１８とシフト操作数決定部１
５に接続され、演算器１８から出力されるデータに対し
てシフト操作を施す。
可能シフト数決定部１１、第二の最大可能シフト数決定
部１２、第一の係数レジスタ１３、第二の係数レジスタ
１４に接続され、シフト操作数を決定する。１６は第一
のシフタで、シフト操作数決定部１５と第一の入力に接
続され、第一の入力データに対してシフト動作を施す。
１７は第二のシフタで、シフト操作数決定部１５と第二
の入力に接続され、第二の入力データに対してシフト動
作を施す。１８は演算器で、第一のシフタ１６および第
二のシフタ１７に接続され、算術論理演算を行う。１９
は第三のシフタで、演算器１８とシフト操作数決定部１
５に接続され、演算器１８から出力されるデータに対し
てシフト操作を施す。
【００１３】２０は制御信号線で、第一の最大可能シフ
ト数決定部および第二の最大可能シフト数決定部と第三
のシフタ１９に接続され、第一および第二の入力が２の
補数データの場合とバイナリデータの場合とで第一およ
び第二の最大可能シフト数決定部１１および１２と第三
のシフタ１９における処理の切替え制御を行なう。
ト数決定部および第二の最大可能シフト数決定部と第三
のシフタ１９に接続され、第一および第二の入力が２の
補数データの場合とバイナリデータの場合とで第一およ
び第二の最大可能シフト数決定部１１および１２と第三
のシフタ１９における処理の切替え制御を行なう。
【００１４】ここで第一および第二の最大可能シフト数
決定部１１および１２の構成を図２を用いて詳説する。
図２において、１０１は最上位ビット検出器で、入力が
バイナリデータの場合に”１”である最上位のビットを
検出する。１０２は最下位符号ビット検出器で、入力が
２の補数データの場合に最下位の符号ビットを検出す
る。１０３はセレクタで、最上位ビット検出器１０１お
よび最下位符号ビット検出器１０２に接続され、制御信
号２０に従って出力を切替える。１０４は最大可能シフ
ト数算出器で、セレクタ１０３に接続されセレクタ１０
３の選択出力から左シフト可能な最大のビット数を算出
する。
決定部１１および１２の構成を図２を用いて詳説する。
図２において、１０１は最上位ビット検出器で、入力が
バイナリデータの場合に”１”である最上位のビットを
検出する。１０２は最下位符号ビット検出器で、入力が
２の補数データの場合に最下位の符号ビットを検出す
る。１０３はセレクタで、最上位ビット検出器１０１お
よび最下位符号ビット検出器１０２に接続され、制御信
号２０に従って出力を切替える。１０４は最大可能シフ
ト数算出器で、セレクタ１０３に接続されセレクタ１０
３の選択出力から左シフト可能な最大のビット数を算出
する。
【００１５】以上のように構成された本実施例の演算処
理装置について以下その動作を説明する。便宜上第一の
入力データをＸ、第二の入力データをＹ、シフタ１９か
ら出力されるデータをＺとする。ここでは演算式として Ｚ＝１／４Ｘ＋Ｙ …（５） で表わされる演算処理を例にとって説明する。
理装置について以下その動作を説明する。便宜上第一の
入力データをＸ、第二の入力データをＹ、シフタ１９か
ら出力されるデータをＺとする。ここでは演算式として Ｚ＝１／４Ｘ＋Ｙ …（５） で表わされる演算処理を例にとって説明する。
【００１６】演算に先立ち、前もって演算器１８の機能
を制御信号により、ＡＤＤ（加算）またはＳＵＢ（減
算）にしておく。また、第一、第二の係数レジスタ１
３、１４にそれぞれＸ，Ｙの左方向のビットシフト数を
あらかじめ設定する必要がある。ここで係数レジスタ１
３に設定する値をａとし、係数レジスタ１４に設定する
値をｂとすると、（式５）で表わされる演算処理の場
合、ａ＝−２，ｂ＝０となる。シフト操作数決定部１５
で ｄ＝ａ−ｂ …（６） の演算を行い、２個の入力データに対する左方向のビッ
トシフト数の差をとる。この例の場合、ｄ＝−２であ
る。
を制御信号により、ＡＤＤ（加算）またはＳＵＢ（減
算）にしておく。また、第一、第二の係数レジスタ１
３、１４にそれぞれＸ，Ｙの左方向のビットシフト数を
あらかじめ設定する必要がある。ここで係数レジスタ１
３に設定する値をａとし、係数レジスタ１４に設定する
値をｂとすると、（式５）で表わされる演算処理の場
合、ａ＝−２，ｂ＝０となる。シフト操作数決定部１５
で ｄ＝ａ−ｂ …（６） の演算を行い、２個の入力データに対する左方向のビッ
トシフト数の差をとる。この例の場合、ｄ＝−２であ
る。
【００１７】今、入力データ幅をｎとし、例としてｎ＝
８（ビット）の２の補数データＸ＝１１１１００００、
Ｙ＝０００００１１０が入力されるとする。データの入
力に際して制御信号線２０に、第一の最大可能シフト数
決定部１１および第二の最大可能シフト数決定部１２そ
して第三のシフタ１９において２の補数データに対応し
た処理が行なわれるように制御信号を与える。
８（ビット）の２の補数データＸ＝１１１１００００、
Ｙ＝０００００１１０が入力されるとする。データの入
力に際して制御信号線２０に、第一の最大可能シフト数
決定部１１および第二の最大可能シフト数決定部１２そ
して第三のシフタ１９において２の補数データに対応し
た処理が行なわれるように制御信号を与える。
【００１８】まず第一の最大可能シフト数決定部１１の
動作について述べる。入力が２の補数データなので、最
下位符号ビット検出器１０２での処理結果が必要であ
る。したがってセレクタ１０３は、制御信号２０により
最下位符号ビット検出器１０２の出力を選択出力するよ
うに設定される。最下位符号ビット検出器１０２では、
入力データの最上位ビット（以降ＭＳＢと記す）が１の
場合（負のデータの場合）、ＭＳＢから下位ビットに向
けて順に見ていって最初にビットが１から０に変化する
のがＬＳＢ（０ビット目とする）から数えて何ビット目
であるかを検出し、一方、入力データのＭＳＢが０の場
合（正または０の場合）、ＭＳＢから下位ビットに向け
て順に見ていって最初にビットが０から１に変化するの
がＬＳＢから数えて何ビット目であるかを検出する。こ
こで検出値をｐ（ビット目）とする。Ｘ＝１１１１００
００の場合にＭＳＢから見ていくと、７ビット目から４
ビット目までがすべて１で３ビット目になって初めて０
が現れる。このとき、４ビット目が最下位の符号ビット
と考えることができるので最下位符号ビット検出器１０
２の検出値はｐ＝４となる。最大可能シフト数算出器１
０４では、 ｋ＝ｎ−ｐ−２ …（７） で表される演算を行い、左方向に最大何ビットシフト可
能かを算出する。Ｘ＝１１１１００００の場合、算出値
はｋ＝２（ビット）となる。次に第二の最大可能シフト
数決定部１２の動作は第一の最大可能シフト数決定部１
１と全く同様である。最下位符号ビット検出器１０２に
おける検出値はｐ＝３で、最大可能シフト数算出器１０
４での算出値はｋ＝３（ビット）となる。以上より、第
一の最大可能シフト数決定部１１の出力をＡＭＡＸ、第
二の最大可能シフト数決定部の出力をＢＭＡＸとする
と、ＡＭＡＸ＝２、ＢＭＡＸ＝３となる。
動作について述べる。入力が２の補数データなので、最
下位符号ビット検出器１０２での処理結果が必要であ
る。したがってセレクタ１０３は、制御信号２０により
最下位符号ビット検出器１０２の出力を選択出力するよ
うに設定される。最下位符号ビット検出器１０２では、
入力データの最上位ビット（以降ＭＳＢと記す）が１の
場合（負のデータの場合）、ＭＳＢから下位ビットに向
けて順に見ていって最初にビットが１から０に変化する
のがＬＳＢ（０ビット目とする）から数えて何ビット目
であるかを検出し、一方、入力データのＭＳＢが０の場
合（正または０の場合）、ＭＳＢから下位ビットに向け
て順に見ていって最初にビットが０から１に変化するの
がＬＳＢから数えて何ビット目であるかを検出する。こ
こで検出値をｐ（ビット目）とする。Ｘ＝１１１１００
００の場合にＭＳＢから見ていくと、７ビット目から４
ビット目までがすべて１で３ビット目になって初めて０
が現れる。このとき、４ビット目が最下位の符号ビット
と考えることができるので最下位符号ビット検出器１０
２の検出値はｐ＝４となる。最大可能シフト数算出器１
０４では、 ｋ＝ｎ−ｐ−２ …（７） で表される演算を行い、左方向に最大何ビットシフト可
能かを算出する。Ｘ＝１１１１００００の場合、算出値
はｋ＝２（ビット）となる。次に第二の最大可能シフト
数決定部１２の動作は第一の最大可能シフト数決定部１
１と全く同様である。最下位符号ビット検出器１０２に
おける検出値はｐ＝３で、最大可能シフト数算出器１０
４での算出値はｋ＝３（ビット）となる。以上より、第
一の最大可能シフト数決定部１１の出力をＡＭＡＸ、第
二の最大可能シフト数決定部の出力をＢＭＡＸとする
と、ＡＭＡＸ＝２、ＢＭＡＸ＝３となる。
【００１９】次にシフト操作数決定部１５の動作を説明
する。前述した通り、演算に先だって第一の入力に対す
る左方向のビットシフト数と第二の入力に対する左方向
のビットシフト数の差を算出し、ｄ＝−２となってい
る。そしてｄ、第一の最大可能シフト数決定部１１出力
値ＡＭＡＸ、第二の最大可能シフト数決定部１２出力値
ＢＭＡＸよりシフタ１６、１７、１９に向けて出力する
シフト操作数を算出するが、その算出方法を以下に説明
する。シフト操作数決定部１５からシフタ１６、１７、
１９に向けて出力するシフト操作数をそれぞれＡ、Ｂ、
Ｃとする。ＡとＢはＡ−Ｂ＝ｄの関係を保ち、かつＡ≦
ＡＭＡＸかつＢ≦ＢＭＡＸを満たしながら、可能な限り
大きな値を選ぶ。この例の場合、Ａ＝１、Ｂ＝３とな
る。明らかにＣはＡ、Ｂが決まると一意的にきまる。つ
まり、 Ｃ＝ａ−Ａ＝ｂ−Ｂ …（８） にて決まる。 この例の場合Ｃ＝−３となり結局、 Ｚ＝１／８（２Ｘ＋８Ｙ） …（９） の演算処理を行うことになる。
する。前述した通り、演算に先だって第一の入力に対す
る左方向のビットシフト数と第二の入力に対する左方向
のビットシフト数の差を算出し、ｄ＝−２となってい
る。そしてｄ、第一の最大可能シフト数決定部１１出力
値ＡＭＡＸ、第二の最大可能シフト数決定部１２出力値
ＢＭＡＸよりシフタ１６、１７、１９に向けて出力する
シフト操作数を算出するが、その算出方法を以下に説明
する。シフト操作数決定部１５からシフタ１６、１７、
１９に向けて出力するシフト操作数をそれぞれＡ、Ｂ、
Ｃとする。ＡとＢはＡ−Ｂ＝ｄの関係を保ち、かつＡ≦
ＡＭＡＸかつＢ≦ＢＭＡＸを満たしながら、可能な限り
大きな値を選ぶ。この例の場合、Ａ＝１、Ｂ＝３とな
る。明らかにＣはＡ、Ｂが決まると一意的にきまる。つ
まり、 Ｃ＝ａ−Ａ＝ｂ−Ｂ …（８） にて決まる。 この例の場合Ｃ＝−３となり結局、 Ｚ＝１／８（２Ｘ＋８Ｙ） …（９） の演算処理を行うことになる。
【００２０】シフタ１６、１７、１９では、シフト操作
数決定部１５で算出されたそれぞれのシフト操作数Ａ、
Ｂ、Ｃに基づいて、データに対してシフト操作を行う。
ただし、シフタ１９で行なう右方向へのシフトは制御信
号２０により、第一および第二の入力が２の補数データ
の場合には算術シフトを行い、第一および第二の入力が
バイナリデータの場合には論理シフトを行う。この例の
場合は第一および第二の入力は２の補数データなので、
シフタ１９では演算器１８の出力に対して右方向に３ビ
ット算術シフトを施すことになる。
数決定部１５で算出されたそれぞれのシフト操作数Ａ、
Ｂ、Ｃに基づいて、データに対してシフト操作を行う。
ただし、シフタ１９で行なう右方向へのシフトは制御信
号２０により、第一および第二の入力が２の補数データ
の場合には算術シフトを行い、第一および第二の入力が
バイナリデータの場合には論理シフトを行う。この例の
場合は第一および第二の入力は２の補数データなので、
シフタ１９では演算器１８の出力に対して右方向に３ビ
ット算術シフトを施すことになる。
【００２１】次の例として８ビットのバイナリデータＸ
＝００１００１０１、Ｙ＝０００１１１１１が入力され
るとする。制御信号線２０には、第一の最大可能シフト
数決定部１１および第二の最大可能シフト数決定部１２
そして第三のシフタ１９において、バイナリデータに対
応した処理が行われるように制御信号を与える。入力が
バイナリデータなので、第一の最大可能シフト数決定部
１１のセレクタ１０３は最上位ビット検出器１０１の出
力を選択出力する。最上位ビット検出器１０１では、入
力データをＭＳＢ（最上位ビット）から順に見ていって
最初に１が現れるビットを検出する。検出されたビット
をＬＳＢ（０ビット目）から数えてｒビット目とする。
Ｘ＝００１００１０１の場合ｒ＝５となる。そして最大
可能シフト数算出器１０４では、 ｋ＝ｎ−ｒ−２ …（１０） で表される演算を行い、左方向に最大何ビットシフト可
能かを算出する。Ｘ＝００１００１０１の場合、算出値
はｋ＝１（ビット）となる。次に第二の最大可能シフト
数決定部１２の動作は第一の最大可能シフト数決定部１
１と全く同様である。Ｙ＝０００１１１１１の場合の最
上位ビット検出器１０１における検出値はｒ＝４であ
る。そして最大可能シフト数算出器１０４での算出値は
ｋ＝２（ビット）となる。この場合、ＡＭＡＸ＝１、Ｂ
ＭＡＸ＝２となる。
＝００１００１０１、Ｙ＝０００１１１１１が入力され
るとする。制御信号線２０には、第一の最大可能シフト
数決定部１１および第二の最大可能シフト数決定部１２
そして第三のシフタ１９において、バイナリデータに対
応した処理が行われるように制御信号を与える。入力が
バイナリデータなので、第一の最大可能シフト数決定部
１１のセレクタ１０３は最上位ビット検出器１０１の出
力を選択出力する。最上位ビット検出器１０１では、入
力データをＭＳＢ（最上位ビット）から順に見ていって
最初に１が現れるビットを検出する。検出されたビット
をＬＳＢ（０ビット目）から数えてｒビット目とする。
Ｘ＝００１００１０１の場合ｒ＝５となる。そして最大
可能シフト数算出器１０４では、 ｋ＝ｎ−ｒ−２ …（１０） で表される演算を行い、左方向に最大何ビットシフト可
能かを算出する。Ｘ＝００１００１０１の場合、算出値
はｋ＝１（ビット）となる。次に第二の最大可能シフト
数決定部１２の動作は第一の最大可能シフト数決定部１
１と全く同様である。Ｙ＝０００１１１１１の場合の最
上位ビット検出器１０１における検出値はｒ＝４であ
る。そして最大可能シフト数算出器１０４での算出値は
ｋ＝２（ビット）となる。この場合、ＡＭＡＸ＝１、Ｂ
ＭＡＸ＝２となる。
【００２２】シフト操作数決定部１５では、前の例と全
く同様に考えてＡＭＡＸ、ＢＭＡＸ、ｄの値より、シフ
タ１６、１７、１９に対するシフト操作数をそれぞれＡ
＝０、Ｂ＝２、Ｃ＝−２と算出する。従って結局、 Ｚ＝１／４（Ｘ＋４Ｙ） …（１１） の演算処理を行うことになる。この例では第一および第
二の入力がバイナリデータであるから、制御信号２０に
従ってシフタ１９では演算器１８の出力データに対して
論理右シフトが施される。
く同様に考えてＡＭＡＸ、ＢＭＡＸ、ｄの値より、シフ
タ１６、１７、１９に対するシフト操作数をそれぞれＡ
＝０、Ｂ＝２、Ｃ＝−２と算出する。従って結局、 Ｚ＝１／４（Ｘ＋４Ｙ） …（１１） の演算処理を行うことになる。この例では第一および第
二の入力がバイナリデータであるから、制御信号２０に
従ってシフタ１９では演算器１８の出力データに対して
論理右シフトが施される。
【００２３】以上のように本実施例によれば、入力デー
タのシフト可能なビット数を決定する最大可能シフト数
決定部１１、１２と、入力データに対する係数をビット
シフト数として設定している係数レジスタ１３、１４
と、係数レジスタ１３、１４の設定値と最大可能シフト
数決定部１１、１２の出力からシフト操作数を決定する
シフト操作数決定部１５と、演算器１８の入力部にシフ
タ１６、１７と出力部にシフタ１９を設けることで、入
力データの性質に応じて自動的に、オーバーフローが発
生しない、かつ誤差の小さい演算処理結果を得ることが
できる。
タのシフト可能なビット数を決定する最大可能シフト数
決定部１１、１２と、入力データに対する係数をビット
シフト数として設定している係数レジスタ１３、１４
と、係数レジスタ１３、１４の設定値と最大可能シフト
数決定部１１、１２の出力からシフト操作数を決定する
シフト操作数決定部１５と、演算器１８の入力部にシフ
タ１６、１７と出力部にシフタ１９を設けることで、入
力データの性質に応じて自動的に、オーバーフローが発
生しない、かつ誤差の小さい演算処理結果を得ることが
できる。
【００２４】なお、本実施例ではデータおよび処理系の
ビット幅は８ビットを仮定して説明したが、これらが任
意のビット幅であっても同様のことが実現できるのは言
うまでもない。
ビット幅は８ビットを仮定して説明したが、これらが任
意のビット幅であっても同様のことが実現できるのは言
うまでもない。
【００２５】
【発明の効果】以上、説明したように、本発明の演算処
理装置によれば、入力データの性質に応じてＡＬＵの入
出力部のシフタにおけるシフト操作を自動的に制御する
ことによって、オーバーフローの発生しない、かつ、丸
め誤差の小さい演算処理結果を得ることが可能である。
理装置によれば、入力データの性質に応じてＡＬＵの入
出力部のシフタにおけるシフト操作を自動的に制御する
ことによって、オーバーフローの発生しない、かつ、丸
め誤差の小さい演算処理結果を得ることが可能である。
【図１】本発明の一実施例の演算処理装置のブロック図
【図２】本発明の一実施例の演算処理装置における最大
可能シフト数決定部の構成を示すブロック図
可能シフト数決定部の構成を示すブロック図
【図３】従来例の演算処理装置のブロック図
１１，１２ 最大可能シフト数決定部 １３，１４ 係数レジスタ １５ シフト操作数決定部 １６，１７，１９ シフタ １８ 演算器 １０１ 最上位ビット検出器 １０２ 最下位符号ビット検出器 １０３ セレクタ １０４ 最大可能シフト数算出器
フロントページの続き (72)発明者 西尾 歳朗 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平６−131157（ＪＰ，Ａ) 特開 昭63−228330（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/38 - 7/54 G06F 7/00 G06F 17/10
Claims (1)
- 【請求項１】 第一の入力の最大可能シフト数を決定す
る第一の最大可能シフト数決定部と、第二の入力の最大
可能シフト数を決定する第二の最大可能シフト数決定部
と、前記第一の入力に対する係数があらかじめ設定され
ている第一の係数レジスタと、前記第二の入力に対する
係数があらかじめ設定されている第二の係数レジスタ
と、前記第一の最大可能シフト数決定部と前記第二の最
大可能シフト数決定部と前記第一の係数レジスタと前記
第二の係数レジスタに接続され、シフト操作数を決定す
るシフト操作数決定部と、前記第一の入力と前記シフト
操作数決定部に接続され、前記第一の入力に対してシフ
ト操作を施す第一のシフタと、前記第二の入力と前記シ
フト操作数決定部に接続され、前記第二の入力に対して
シフト操作を施す第二のシフタと、前記第一のシフタと
前記第二のシフタに接続され、算術論理演算を行なう演
算器と、前記演算器と前記シフト操作数決定部に接続さ
れ、前記演算器の出力にシフト操作を施す第三のシフタ
とで構成され、 前記第一および第二の最大可能シフト数決定部は、入力
データの上位ビットから見て最初にビットが"１"である
位置を検出する最上位ビット検出器と、入力データの符
合ビットのうち最下位のビットを検出する最下位符合ビ
ット検出器と、前記最上位ビット検出器と前記最下位符
合ビット検出器の入力を選択して出力するセレクタと、
前記セレクタに接続され前記入力データの最大可能シフ
ト数を算出する最大可能シフト数算出器 とで構成された
演算処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04336485A JP3115138B2 (ja) | 1992-12-17 | 1992-12-17 | 演算処理装置 |
| EP93116713A EP0593073A1 (en) | 1992-10-16 | 1993-10-15 | A processor incorporating shifters |
| US08/444,739 US5528525A (en) | 1992-10-16 | 1995-05-19 | Processor for determining shift counts based on input data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04336485A JP3115138B2 (ja) | 1992-12-17 | 1992-12-17 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187127A JPH06187127A (ja) | 1994-07-08 |
| JP3115138B2 true JP3115138B2 (ja) | 2000-12-04 |
Family
ID=18299623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04336485A Expired - Fee Related JP3115138B2 (ja) | 1992-10-16 | 1992-12-17 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3115138B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113131948B (zh) * | 2020-01-10 | 2024-07-16 | 瑞昱半导体股份有限公司 | 具有多模式的数据移位运算装置及方法 |
-
1992
- 1992-12-17 JP JP04336485A patent/JP3115138B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06187127A (ja) | 1994-07-08 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |