JP2525082B2

JP2525082B2 - シリアルデ―タ受信回路

Info

Publication number: JP2525082B2
Application number: JP2504683A
Authority: JP
Inventors: 久起石田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-03-15
Filing date: 1990-03-14
Publication date: 1996-08-14
Anticipated expiration: 2011-08-14

Description

【発明の詳細な説明】技術分野本発明は、ディジタル・シグナル・プロセッサ（以
下、DSPという）やマイクロコンピュータ（以下、マイ
コンという）等のディータ処理装置におけるシリアルデ
ータ受信回路に関するものである。

背景技術従来、このような分野の技術としては、「88沖半導体
集積回路データブック」（昭和62−11）沖電気工業
（株）「標準ロジックIC」p.859に記載されるものがあ
った。以下、その構成を図を用いて説明する。

第２図は、従来のDSPやマイコン等のデータ処理装置
の構成例を示すブロック図である。

このデータ処理装置は、外部との信号の授受を行うシ
リアルインタフェース回路１と、内部信号処理回路４と
を備え、そのシリアルインタフェース回路１が、シリア
ルデータ受信回路２及びシリアルデータ送信回路３で構
成されている。このデータ処理装置では、シリアルデー
タDiがシリアルデータ受信回路２に入力されると、その
シリアルデータDiがシリアルデータ受信回路２でパラレ
ルデータDaに変換され、内部信号処理回路４へ入力され
る。内部信号処理回路４は、パラレルデータDaにより所
定のデータ処理を行った後、その処理結果をパラレルデ
ータDbの形でシリアルデータ送信回路３へ送る。する
と、シリアルデータ送信回路３では、パラレルデータDb
をシリアルデータDoに変換し、それを出力する。

第３図は、第２図中のシリアル受信回路２の構成例を
示すブロック図である。

このシリアル受信回路２は、例えば８ビットパラレル
出力用のシフトレジスタで構成され、２入力ANDゲート1
0、及びリセット付きＤ型フリップフロップ（以下、Ｄ
−FFという）11〜18を備えている。各Ｄ−FF11〜18は、
クリア信号CLR入力用のリセット端子Ｒ、シリアルデー
タDi等を入力する入力端子Ｄ、クロック信号CLKを入力
するクロック端子CK、及び出力端子Ｑを有し、それらが
縦続接続され、各出力端子Ｑがパラレルデータ用の出力
端子PO0〜PO7にそれぞれ接続されている。クロック信号
CLKとクロックインヒビット信号（クロック抑制信号）C
IKINHとは、ANDゲート10の入力例に接続され、そのAND
ゲート10の出力例が各Ｄ−FF11〜18のクロック端子CKに
接続されている。

第４図は、第３図に示したシリアルデータ受信回路２
の５ビットデータ入力時のタイミングチャートである。

このシリアルデータ受信回路２では、入力されるシリ
アルデータDi（＝D0,D1,…,D4）をクロック信号CLKの制
御で順次Ｄ−FF11〜18に転送し、各Ｄ−FF11〜18の出力
端子PO1〜PO7からパラレルデータDa（＝D0,D1,…,D4）
を出力する。

即ち、クリア信号CLRを論理“1"にし、Ｄ−FF11〜18
をリセットすると、出力端子PO0〜PO7はいづれも“0"と
なる。クリア信号CLRを“0"に解除後、クロックインヒ
ビット信号 “1"にすると、ANDゲート10を通して以後クロック信号C
LKの立上りエッジで、順次入力シリアルデータD4〜D0が
Ｄ−FF11〜18へ転送される。５ビット目のシリアルデー
タD4の入力が終了した後、クロックインヒビット信号CL
KINHを“0"とすることにより、５ビットデータD0〜D4の
入力が完了する。この時、出力端子PO7〜PO0から、“00
0D4 D3 D2 D1 D0"のパラレルデータDaが出力される。

しかしながら、上記構成のシリアルデータ受信回路で
は、次のような課題があった。

（ａ）従来のシリアルデータ受信回路２が、第２図に示
すように、DSPやマイコン等のデータ処理装置内に設け
られる場合、そのシリアルデータ受信回路２から出力さ
れるパラレルデータDaは、内部信号処理回路４で処理さ
れる。ここで、DSP等では、データフォーマットに２の
補数表現を採用しているものが多い。

ところが、従来のシリアルデータ受信回路２では、２
の補数表現のシリアル入力、パラレル出力の場合、入力
ビット数がパラレル出力ビット数よりも少ない時は、符
号拡張をする必要がある。

例えば、第４図の動作例では、出力端子PO7〜PO0の出
力“000D4 D3 D2 D1 D0"を“D4 D4 D4 D4 D3 D2 D1 D0"
とする必要がある。即ち、５ビット入力データD4〜D0の
最上位ビット（以下、MSBという）のD4を上位ビット（P
O7〜PO5）に埋める操作（符号拡張）を内部信号処理回
路４内のシフト機能等を使って行なう必要がある。ここ
で、入力ビット数が異なる場合、内部信号処理回路４内
で入力ビット数を判定し、プログラム等の制御により、
シフト量等を変える必要があり、また符号拡張がシリア
ル受信と別処理となるため、時間的な損失（ロス）が発
生するという問題があった。

（ｂ）アナログ／ディジタルコンバータ（以下、A/Dコ
ンバータという）出力として使われるオフセットバイナ
リシリアル出力、及び２の補数表現のパラレル出力の場
合、パラレルデータルを“4 4 4 4 D3 D2 D1 D
0"（但し、４はD4の反転を表わす）とする点以外は、
前記（ａ）と同様の問題がある。なお、ストレートバイ
ナリシリアル入力、２の補数表現のパラレル出力の場
合、パラレルデータは“000D4 D3 D2 D1 D0"のままでよ
い。

２の補数、オフセットバイナリ、ストレートバイナリ
のデータフォーマットに関しては、例えば日本バーブラ
ウン（株）「プロダクトデータブック1987」（昭和62−
10−１）P.5−10,11等の文献に記載されているので、そ
の内容説明を省略する。

本発明は前記従来技術が持っていた課題として、入力
ビット数が可変な２の補数表現のシリアル入力に対し、
あるいはオフセットバイナリ、ストレートバイナリ、２
の補数表現のいずれのシリアル入力に対しても、時間的
ロス無しに、符号拡張された２の補数表現のパラレル出
力、あるいは２の補数表現にデータ変換されたパラレル
出力を得ることが困難である点について解決したシリア
ルデータ受信回路を提供するものである。

発明の開示第１図（ａ），（ｂ）は、第1,第２の発明のシリアル
データ受信回路の構成図であり、以下図面を参照して説
明する。

このシリアルデータ受信回路は、例えば第２図のデー
タ処理回路内に設けられるもので、そのうち第１の発明
のシリアルデータ受信回路は、第１図（ａ）に示すよう
に、２の補数表現のシリアルデータDiの最上位ビット
（Most Significant Bit:以下MSBという）を検出してそ
れに応じた制御信号S20を出力するMSB入力検出回路20を
備え、その制御信号S20にデータ変換回路30Aが接続され
ている。データ変換回路30Aは、制御信号S20のアクティ
ブ時にシリアルデータDiの先頭ビットを符号拡張してそ
れをｎビットのパラレルデータの形で出力端子PO0〜PO
（ｎ−１）から出力し、制御信号S20の非アクティブ時
にシリアルデータDiを下位ビットから上位ビットまでシ
フトしてｎビットのパラレルデータの形で出力端子PO0
〜PO（ｎ−１）から出力する機能を有している。

このように、第１の発明によれば、MSB入力検出回路
とデータ変換回路を設けたので、入力ビット数が可変
な、２の補数表現のシリアルデータ入力に対し、時間的
ロス無しに、符号拡張された２の補数表現のパラレルデ
ータ出力が簡易、的確に得られる。その上、同一回路で
異なるビット数を持つ複数のシリアルデータ送信回路と
インタフェースできる。

第２の発明のシリアルデータ受信回路は、第１図
（ｂ）に示すように、シリアルデータDiのMSBを検出し
てそれに応じた制御信号S20を出力するMSB入力検出回路
20と、フォーマット指定制御信号CSに従ってシリアルデ
ータDiを符号拡張データDcに変換する符号拡張データ処
理回路40とを備え、それらの出力側にデータ変換回路30
Bが接続されている。データ変換回路30Bは、制御信号S2
0のアクティブ時に符号拡張データDcをｎビットのパラ
レルデータの形で出力端子PO0〜PO（ｎ−１）から出力
し、制御信号S20が非アクティブ時にシリアルデータDc
を下位ビットから上位ビットまでシフトしてそれをｎビ
ットのパラレルデータの形で出力端子PO0〜PO（ｎ−
１）から出力する機能を有している。

第２の発明では、MSB入力検出回路、符号拡張データ
処理回路及びデータ変換回路を設けたので、入力ビット
数が可能な、オフセットバイナリ、ストレートバイナ
リ、２の補数表現等のシリアルデータ入力に対して、時
間的ロス無しに、２の補数表現等にデータ変換されたパ
ラレルデータ出力が簡易、的確に得られる。その上、同
一回路で異なるビット数を持つ複数のシリアルデータ送
信回路や、異なるデータフォーマットを持つ複数のシリ
アルデータ送信回路と、インタフェースできる。

図面の簡単な説明第１図（ａ），（ｂ）は第1,第２の発明を示すシリア
ルデータ受信回路の構成図、第２図は従来のデータ処理
装置の構成図、第３図は第２図中のシリアルデータ受信
回路の構成図、第４図は第３図のタイミングチャート、
第５図は第１図（ａ）の実施例を示すシリアルデータ受
信回路の構成図、第６図は第５図中のMSB入力検出回路
の回路図、第７図は第５図中の単位回路の回路図、第８
図は第５図のタイミングチャート、第９図は第１図
（ｂ）の実施例を示すシリアルデータ受信回路の構成
図、第10図は第９図中の符号拡張データ処理回路の回路
図、第11図は第９図のタイミングチャートである。

発明を実施するための最良の形態本発明をより詳細に説明するために、以下添付図面に
従ってこれを説明する。

第５図は、第１図（ａ）に示す第１の発明の実施例に
係るシリアルデータ受信回路の構成図である。

このシリアルデータ受信回路は、８ビットのシリアル
イン・パラレルアウトの回路であり、MSB入力検出回路2
0はインプットイネーブル信号用の入力端子IE、クロッ
ク端子CK、及び制御信号S20用の制御端子ES、▲▼
を有し、その入力端子IEがクロックインヒビット信号▲
▼に、クロック端子CKがクロック信号CLK
にそれぞれ接続されている。クロックインヒビット信号
▲▼及びクロック信号CLKは、２入力ANDゲ
ート35を介してデータ変換回路30Aに接続されている。
データ変換回路30Aは、継続接続された８個の単位回路3
1−１〜31−８で構成されている。各単位回路31−１〜3
1−８は、入力端子SE,SI、制御端子ES,▲▼、クロ
ック端子CK及び出力端子SOを有し、各単位回路31−１〜
31−８の入力端子SEが入力シリアルデータDiに接続さ
れ、単位回路31−１の入力端子SIが入力シリアルデータ
Diに、各単位回路31−２〜31−８が前段の各単位回路31
−１〜31−７の出力端子SOにそれぞれ接続されている。
各単位回路31−１〜31−８のクロック端子CKがANDゲー
ト35の出力例に、制御端子ES,▲▼がMSB入力検出回
路20の制御端子ES,▲▼に、出力端子SOが出力端子P
O0〜PO7に、それぞれ接続されている。第６図は、第５
図中のMSB入力検出回路20の一構成例を示す回路図であ
る。

このMSB入力検出回路20は、第６図に示すように、入
力端子Ｄ、クロック端子CK及び出力端子を有するＤ−
FF21を備え、そのＤ−FF21の入力端子Ｄがインプットイ
ネーブル信号用の入力端子IEに、クロック端子CKが信号
反転用のインバータ22を介してMSB入力検出回路20のク
ロック端子CKに、それぞれ接続されている。入力端子IE
とＤ−FF21の出力端子とは、２入力ANDゲート23の入
力側に接続され、そのANDゲート23の出力側が、拡張選
択信号（Expand Select）用の制御端子ESに接続される
と共に、信号反転用のインバータ24を介して制御端子▲
▼に接続されている。このMSB入力検出回路20は、
入力端子IEの信号に対する微分信号を生成して制御端子
ESへ出力し、その制御端子ESが、MSB入力時のみアクテ
ィブになり、それによって符号拡張タイミングの検出が
可能となる。

第７図は、第５図中の単位回路31（＝31−１〜31−
８）の一構成例を示す回路図である。

この単位回路31は、セレクタ32と、入力端子Ｄ、クロ
ック端子CK及び出力端子Ｑを有するＤ−FF33とを備え、
MSB入力時に拡張選択信号用の制御端子ESがアクティブ
になると、符号拡張データ用の制御端子SEを選択してＤ
−FF33をセットし、MSB以外の入力時は制御端子ESを非
アクティブにし、前段のＤ−FF33からの入力制御端子SI
を選択してＤ−FF33にセットする機能を有している。

第８図は、第５図に示すシリアルデータ受信回路に５
ビットのシリアルデータDi（＝D4〜D0）を入力した時の
タイミングチャートであり、この図を参照しつつ第５図
の動作を説明する。

クロックインヒビット信号▲▼を“1"に
すると、ANDゲート35が開き、クロック信号CLKの立上り
エッジで、順次シリアルデータDi（＝D4〜D0）が単位回
路31−１〜31−８へ転送され、５ビット目のシリアルデ
ータD0の入力終了後、クロクインヒビット信号▲
▼を“0"とすることにより、５ビット目のシリア
ルデータD0の入力が完了する。

ここで、MSBのシリアルデータD4の入力時に、MSB入力
検出回路20の制御端子ESがアクティブになり、各単位回
路31−１〜31−８において制御端子SEがセレクタ32で選
択されてＤ−FF33の入力端子Ｄに接続される。すると、
MSBのシリアルデータD4は符号拡張され、クロック信号C
LKの立上りエッジでＤ−FF33に取り込まれ、出力端子PO
7〜PO0からデータD4が出力される。例えば、入力シリア
ルデータD4からD0が整数“00101"の場合、D4“0"が符号
拡張され、シリアル入力終了後に出力端子PO7〜PO0は
“00000101"になる。また、入力シリアルデータD4〜D0
が負数“11010"の場合、D4“1"が符号拡張され、シリア
ルデータ入力後に出力端子PO7〜PO0は“11111010"とな
る。

本実施例では、次のような利点を有している。

（ｉ）ｎビットのシリアルデータ受信回路において、１
〜ｎビットの任意のビット長の２の補数表現の入力シリ
アルデータDiに対し、ｎビットの２の補数表示のパラレ
ルデータDaが、時間的ロス無しに、シリアルデータ受信
完了時に得られる。

（ii）第２図に示すように、同一回路で異なるビット数
を持つ複数のシリアルデータ送信回路３とインタフェー
スできる。

第９図は、第１図（ｂ）に示す第２の発明の実施例に
係るシリアルデータ受信回路の構成図であり、第５図〜
第７図中の要素と同一の要素には同一の符号が付されて
いる。

このシリアルデータ受信回路は、８ビットのシリアル
イン・パラレルアウトの回路図であり、第５図中のデー
タ変換回路30Aと同一回路構成のデータ変換回路30Bを備
え、その内の各単位回路31−２〜31−８の制御端子ES
が、新たに付加された符号拡張データ処理回路40の符号
拡張データDc用の出力端子DQに接続されている。符号拡
張データ処理回路40は、シリアルデータDi用の入力端子
SIの他に、フォーマット指定制御信号CS用の入力端子2C
M,2ST,2OFを有し、その入力端子2CMが２の補数（2S Com
prement）データ2CMに、入力端子2STがストレートバイ
ナリデータ2STに、入力端子2OFがオフセットバイナリデ
ータ2OFに、それぞれ接続されている。

第10図は、第９図中の符号拡張データ処理回路40の一
構成例を示す回路図である。

この符号拡張データ処理回路40、スイッチ41,42,43,
インバータ44,45,46及びバッファ47を備えている。スイ
ッチ41は、入力端子2CMの信号及びその反転信号によ
り、入力端子SIからの信号をオン，オフするもの、スイ
ッチ42は、入力端子2OFの信号及びその反転信号によ
り、入力端子SIからの反転信号をオン，オフするもので
ある。スイッチ43は、入力端子2STからの信号により、
スイッチ41,42の出力と接地電位V_SSとの間をオン，オフ
制御するものである。

この符号拡張データ処理回路40は、入力シリアルデー
タDiが２の補数データ、オフセットバイナリデータ、ス
トレートバイナリデータのいずれかにより、符号拡張デ
ータDcを加工する回路であり、次の３つの機能〜を
有している。

２の補数データを入力する場合、入力端子2CMのみ
“1"にし、他の入力端子2ST,2OFを“0"にすることによ
り、入力端子SIからの入力シリアルデータDiを出力端子
DOから出力する。

オフセットバイナリデータを入力する場合、入力端
子2OFのみ“1"にし、他の入力端子2MC,2STを“0"にする
ことにより、入力端子SIからの入力シリアルデータDiの
反転データを出力端子DOから出力する。

ストレートバイナリデータを入力する場合、入力端
子2STのみ“1"にし、他の入力端子2CM,2SIを“0"にする
ことにより、“0"データを出力端子DOから出力する。

第11図は、５ビットのシリアルデータD4〜D0を入力した
時の第９図のタイミングチャートであり、この図を参照
しつつ第９図の動作を説明する。

基本的な動作は第５図の回路と同一である。異なる点
は、第11図の符号＊１で示した符号拡張データDcの入力
時に、出力端子PO1〜PO7の出力が次のようになる。

（Ａ）２の補数データ入力の時は、MSBのシリアルデー
タD4がそのまま出力される。即ち、＊１＝D4となる。

（Ｂ）オフセットバイナリデータ入力の時は、MSBのシ
リアルデータD4が第10図のインバータ45で反転して出力
される。即ち、＊１＝D4となる。

（Ｃ）ストレートバイナリデータ入力の時は、第10図の
スイッチ43がオンすることにより、“0"データ、つまり
＊１＝“0"が出力される。

以上のことより、例えば次のような出力が得られる。

（ａ）２の補数データ入力の時、入力シリアルデータD4
〜D0が正数“00101"の場合、D4＝“0"が符号拡張され、
シリアルデータ入力終了後に、出力端子PO7〜PO0は“00
000101"になる。入力シリアルデータD4〜D0が負数“110
10"の場合D4＝“1"が符号拡張され、シリアルデータ入
力終了後に出力端子PO7〜PO0は“11111010"になる。

（ｂ）オフセットバイナリデータ入力の時、入力シリア
ルデータD4〜DOが正数“11010"（オフセットバイナリデ
ータでは符号ビットが１の時に正数）の場合、MSBのシ
リアルデータD4が第10図のインバータ45で反転され、
４＝“0"が符号拡張され、シリアル入力終了後に、出力
端子PO7〜PO0は“00001010"になる。入力シリアルデー
タD4〜DOが負数“01010"（オフセットバイナリデータで
は符号ビットが０の時に負数）の場合、４＝“1"が符
号拡張され、シリアルデータ入力終了後に、出力端子PO
7〜PO0は“11111010"となる。

（ｃ）ストレートバイナリデータ入力の時、入力シリア
ルデータD4〜D0が正数“01010"の場合、“0"が符号拡張
され、シリアルデータ入力終了後に、出力端子PO7〜PO0
は“000001010"となる。

本実施例では、次のような利点を有している。

（１）ｎビットのシリアル受信回路いおいて、１〜ｎビ
ットの任意のビット長のオフセットバイナリ、２の補数
表現、及び１〜（ｎ〜１）ビットの任意のビット長のス
トレートバイナリのシリアルデータ入力に対し、ｎビッ
トの２の補数表現のパラレルデータが、時間的ロス無し
に、シリアルデータ受信完了時に得られる。

（２）第５図の利点（ii）と同様の利点を有する他に、
異なるデータフォーマット（ストレート２進等）を持つ
複数のシリアルデータ送信回路３とインタフェースでき
る。

なお、第1,第２の発明は、上記の実施例に限定され
ず、第６図，第７図及び第10図の他のFFやゲート回路等
を用いて構成する等、様々の変形が可能である。

産業上の利用可能性以上のように、本発明に係るシリアルデータ受信回路
は、マイクロコンピュータ、音声処理装置、計測装置等
における、シリアルデータをパラレルデータに変換する
データ処理装置として適用することができる。

Claims

(57)【特許請求の範囲】

【請求項１】シリアルデータの最上位ビットの入力タイ
ミングに応じて所定の制御信号を出力する最上位ビット
入力検出回路と、前記制御信号のアクティブ時に前記シリアルデータの先
頭ビットを符号拡張してそれをパラレルデータとして出
力し、前記制御信号の非アクティブ時に前記シリアルデ
ータを下位ビットから上位ビットまでシフトしてパラレ
ルデータとして出力するデータ制御回路とを、備えたことを特徴とするシリアルデータ受信回路。
【請求項２】前記シリアルデータは２の補数表現のシリ
アルデータであることを特徴とする第１請求項記載のシ
リアルデータ受信回路。
【請求項３】前記最上位ビット検出回路は、シリアルデータの最上位ビットの入力タイミングに応じ
たインプットイネーブル信号が入力されるインプットイ
ネーブル入力端子と、クロック信号が入力されるクロック信号入力端子と、前記インプットイネーブル信号と前記クロック信号の入
力により前記インプットイネーブル信号を微分する微分
回路と、前記微分回路の出力を前記制御信号として出力する制御
信号出力端子とを備えたことを特徴とする第１請求項記
載のシリアルデータ受信回路。
【請求項４】前記データ変換回路は、前記制御信号が入力される制御信号入力端子と、前記シリアルデータが入力されるシリアルデータ入力端
子と、前記シリアルデータの所定ビットが入力される所定ビッ
ト入力端子と、前記制御信号のアクティブ時に前記シリアルデータ入力
端子に入力された前記所定ビットを選択して出力する選
択回路と、前記選択回路からの出力を前記パラレルデータの１つの
ビットとして出力するパラレルデータ出力端子とを備え
てなる複数の単位回路を備えたことを特徴とする第３請
求項記載のシリアルデータ受信回路。
【請求項５】シリアルデータの最上位ビットの入力タイ
ミングに応じて所定の制御信号を出力する最上位ビット
入力検出回路と、フォーマット指定制御信号に従って選択的に符号拡張デ
ータを出力する符号拡張データ処理回路と、前記制御信号のアクティブ時に前記符号拡張データをパ
ラレルデータとして出力し、前記制御信号が非アクティ
ブ時に前記シリアルデータを下位ビットから上位ビット
までシフトしてパラレルデータとして出力するデータ変
換回路とを、備えたことを特徴とするシリアルデータ受信回路。
【請求項６】前記最上位ビット入力検出回路は、シリアルデータの最上位ビットの入力タイミングに応じ
たインプットイネーブル信号が入力されるインプットイ
ネーブル入力端子と、クロック信号が入力されるクロック信号入力端子と、前記インプットイネーブル信号と前記クロック信号の入
力により前記インプットイネーブル信号を微分する微分
回路と、前記微分回路の出力を前記制御信号として出力する制御
信号出力端子とを備えたことを特徴とする第５請求項記
載のシリアルデータ受信回路。
【請求項７】前記データ変換回路は、前記制御信号が入力される制御信号入力端子と、前記シリアルデータが入力されるシリアルデータ入力端
子と、前記シリアルデータの所定のビットが入力される所定ビ
ット入力端子と、前記制御信号のアクティブ時に前記シリアルデータ入力
端子に入力された前記シリアルデータを選択して出力
し、前記制御信号の非アクティブ時に前記所定ビット入
力端子に入力された前記所定ビットを選択して出力する
選択回路と、前記選択回路からの出力を前記パラレルデータの１つの
ビットとして出力するパラレルデータ出力端子とを備え
てなる複数の単位回路を備えたことを特徴とする第７請
求項記載のシリアルデータ受信回路。
【請求項８】前記符号拡張データ処理回路は、前記シリアルデータが入力されるシリアルデータ入力端
子と、前記シリアルデータのフォーマットに対応した前記フォ
ーマット指定制御信号が入力されるフォーマット指定制
御端子と、前記フォーマット指定制御信号により前記シリアルデー
タ又は前記シリアルデータを反転した反転シリアルデー
タの符号拡張データを選択して出力する選択データ出力
回路と、前記選択データ出力回路から出力される選択データ出力
端子とを備えたことを特徴とする第５請求項記載のシリ
アルデータ受信回路。