JPH06502952A - ランダムアクセス比較アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はデータキャッシュのためのアーキテクチャに関し、かつキャッシュが 高速度で動作することを可能にするデータキャッシュ構成要素の回路設計に関す る。

ここではデータキャッシュは、複数のデジタルデータのワードをストアし、また 特定のデータワードをアクセスするのに使用される各データワードに対する、そ れぞれの比較アドレスをストアする、電子回路を意味する。各データワードは、 たとえばコンピュータオペランドまたはコンピュータ命令のように、いかなる型 のデジタル情報でもあり得る。

先行技術の１つのデータキャッシュアーキテクチャは、本質的にＤＡＴＡ　ＲＡ Ｍ　（ランダムアクセスメモリ）と組合わされたＣＡＭ（連想記憶装置）からな る。動作において比較アドレスは、ＣＡＭに送られて、複数個のＮレジスタと比 較される。そのような比較の各々が、それぞれ一致出力侶号ＭＡＴＣＨ，（ｉ＝ １．２、・・・Ｎ）を発生させ、次にそれらのＭＡＴＣＨ信号はＣＡＭからＤＡ ＴＡ　Ｒ■ ＡＭへと送られ、そこでそれらがそれぞれデータワードを選択する。

しかしながら、上記キャッシュアーキテクチャの欠点は、キャッシュの速度が、 ＣＡＭの速度にＲＡＭの速度を加えたものにより制限されるということである。

これはＲＡＭ読取動作を始めることができる前に、ＣＡＭ比較動作が完了されな ければならないからである。さらなる欠点は、ＣＡＭ内のレジスタの数が増加す るに従って、ＣＡＭが集積回路チップ上で実現され得ないような点に速やかに達 してしまうことである。これは各レジスタが、チップを出てい＜ＭＡＴＣＨ，信 号を発生し、かつ、最も進んだチップ上でさえ、入力／出力ピンの総数は、３０ ０よりも少なく制限されるからである。

上記キャッシュの改良である第２のデータキャッシュアーキテクチャは、ＤＡＴ Ａ　ＲＡＭと組合されたコンパレータおよびＡＤＤＲＥＳＳ　ＲＡＭからなる。

動作において、比較アドレスは、高位部分ＡＨおよび低位部分ＡＬに区分され、 アドレス部分ＡＬは、ＡＤＤＲＥＳＳ　ＲＡＭからアドレスを、ＤＡＴＡ　ＲＡ Ｍからデータワードを、平行して読取るため使用される。次に、ＡＤＤＲＥＳＳ ＲＡＭから読取られるアドレスは、Ａｌｌと比較される。一致が起きれば、ＤＡ ＴＡ　ＲＡＭからのデータは有効であり、さもなければデータは無効である。

比較が１度だけなされ、そうして多数のＭＡＴＣＨ信号が排除されるので、この 第２のアーキテクチャについては、上記のＩ１０ピン制限問題は克服される。し かしながら、この東２のアーキテクチャでは、ＡＤＤＲＥＳＳ　ＲＡＭの速度に コンパレータの速度を加えたものにより、キャッシュの速度は制限されるように なる。それは、ＡＤＤＲＥＳＳ　ＲＡＭが読取られるまでは、比較動作は起こり 得ないからである。

したがって、この発明の主たる目的は、キャッシュの動作速度を大いに増加させ 、かつ集積回路チップ上で実現された際にピン制限されないような、以下ランダ ムアクセス比較アレイとよばれる、新規な回路を提供することである。

発明の簡単な概要 この発明によると、ランダムアクセス比較アレイは、集積回路チップ上に、複数 個のマルチビットコンパレータ回路を含む。各コンパレータ回路は、第１および 第２の入力ポートを有し、それぞれマルチビットレジスタが第１のポートに結合 され、かつ、第２の°ポートが、第１のポート上のレジスタのビットに等しい比 較アドレスを受取ると、それぞれの一致信号を生じさせる。また比較アドレス分 配回路がチップ上に含まれ、比較アドレスを受取り、かつコンパレータ回路の全 部の上にある東２のポートへと比較アドレスを送る。さらに、一致選択回路がチ ップ上に含まれ、選択アドレスを受取り、かつ応答して、いくつかのコンパレー タ回路のグループを選択する。この選択は、一致信号の発生と平行して起こり、 この平行動作のために、アレイの速度は、実質的に増加される。また、選択アド レスに応答して、一致選択回路は、被選択コンパレータ回路のグループから、チ ップの１個の出力端子へと、１個の一致信号を与える。このように、チップ上で 発生させられる一致信号の数は、チップの入力／出力ピンにより制限されない。

さらにランダムアクセス比較アレイの速度を増すために、そのグループに対する 個別の選択信号を発生させることにより、一致選択回路は、１のグループの比較 回路全部を選択する。グループ内の各マルチビット比較回路は、１個のトランジ スタのゲートキャパシタンスに比較回路内のビットの総数を乗じたものよりも実 質的に少ない入力キャパシタンスでその選択信号をロードする。もつとさらにス ピードを速くするために、一致選択回路は、グループ内の各一致信号に結合され たそれぞれのセンスアンプと、各センスアンプに結合されたそれぞれのセレクタ と、セレクタ全部に結合された出力センスアンプとを含み、被選択グループと出 力センスアンプとの間のどこにも、マルチプレクサは介在しない。さらにスピー ドを速めるために、第１の、および第２のポートが等しくないビットを受取ると 、各比較回路は、通常の論理レベルの半分だけ、お互いに向けて、一対の導体上 での電圧をシフトし、かつ第１の、および第２のポートが、等しいビットを受取 ると、通常の論理レベルの半分だけ、導体上での電圧を互いから離してシフトす る。

ＲＡＭと組合せて上記ランダムアクセス比較アレイを使用することにより、先行 技術より２１７２倍速く動作するデータキャッシュが構成され得る。

図面の簡単な説明 この発明の様々な特徴および利点は、ここに添付図面と関連して記述される。

図１は、この発明により構成される、ランダムアクセス比較アレイの概観図を示 す。

図２は、図１のアレイにおけるいくつかの構成要素の詳細な回路図を示す。

図３は、図１のアレイにおけるいくつかの付加的な構成要素の詳細な回路図を示 す。

図４は、図１のアレイにおけるあるクリティカルタイミングバスの分析を提供す る。

図５は、先行技術のキャッシュにおけるクリティカルタイミングパスの分析を、 比較する目的で提供し、図６は、この発明に従った高速度キャッシュを作るため 、図１ないし４のランダムアクセス比較アレイが、ＲＡＭと組合せていかに使用 されるかを示す。

詳細な説明 ここで図１を参照すると、これはこの発明により構成されたランダムアクセス比 較アレイの好ましい実施例の概観図を示す。このランダムアクセス比較アレイに 含まれるのは、半導体チップ上に行列に配列された複数個のマルチビットコンパ レータ１０である。図１では、各コンパレータ１０はｒｃｏｍｐＪとラベルを付 けられる。コンパレータ１０の第１行は、「Ｒ２」とラベルを付けられ、最後の 行は「Ｒ」とラベルを付けられる。第１列は「Ｃ８」とう！ ベルを付けられ、第２列は「Ｃ２」とラベルを付けられ、最後の列はｒＣＪとラ ベルを付けられる。最も実用的なアレイにとっては、行数ｒｘＪは３２から４０ ９６にまで及び、列数ｒｙＪは４から６４にまで及ぶ。好ましくは、行列は、結 果として生じるアレイが正方形に近いように選択される。

各コンパレータ１０は、マルチビット入力ポートＰ１およびマルチビット入力ポ ートＰ２を有する。各コンパレータはまた、その入力ポートＰ１に結合された（ ’ＲＥＧ″とラベルを付けられた）それぞれのマルチビットレジスター１を有す る。動作において、各コンパレータ１０は、第２のポートＰ２がボートＰ１上の レジスタの内容と等しい比較アドレスＡｌｌを受取ったことを示す一致信号を、 それぞれの導体１２上で発生させる。行Ｒ，および列ＣＩでの、コンパレータ１ ０からのこの一致信号はＭ２２．とラベルを付けられる。行Ｒ並びに列Ｃでの、 コンパレータか！　Ｙ らの一致信号は、Ｍ　、とラベルを付けられる。

また図１では、ランダムアクセス比較アレイは、構成要素２０．２１−１ないし ２１−４、および２２−１ないし２２−Ｙを含む比較アドレス配分回路である。

構成要素２０は、比較アドレスＡＨを受取るマルチビットバスである。

構成要素２１−１ないし２１−Ｙは、比較アドレスＡＨを再び付勢（ｒｅｐｏｖ ｅｒ　）するバッファ回路であり、そのような１つのバッファ回路が、各列に配 置される。構成要素２２−１ないし２２−Ｙは、それぞれ列に配置され、バッフ ァ回路からコンパレータ全部の入力ポートＰ２へと、比較アドレスＡＨを運ぶ、 マルチビットバスである。

さらに図１のランダムアクセス比較アレイは、構成要素３０．３０−１ないし３ １−Ｘ、３２．３３−１ないし３３−Ｙ、３４−１ないし３４−Ｙ、３５．３６ 、および３７を含む一致選択回路である。構成要素３０は、バッファ回路である 。構成要素３１−１ないし３１−Ｘは、各行にそれぞれ配置された、それぞれの 行デコーダ回路である。

構成要素３２は、セレクタ回路であって、１つの選択回路は各コンパレータ１０ と関連させられている。構成要素３３−１ないし３３−４は、（ＣｏＬＳＡとラ ベルを付けられた）それぞれの列センスアンプであり、１つのセンスアンプが、 各列に設けられる。構成要素３４−１ないし３４−Ｙは、（ＣＯＬＳＥＬとラベ ルを付けられた）それぞれの列選択回路であり、そのような１つの回路が、各列 センスアンプと関連させられる。構成要素３５は列セレクタ全部からの出力バス である。構成要素３６は、出力バス３５のための出力センスアンプである。構成 要素３７は、センスアンプ３６からの１個の出力導体である。

動作において、行選択アドレスＡＬＲは構成要素３０に送られ、列選択アドレス ＡＬＣは構成要素３４−１ないし３４−Ｙに送られる。行選択アドレスＡＬＲに 応答して、構成要素３０．３１−１ないし３１−Ｘ、および３２は、コンパレー タ回路１０の１つの行を選択する。この行選択は、導体１２上での一致信号の発 生に平行して起こる。また、列選択アドレスＡ、。に応答して、構成要素３３− １ないし３３−Ｙ、３４−１ないし３４−Ｙ１３５．３６および３７は、選択さ れた行から出力導体３７へと、１つの一致信号を与える。図１の、このランダム に選択された一致信号は、ｒＲＭＡＴｃＨＪとラベルを付けられる。

ここで図２および図３に移ると、上記図１７レイを構成する、回路のさらなる詳 細がのべられる。図２が示すように、マルチビットバス２０は、「ｋ」個の導体 ２０−１ないし２０−ｋを含み、ｒｋＪは比較アドレスＡａ内のビット数である 。２０−１ないし２０−にの各導体は、その比較アドレスのそれぞれのビットを 運ぶ。最も実際的な例では、ｒｋＪは１０から１６にまで及ぶ。しかしながら、 ｒｋＪはどんな正の整数にもなり得る。

また、図２が示すように、バッファ回路２１−Ｙは、ｒｋＪ個の論理ゲート２ｌ −Ｙｌないし２ｌ−Ｙｋを含み、そのそれぞれは、反転出力および非反転出力を 有する。各ゲートは比較アドレスＡＨのそれぞれのビットを受取り、各ゲートか らの出力は、列Ｃ１内の、レジスタ１１全部およびコンパレータ１０全部へと送 られる。簡単のために、１つのコンパレータおよび１つのレジスタのみが示され る。

他の列Ｃ１、Ｃ２などすべてにおいて、バブファ回路２１−１，２１−２などは 、同様の態様で構成される。

さらに図２が示すように、−数回路１０はｒｋＪ個の段１０−１ないし１０−ｋ を有する。−数回路１０内の構成要素全部は、参照数字４１ないし４９および１ ２で識別される。構成要素４１．４２．４３．４４．４８およびに４９はＮチャ ネル電界効果トランジスタであり、構成要素４７は、Ｐチャネル電界効果トラン ジスタである。構成要素４６は抵抗器であり、構成要素４５ａ、４５ｂおよび１ ２は導体である。構成要素４１−４４は、ｒｋＪ段の各々に対して繰返される。

これらの−数回路構成要素全部は、図示されるように、列Ｃ７の行Ｒ工で、相互 接続され、他のすべての行列位置で、−数回路１０は同じ構造を有する。

同様に、図２が示すように、各レジスタ１１は、「ｋ」個のセットリセットラッ チ１１−１ないし１１−ｋを含む。

動作において、−数回路１０は、レジスタ１１のｒｋ］　ビットをバス２０上の ｒｋＪビットと比較する。一致が起き、の発生は、以下のように起きる。

一致が起きる場合には、トランジスタ４１−４４を介し、導体４５ａから導体４ ５ｂへの導通径路は存在しない。すなわち、１つの特定的な段でトランジスタ４ １がオンであり、トランジスタ４３がオフであるなら、トランジスタ４２はオフ でありトランジスタ４４はオンである。そして逆についても正しい。結果として 、一致が起きると、導体４５ａおよび４５ｂは開放回路により分けられる。この 開放回路のために、導体４５ａ上での電圧ｖＭ＋は、＋ｖまで上昇する、なぜな ら、その導体は、抵抗器４６を介して＋Ｖ電源に結合されるからである。また、 導体４５ａは、Ｐチャネルトランジスタ４７のゲートに結合され、かつ、＋ｖ電 圧は、そのトランジスタをオフにする。導体４５ａは、さらにＮチャネルトラン ジスタ４８および４９のゲートに結合され、かつ導体４５ａ上の＋Ｖ電圧は、そ れらのトランジスタをオンにする。トランジスタ４８および４９の「オン」状態 のために、導体４５ｂ上の信号ＶＭ−および導不一致の間、−数回路１０の１つ または２つ以上の段１０−１ないし１０−ｋを介して、導体４５ａから導体４５ ｂへの導通径路が、存在する。その導通径路のために、導体４５ａ上の信号Ｖ　 は降下し、導体４５ｂ上の信号ｖＭ−Ｍ＋ は上昇する。これは、トランジスタ４８がオフになる点まで、トランジスタ４８ のゲート−ソース電圧を減少させる。

同時に、導体４５ａ上の減少した電圧ＶＭ＋は、トランジスタ４７をオンにする 。このようにトランジスタ４７がオンであり、トランジスタ４８がオフなので、 導体１２上の一致侶号Ｍ　、　は＋Ｖまで上昇する。

好ましくは、トランジスタ４１−４４は段１０−１ないし１０−にのすべてが導 通すると、それらの段を介しての全抵抗が０に近くなるように選択される。好ま しくは、トランジスタ４９は、そのオン状態においてその抵抗が抵抗器４６のそ れに近似するように選択される。そのような回路設計では、レジスタ１１内の全 ビットが、バス２０上の全ビットと誤って比較すると、電圧Ｖ　およびｖＭ−の 両方ト が±Ｖ／２に等しい。これは、一致が完全な不一致へと代わる場合に（そして逆 の場合にも）導体４５ａおよび４５ｂ上で起きる電圧の揺れが、電源電圧＋Ｖの 半分にすぎないということを意味する。結果として、一致／不一致は、さもない と＋Ｖの十分な電圧の揺れを発生させるのにかかるであろう時間よりも少ない時 間で検出され得る。

もし、段１０−１ないし１０−Ｎのうちのただ１つで誤った比較が起きる場合に は、導体４５ａから導体４５ｂへの抵抗は、段のすべてが誤って比較するときそ れが有するようなゼロに近い抵抗から上昇するだろう。しかしながら、トランジ スタ４８をオフに保つのに、抵抗の電圧降下が十分少さいままである限り、その ような増加された抵抗は、コンパレータ１０の動作に悪影響を与えないであろう 。

さらに図２に見られるように、行セレクタ３２は、４つのＮチャネルトランジス タ５１ないし５４および１つのインバータ５５を含む。行デコーダ３１−ｘはＡ ＮＤゲート５７、ＮＡＮＤ／ＡＮＤゲート５８、およびインバータ５９を含む。

これらの構成要素全部は、図示されるように相互接続される。動作において、ゲ ート５８は行Ｒをデコ！ 一ドするのに必要とされるＡＬＲ７ドレスビツト全部を受取る。簡単のために、 そのような１つのビットのみが図２に示され、残りのビットは、多入力リード５ ８ａにより暗に示される。ゲート５８に対する各ビットは、図示されたゲート２ ０−１に類似した、ＡＬＲアドレスバッファ回路２０内のそれぞれの論理ゲート から来る。ゲート５８の非反転出力は、ＡＮＤゲート５７によりクロック信号と ＡＮＤをとり、それは比較読取動作の間に行Ｒ内の一致回路１０！ 全部を選択する信号ＲＯＷ　を生じる。またゲート５８の！ 反転出力はインバー歩５９に結合され、それは書込動作の間にレジスター１を選 択する信号ＷＲＯＷ　を生じる。

一致回路の選択は、行Ｒの行選択回路３２すべてにお！ けるトランジスタ５１および５３のゲートへと、信号ＲＯＷ　を送ることにより 起きる。信号ＲＯＷ　がハイである！　！ のに応答して、トランジスタ５１および５３はオンとなる。

導体１２上での信号Ｍ　、　が（不一致を示して）ハイならば、トランジスタ５ ２はオンとなり、かつＭＹ行セレクタ３２出力は、トランジスタ５１および５２ を介して、接地に結合されるだろう。逆に、導体１２上での信号Ｍ　。

、が（一致を示して）ローならば、トランジスタ５４はオンとなり、かつＭＹ行 セレクタ３２の出力は、トランジスタ５３および５４を介して接地に結合される だろう。

上記行選択回路では、行デコーダ３１−ｘからの信号Ｒ０Ｗ　は行Ｒ内の各一致 回路のための２つのトランジス！　！ り５１および５３のみにより、容量的にロードダウンされる。そのような容量的 なローディングは、信号ＲＯＷ　が、行Ｒ内の各一致回路の各段のために２つの トランジスタ！ を駆動しなければならないとき起きるであろうものよりも約ｒｋ］倍低い。結果 として、信号ＲＯＷ　は、各−数回！ 路の各段が容量的負荷であるときに他の態様で可能になるよりも、ずっと速く切 換えをすることができる。

列Ｃ内の行セレクタ３２から、出力信号Ｍ、およびＭｙ Ｙは、図３に示されたような列センスアンプ３３−Ｙへと送られる。ここでは、 列センスアンプ３３−Ｙは、６個のＰチャネルトランジスタ６１−６６および３ 個のＮチャネルトランジスタからなり、その全部が図示のように相互接続される 。センスアンプ３３−Ｙは、次のとおり動作する。

最初は、クロック信号ＣＫがローなら、トランジスタ６９はオフとなり、トラン ジスタ６３および６６はオンとなる。それが起きると、トランジスタ６１および ６２は、信号ＭＹならびにＭｙが、＋ｖ電源電圧からＰチャネルトランジスタ６ １（または６２）のしきい値電圧を差引いたものまで上昇するまで、導通ずる。

トランジスタ６４および６５は、センスアンプからの出力信号ＭＳＡＹおよびＭ ＳＡ、もまたその同じ電圧へと上昇するまで導通ずる。

その後、クロック信号ＣＫがハイになると、トランジスタ６９はオンとなり、ト ランジスタ６３および６６はオフとなる。また、クロック信号ＣＫがハイになる と、一致信号Ｍ、または−Ｍ−１のうちの１つは、上で説明されたように、接地 に結合されるだろう。信号Ｍ、が接地に至ると、トランジスタ６７はオフとなり 、それはセンスアンプ出力信号）「「■−Ｙをハイに保つ。逆に、信号ＭＹが接 地に至ると、トランジスタ６８はオフとなり、それはセンスアンプ出力信号ＭＳ ＡＹをハイに保つ。

列センスアンプ３３−Ｙから、信号ＭＳＡ、およびＭＳは、列Ｃ７ないしＣＹの 各々に対して繰返される。次に列セレクタ全部の出力は、最後の出力センスアン プ３６へと、ともに接合される。

列セレクタ３４−Ｙは、４個のＮチャネルトランジスタ７１．７２．７３および ７４．１つのＡＮＤゲート７５ならびに１つのバッファ７６を含む。ＡＮＤゲー ト７５は、列アドレスＡＬｃをデコードする。したがって、ゲート７５および７ ６は、それぞれ、列ＣＹが選択されるときのみハイである出力信号ＣＯＬ、なら びにＷＣＯＬ、を生じる。

ハイのＣ０ＬＹ信号は、トランジスタ７２および７４をオンにする。列センスア ンプ出力信号Ｍ　Ｓ　Ａ　ｙもまたハイであるならトランジスタ７１はオンとな り、かつ列セレクタ出力信号Ｍは接地される。逆に、列センスアンプ出力信号Ｍ ＳＡＹがハイであるなら、トランジスタ７３はオンとならの信号ＭおよびＭは、 その構造と検出動作が、上記列センスアンプ３３−Ｙのそれと同じである出力セ ンスアンプ３６へと送られる。ＭおよびＭ信号に応答して、アンプ３６は、出力 導体３７上にランダムに選択された一致信号ＲＭ　Ａ　Ｔ　ＣＨを生じる。

ここで図４を考慮すると、それは、ランダムに選択された一致信号ＲＭＡＴＣＨ が生じる速度を詳細に示している。

ＲＭＡＴＣＨ信号の発生を始めるために、比較アドレスＡＨは、バス２０上に送 られる。同時に、行選択アドレスＡＬＲおよび列選択アドレスＡＬＲは、それぞ れ、行および列セレクタへと送られる。比較アドレスＡＨに応答して、信号は、 バッファ２１−Ｙおよびコンパレータ１０を介して伝応答して、信号は同時に、 バッファ３０および行デコーダ３１−ｘを介して伝播し、ＲＯＷ（を号を生じる 。一致信エ ランダムに選択された一致磐号ＲＭＡＴＣＨが生じる総合速度は増加される。

電源電圧＋Ｖの半分だけの電圧の揺れを介し、２つの導体４５ａおよび４５ｂ上 での電圧Ｖ　およびｖＭ−を切換えＶ＋ 生成されるので、速度はさらに増加する。これは図２と関連して説明された。ま た、行デコーダ３１−ｘからのＲＯＷ　信号が、コンパレータ１０内の段ｒｋＪ の総数に対し、！ はんの少数のトランジスタを駆動するので、速度はさらにもっと増加される。こ れもまた図２と関連して説明された。

コンパレータ１０および行デコーダ３１−ｘから、信号は、行セレクタ３２、列 センスアンプ３３−Ｙ、列セレクタ３４−Ｙ、および出力センスアンプ３６を介 して伝播し、ランダムに選択された一致侶号ＲＭＡＴＣＨを生じる。この信号径 路に沿って、マルチプレクサは列を選択するためには含まれない。全てのマルチ プレクサが排除できるのは、コンパレータ回路ごとに１つの列のみがあるからで ある。

これと比較して、各一致回路の各段に対し１つの列があるなら、センスアンプの 合計数が大きくなりすぎないように保つため、列とセンスアンプとの間に、マル チプレクサを挿入しなければならないだろう。このマルチプレクサの排除は、さ らに速度を速める。

比較する目的で、図５は、疑似ランダム一致信号ＨＭＡＴＣＨ’　を生成するた めに、先行技術がどのようにコンＩくレータ８１と組合わせてＲＡＭ８０を使用 したかを示す。

ＲＡＭ８０内では、アドレスを含む１組のメモリセルは、行アドレスＡ　および 列アドレスＡＣによりランダムに選択される。アドレスＡＲがＲＡＭ８０内のア ドレスバッファ８０ａへと送られると、選択が始まる。バッファ８０ａから、信 号は、行デコーダ８０ｂ１ワードライントライノく８０Ｃ１メモリセル８０ｄ１ マルチプレクサ８０ｅ１およびセンスアンプ８０ｆを介し、直列の態様で伝播す る。これは、ＲＡＭ８０からアドレスを読取り、比較アドレスＡＨとコンパレー タ８１により比較される。

図５を介してのＲＭＡＴＣＨ’信号の発生は、以下の理由のため、図４を介して のＨＭＡＴＣＨ信号の発生より遅く起きる。図５では、ＲＡＭ８０の読取りおよ びコンパレータ８１を介する比較は直列に起きる。一方、図４では、−数回路１ ０における比較と、行デコーダ３１−ｘを介しての選択は、並列に起きる。

さらに図５では、ＲＡＭ８０内の列の数は、図４における列の数よりｒｋＪ倍大 きい。これは、図５では、ビットごとに１つの列があるからで、一方、図４では 、比較回路ごとに１つの列がある。この差のために、列センスアンプの数を、大 きくなりすぎないように保ち、かつ図４のそれと比較できるように保つため、ｒ ｋＪ個のマルチプレクサを、ＲＡＭ８０内に含まれなければならない。これらの マルチプレクサは、図５の回路に遅延を加える。

また、図５のＲＡＭ８０における各列および各行の交差点では、メモリセル８０ ｄが配列される。各メモリセルは、容量的負荷を行に加える。比較すると、図４ では、コンパレータの各段に対して、容量的な負荷を行に加えるような、行セレ クタは１つのみである。結果として、図５のＲＡ　Ｍ２Ｏにおいて余分の行キャ パシタンスを駆動するために、行ライントライバを設けなければならず、それは 図５の回路に遅延を加える。

また、図５の先行技術のコンパレータ８１は、論理レベル＋Ｖの１／２だけ、反 対方向に切換わるものとして、図２と関連して示された信号■　およびｖＭ−を 内部で生じなト い。従来のコンパレータは、一致／不一致を示すために、１つの導体上で十分な 論理レベルの揺れを生じる。このため、それらはよりゆっくりと動作する。

上記時間遅延がどのようなものであるかの数値例として、０．８ミクロンのＣＭ Ｏ３３レベル金属技術を用いた、ナノ秒（ｎｓ）においての図示された構成要素 のそれぞれに対する実際の遅延の現実的見積りは１、図４および図５に示される 。アドレス信号ＡＨから出力信号ＲＭＡＴＣＨへと、図４におけるそれらの時間 遅延を加えることは、５゜９ｎｓの合計遅延を生み出す。一方、アドレスＡ、か ら信号ＲＭＡＴＣＨ’へと図５におけるそれらの時間遅延を加えることは、１５ ．４ｎｓの合計を生み出す。言い換えると、図４回路は、図５回路よりも、２１ ／２倍を越えて速い！ ここで図６を参照すると、それは、図１ないし５により上に示されたように構成 されるランダムアクセス比較アレイが、データキャッシュとして、ＲＡＭ９１と 組合わせて、いかに使われているかを示す。この応用では、アドレスＡ■、アド レスＡ　１およびＡＬｃが、メモリスペースのアトＲ レスＡを形成するために連結される。アドレスＡＨは、アドレスＡの高位部分を 形成し、アドレスＡＬＲはアドレスＡ、０とともに、アドレスＡの低位部分を形 成する。図６のキャッシュの大きさに依存して、ランダムアクセス比較アレイ９ ０ならびにＲＡＭ９１は、別々の集積回路チ・ツブ上または単一チップ上にあり 得る。

動作において、ランダムアクセス比較アレイ９０およびＲＡＭは、アドレスＡの 低位部分により（すなわちＡＬＣと連結されたＡＬＲにより）同時にアドレス指 定される。同時に、アドレスＡの高位部分（すなわちＡＨ）は、比較Ｉくス２０ 上でランダムアクセス比較アレイ９０へと送られる。

比較アレイ９０の動作の速度のために、ＲＭＡＴＣＨ信号はＤＡＴＡがメモリ９ １から利用可能になる前に、真に（または偽に）なり、このため、ＲＡＭ９１か らのＤＡＴＡをどのように取扱うかについて、デジタル制御論理（図示せず）に よって決定がなされるための時間を与える。ＲＭＡＴＣＨ信号は真なら、ＲＡＭ ９１からのＤＡＴＡは、有効で、使用され得る。他の態様では、ＲＡＭ９１から のＤＡＴＡは無効で、更新される必要がある。

更新は、磁気ディスク（図示せず）のような他のメモリソースからの有効なりＡ ＴＡを検索すること、ＡＬＲおよびＡ、。によってアドレス指定された位置で、 有効なりＡＴＡをＲＡＭ９１に書込むこと、同じＡＬＲおよびＡＬｃアドレスに よってアドレス指定された位置で、比較アドレスＡＨをアレイ９１のレジスタ１ １に書込むことによりなされる。

アレイ９１に書込みを行なうために、レジスタ１１の各々は、図２に示されるよ うに、ＡＮＤゲート１１ａを含む。

ゲートｌｌａは、行デコーダからの信号ＷＲＯＷ　、列デ！ コーグからの信号ＷＣＯＬＹ、クロック信号ＣＫ、および外部的に発生された書 込み可能信号ＷＥの論理的ＡＮＤとして、バス２０上のアドレスＡｉｌをレジス ター１にクロックする。

ランダムアクセス比較アレイとそのアレイを組込むデータキャッシュとの好まし い実施例は、ここで詳細に記述されてきた。しかしながら、さらに様々な変更と 修正が、好ましい実施例の詳細に対し、この発明の性質および精神から逸脱する ことなく、形成され得る。したがって、この発明は、好ましい実施例に制限され るものではなく、添付の請求の範囲によって定義されると解されるべきである。

ＦＩＧ、５　（ＰＲＩ口ＲＡＲＴＩ　ＡＲ国際調査報告　ｅｌｒＴ／ＩＫ。２， １．１７ＱＱ＆国際調査報告

Claims (11)

【特許請求の範囲】
1. １．集積回路チップ上のランダムアクセス比較アレイであって、 前記複数個のマルチビットコンパレータを含み、コンパレータ回路の各々は第１ のおよび第２の入力ポートを有し、前記第１のポートにそれぞれのマルチビット レジスタが結合され、前記第２のポートが前記第１のポート上の前記レジスタの ビットと等しいアドレスを受取るときにそれぞれの一致信号を発生させる手段を 有し、さらに、比較アドレスを受取り、前記比較アドレスをすべての前記コンパ レータ回路上の前記第２のポートヘと送るアドレス分配回路と、 選択アドレスを受取り、応答して、前記−致信号の発生と平行していくつかの前 記コンパレータ回路を選択し、前記いくつかのコンパレータ回路から単一出力端 子へと単一の一致信号を与える一致選択回路とを含む、ランダムアクセス比較ア レイ。
2. ２．前記マルチビット比較回路およびそれぞれのマルチビットレジスタが行列の マトリックスとして前記チップ上に配列され、前記一致選択回路が前記一致信号 の発生と平行して１つの行の前記比較回路のすべてを選択し、前記１つの行の比 較回路から前記単一出力端子へと前記単一の一致信号を与える、請求項１に記載 のランダムアクセス比較アレイ。
3. ３．前記一致選択回路が１つの行の前記比較回路のすべてをその行に対する別の 行デコード信号を発生させることによって選択し、各マルチビット比較回路が実 質的には単一トランジスタのゲートキャパシタンスに比較回路内のビットの総数 を乗じたものより少ない入力キャパシタンスで前記行デコード信号をロードする 、請求項２に記載のランダムアクセス比較アレイ。
4. ４．前記一致選択回路が、前記１つの行におけるすべての一致信号を検出する各 列内のそれぞれの列センスアンプと、前記列センスアンプのそれぞれに接続され たそれぞれの列セレクタと、前記列セレクタのすべてに接続された出力センスア ンプとを含み、前記選択された行と前記出力センスアンプとの間のどこにも介在 マルチプレクサを含まない請求項２に記載のランダムアクセス比較アレイ。
5. ５．前記比較回路の各々が、一対の電圧搬送導体と、前記第１のおよび第２のポ ートが等しくないビットを受取るときに前記導体上の電圧を互いに向けてシフト し前記第１のおよび第２のポートが等しいビットを受取るときに前記導体上の電 圧を互いにから離すようにシフトする手段とを含む、請求項２に記載のランダム アクセス比較アレイ。
6. ６．前記半導体チップが、ある数の入力／出力端子を含み、前記アレイ内の比較 回路が、前記入力／出力端子より数で勝る、請求項２に記載のランダムアクセス 比較アレイ。
7. ７．ランダムアクセスメモリと組合されたランダムアクセス比較アレイであって 、前記ランダムアクセスメモリがその中にストアされた複数個のデータワードを 有し、かつ、前記メモリが前記選択アドレスに応答してストアされたデータワー ドを読取り、一方でそれと並列に前記アレイが前記一致信号のうち１つを選択す るように、前記選択アドレスを前記アレイと並列に受けとるよう結合された読取 りアドレスポートを有する、請求項２に記載のランダムアクセス比較アレイ。
8. ８．ランダムアクセスメモリと組合せたランダムアクセス比較アレイであって、 前記一致選択回路がその行に対する別の行デコード信号を発生させることにより １つの行の前記比較回路のすべてを選択し、各マルチビット回路が実質的に単一 トランジスタのゲートキャパシタンスに比較回路内のビットの総数を乗じたもの より少ない入力キャパシタンスで前記行デコード信号をロードする、請求項７に 記載のランダムアクセス比較アレイ。
9. ９．ランダムアクセスメモリと組合せたランダムアクセス比較アレイであって、 前記一致選択回路が、前記１つの行内の一致信号のすべてを検出するような各列 におけるそれぞれの列センスアンプと、前記列センスアンプの各々に接続された それぞれの列セレクタと、前記列セレクタのすべてに接続された出力センスアン プとを含み、前記選択された行と出力センスアンプとの間のどこにも介在マルチ プレクサを含まない請求項８に記載のランダムアクセス比較アレイ。
10. １０．ランダムアクセスメモリと組合せたランダムアクセス比較アレイであって 、前記比較回路の各々が一対の電圧搬送導体と、前記第１のおよび第２のポート が等しくないビットを受取ると前記導体上の電圧を互いに向けてシフトし、かつ 、前記第１のおよび第２のポートが等しいビットを受取ると前記導体上の電圧を 互いから離してシフトする手段とを含む、請求９に記載のランダムアクセス比較 アレイ。
11. １１．ランダムアクセスメモリと組合せたランダムアクセス比較アレイであって 、前記半導体チップがある数の入力／出力端子を含み、前記アレイにおける前記 比較回路が前記入力／出力端子より数で勝る、請求項１０に記載のランダムアク セス比較アレイ。