JP2560945B2

JP2560945B2 - ディジタル処理回路

Info

Publication number: JP2560945B2
Application number: JP4064690A
Authority: JP
Inventors: 章博筒井; 広中田; 一久山田; 直久太田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1992-03-23
Filing date: 1992-03-23
Publication date: 1996-12-04
Anticipated expiration: 2011-12-04
Also published as: JPH05265705A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、柔軟なディジタル通信
処理を実現するための機能をプログラムすることが可能
なディジタル処理回路に関するものである。

【０００２】

【従来の技術】機能をプログラムすることが可能なディ
ジタル回路としては、従来より、ＦＰＧＡ（Ｆield Ｐ
rogrammable Ｇate Ａrray)、またはＰＬＤ（Ｐrogra
mmableＬogic Ｄevice)と呼ばれる装置が実用化されて
いる。これらの装置は、主としてＬＳＩ開発の際のテス
ト用として用いられ、また雑ゲ−ト（ランダムロジッ
ク）の吸収用として用いられていた。すなわち、これら
の装置は、特別の用途に絞って用いるものではなく、専
用装置としての最適化は行われておらず、動作速度やデ
バイスの使用効率よりも機能の汎用性に重点が置かれて
いた。その結果、これらのデバイスを用いてディジタル
通信システムを構成した場合には、低速なディジタル通
信システムでは回路規模が実用化のための問題となり、
高速なディジタル通信システムでは動作速度が実用化へ
の問題となっていた。従って、ディジタル通信用のプロ
グラム可能なディジタル回路として、上述のＦＰＧＡや
ＰＬＤは用いられていないのが現状である。

【０００３】

【発明が解決しようとする課題】前述のように、従来の
プログラム可能な論理デバイスであるＦＰＧＡは、論理
回路ブロックとラッチを組み合わせたもので、論理回路
ブロックの機能とその間の配線をプログラムするもので
あり、またＰＬＤは、ランダムロジックの実現を主目的
とし、単純なゲ−トを基本素子として、その組み合わせ
をプログラムすることにより機能回路を実現するもので
ある。これらは、いずれも動作速度やデバイスの使用効
率よりも装置の汎用性を目的としていた。一方、ディジ
タル通信システムに必要となる処理機能は、一般の論理
回路とは以下の点で異なっており、ＦＰＧＡやＰＬＤで
実現できるものではない。（ａ）リアルタイム動作を重視する同期回路で構成され
ること、（ｂ）処理されるディジタルデ−タの時系列
は、あるデ−タ単位で意味を持っており、そのデ−タ単
位の幅が比較的広いこと、（ｃ）処理回路内でデ−タの
流れ（デ−タストリ−ム）が存在し、処理はその流れに
沿ってパイプライン的に行われること、（ｄ）処理され
るディジタルデ−タの時系列は、その時間的位置に大き
な意味を持っていること、以上の（ａ）〜（ｄ）の事項
は、高速と低速のディジタル通信システムの両方に見ら
れる特徴である。特に、高速ディジタル通信システムで
必要となる処理機能を、従来のプログラム可能な論理デ
バイスで実現しようとした場合には、高速なデ−タ伝送
処理や処理機能の高密度な実装を実現することができな
いため、実用できないという問題がある。

【０００４】（ｅ）あるビット幅のデ−タを高速に伝搬
できる配線専用領域を持たないこと、（ｆ）ランダムロ
ジック指向で設計されているため、論理回路ブロックの
入力デ−タ幅が狭いこと、（ｇ）ランダムロジック指向
で設計されているため、論理回路ブロックと配線領域が
混在する配置となっており、デ−タストリ−ムとパイプ
ライン的な処理の流れがとり難いこと、（ｈ）外部入出
力ブロックがデバイス周辺のどの位置にもとれるように
設計されているものが多く、デバイス内で実現されてい
る回路と、デバイス外への入出力ブロックとの配線が複
雑で、遅延を招く構成となっていること、本発明の目的
は、これら従来の課題を解決し、高速から低速までの全
てのディジタルデ−タ伝送の基本機能を効率よく実現
し、柔軟なディジタル通信処理を行うことが可能なディ
ジタル処理回路を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明のディジタル処理回路は、時系列ディジタル
データを入力する入力セレクタバッファおよび時系列デ
ィジタルデータを出力する出力セレクタバッファと、数
ビット幅の順序回路を構成するための複数個の同期レジ
スタと、任意のビット幅を持つデータのビット間論理演
算を行う複数個のプログラム可能な論理演算ブロック
と、該時系列ディジタルデータを該同期レジスタおよび
該論理演算ブロックの一部ないし全部に伝搬するための
信号線の集合から成るバス型配線領域と、該バス型配線
領域の信号線より一部ないし全部の信号線を選択するこ
とにより、該同期レジスタ、該論理演算ブロック、該入
力セレクタバッファおよび該出力セレクタバッファ個々
が有する全てのデータ入出力端子とを接続するためのプ
ログラム可能なバス線選択回路と、該バス型配線領域の
一部ないし全部の信号線をある位置で終端するためのプ
ログラム可能な１ないし複数個のバス線終端子とを有
し、時系列ディジタルデータの空間列への変換、任意の
ビット間のパターン検出、同期レジスタと論理演算ブロ
ックの回路単位をパイプライン的に接続した処理、およ
びデータに付加されたタグ情報に基づいた逐次的なデー
タ処理を行うことを特徴としている。

【０００６】

【作用】本発明においては、ディジタル通信処理の本質
を追及して、基本処理回路の構成と処理の相互関係を把
握して、それらを簡単に効率よく実現できる回路のア−
キテクチャを提供する。そのため、（イ）ディジタルデ
−タ時系列（処理対象デ−タ）を回路内で空間列に変換
し、あるデ−タ単位を切り出すことを可能とする複数の
同期レジスタと、実際に論理演算を行うための論理演算
ブロックとを用い、（ロ）あるビット幅を持つデ−タを
高速に伝播させ、デ−タストリ−ムを構成するためのバ
ス型配線領域を持ち、（ハ）バス型配線領域と同期レジ
スタ間のデ−タの抽出／挿入を行うためのバス線選択回
路とバス型配線領域を有効利用するためのバス線終端回
路を有し、（ニ）デ−タストリ−ム内の任意の場所から
外部への入出力を簡単に取り出せるようにし、これらの
機能をプログラム可能にする。また、複数のデバイスに
またがってデ−タストリ−ムを形成し、パイプライン的
な処理の流れをとれるように、均質な回路構成とする。
これにより、回路規模の大小によらずに、論理演算ブロ
ックとその結合関係をプログラムすることができるの
で、ディジタル通信処理における殆んど全ての処理回路
を実現することができる。

【０００７】

【実施例】以下、本発明の実施例を、図面により詳細に
説明する。図１は、本発明の第１の実施例を示すディジ
タル処理回路の構成図である。図１において、１はデ−
タ入力端子、２はデ−タ入力セレクタバッファ、３はデ
−タ出力端子、４はデ−タ出力セレクタバッファ、５は
バス型配線領域、６はバス線終端子、７−１〜７−１２
は数ビット幅の同期レジスタ、８−１〜８−１２はある
ビット幅を持つデ−タを処理するためのプログラム可能
な論理演算ブロック、９はバス型配線領域５内のバス線
と同期レジスタ７あるいは論理演算ブロック８の入力信
号線および出力信号線を結ぶためのプログラム可能なバ
ス線選択回路、１０は論理演算ブロック８の機能および
バス線選択回路９の選択バス線、バス線終端子のＯＮ／
ＯＦＦをプログラムするためのコントロ−ラである。本
実施例のディジタル処理回路は、ディジタル通信処理の
処理対象となる２進数表現によるデ−タをある単位（バ
イトないしワ−ド）で捉え、時系列であるディジタルデ
−タを空間列に変換して処理を行えるようにレジスタ７
を複数用意し、論理関数演算素子８とレジスタ７の組み
合わせという最も基本的な回路単位をパイプライン的に
接続した処理の流れを構成する。また、ディジタルデ−
タ通信において、大きな意味を持つデ−タの時間的な位
置をデ−タにタグ（修飾デ−タ）をつけることにより具
体的に表わし、タグ情報に基づいて逐次的にデ−タ処理
を行うことにより、処理のパイプライン化を図れるよう
に幅の広いデ−タストリ−ムを構成できるようにした。

【０００８】図１に示すように、本実施例では、次のよ
うな具体的手段を具備する。（ａ）ディジタルデ−タ通信処理に必要な要素である数
ビット幅のレジスタ７、および数ビット入力の論理関数
（演算）ブロック８、外部回路との信号のやりとりを行
う数ビット幅の入力ブロック２、および出力ブロック４
を具備する。（ｂ）数ビット幅のバス型配線領域５を具備することに
より、あるビット幅を持つデ−タ単位を高速に伝搬させ
ることができ、バス型であるためにデ−タストリ−ムの
構成を容易にする。（ｃ）レジスタ７、論理関数（演算）ブロック８、入力
ブロック２および出力ブロック４の全てのデ−タ入出力
端子とバス型配線領域５の一部ないし全部の信号線を接
続させるためのバス線選択回路９と、バス型配線領域５
の一部ないし全部の信号線をある場所で終端させるため
のプログラム可能な終端子を１つないし複数個具備する
ことにより、レジスタ７、論理関数（演算）ブロック
８、入力ブロック２、出力ブロック４間の自由な配線を
可能としている。（ｄ）数ビット幅のレジスタ７および数ビット入力の論
理関数（演算）ブロック８、外部回路との信号のやりと
りを行う数ビット幅の入出力ブロック各々のブロックへ
の入出力信号線をバス型配線領域５と結合可能にするこ
とにより、バス状に形成されたデ−タストリ−ムの任意
の位置への全体回路外部からの入力信号の挿入、任意の
位置から全体回路外部への信号の取り出しを可能にす
る。

【０００９】さらに、本実施例では、従来のプログラム
可能な論理デバイスの応用を制限していた高速ディジタ
ル通信処理への適用を可能とし、低速システムでは回路
の利用効率を上げるための手段として、次のようなもの
を具備する。（ｅ）高速な処理を要求する回路においては、システム
クロックに同期して確実に入力デ−タ時系列を逐次的に
伝搬させ、レジスタ７から他のレジスタ７へデ−タが伝
搬する間に処理が完了していることを保証するため、デ
−タ処理のための論理回路をレジスタ間に挟み込む形と
する。（ｆ）比較的低速なシステムクロックでの動作が要求さ
れる回路では、処理の基本的特徴は同じであるが、その
組み合わせが複雑となる場合が多く、１つのデバイスで
は処理できない場合も想定される。そこで、このような
場合には、デバイスを縦列に接続して機能を拡張できる
ように、レジスタ７と論理関数ブロック８を１つのブロ
ックとして、このユニットを均一に配列した構造とす
る。（ｇ）バス型配線領域５上に任意のバス線を選択できる
ようなプログラム可能なバス線選択回路９を、レジスタ
・論理回路ブロックのユニット毎に用意し、任意論理関
数ブロック８間のレジスタ７を介さない直接接続や、処
理デ−タをデ−タストリ−ムと逆方向に伝搬するフィ−
ドバックを可能にする。さらに、複数論理関数ブロック
へのデ−タの同報も可能にする。このような自由な配線
を可能にすることにより、回路の利用効率を高めること
ができる。また、高速な処理が要求される回路では、処
理対象デ−タのシリアル／パラレル展開の際に多点に展
開して、要求システムクロックを落して処理する必要が
ある。本実施例では、このバス型配線５とバス線選択回
路９の配置によりパラレル展開され、数個のデバイスに
割り当てられた複数のデ−タストリ−ムを各デバイスの
入出力ブロックから取り込み、実際にデ−タ処理を行う
論理関数ブロックに任意の位置で統合することを可能に
する。

【００１０】（入出力セレクタバッファ）図２は、図１
における入力セレクタバッファの内部詳細図であり、図
３は、同じく出力セレクタバッファの内部詳細図であ
る。図２，図３において、１１は外部デ−タ入力端子１
をバス型配線領域５内のバス線に選択的に結合するため
のバス線選択回路、１２はバス型配線領域５内のバス線
を外部デ−タ出力端子３に選択的に結合するためのバス
線選択回路、１３は入力側についてはバス線選択回路１
１とバス型配線領域５内の各バス線間に存在し、また出
力側については、バス線選択回路１２と外部デ−タ出力
端子３の間に存在し、信号劣化防止と信号波形整形用の
バッファである。なお、バス線選択回路１１，１２内の
機能については後述する。（同期レジスタ）図４は、図１における同期レジスタの
内部詳細図である。図４（ｂ）に示すように、１４は１
ビット入力１ビット出力のデ−タラッチであって、クロ
ックに同期して動作する。同期レジスタ７は、図４
（ａ）に示すように、この１ビット入力１ビット出力の
デ−タラッチ１４を１つないし複数個配列した構成をと
り、それらの入出力信号線はまとめてバス選択回路９に
接続される。また、これらを駆動するためのクロック信
号線１５も、バス線選択回路９に接続される。また、図
４（ａ）に示すように、同期レジスタ７を構成する１ビ
ット入力１ビット出力のデ−タラッチ１４は、その入力
クロック信号を有効／無効にするための信号（クロック
イネ−ブルＥＣ）と、内部の記憶をリセットするための
信号（ＲＳＴ）を備えたものでもよく、これらの信号線
もバス線選択回路９に接続される。

【００１１】（論理演算ブロック）図５、図６および図
７は、図１における論理演算ブロックの内部構成図であ
る。以下、説明の都合上、論理演算ブロック８の入力数
をｎｆ、出力数をｍｆとする。図５において、１６はｍ
ｆ×２のｎｆ乗ビットの容量を持つメモリ、１７は論理
演算ブロック８のｎｆビット入力をそのままアドレスと
して解釈し、メモリ１６に記憶されている対応したデ−
タを読み出して、論理演算ブロック８の出力ｍｆとして
与えるメモリ管理ユニット（ＭＭ）である。メモリ管理
ユニット１７は、論理演算ブロック機能プログラムコン
トロ−ルユニット１０からのプログラム信号線１８がア
クティブになった場合には、論理演算ブロック８内のメ
モリ１６の内容をプログラムするために使用される。本
実施例では、メモリ１６を利用することにより論理演算
ブロック８において、ｎｆ入力ｍｆ出力の任意の論理関
数を実現できる。なお、メモリ１６の内容を書き換える
場合には、メモリ管理ユニット１７を書き込みモ−ドに
することにより書き換えができる。これによって、プロ
グラム可能な論理ブロックが実現できる。図５では、ｎ
ｆ入力ｍｆ出力の任意の論理関数がプログラム可能であ
るが、実際には、ｎｆ入力ｍｆ出力の全ての論理関数の
集合のサブセットが実現できればそれで十分の場合もあ
る。図６は、論理演算ブロックの第２の実施例を示す図
であって、上述のような論理関数の集合サブセットを実
現した場合のブロック図である。ここでは、アドレスデ
コ−ダ１９を用いることにより、論理関数ブロックのｎ
ｆビット入力をｋｆビット（ｋｆ＜ｎｆ）に縮退させる
ことにより対応することができる。デコ−ダ１９のデコ
−ド規則もプログラム可能にすれば、論理関数集合のサ
ブセットを選択できることになる。なお、図５、図６に
示した実施例は、ルックアップテ−ブル方式である。

【００１２】図７は、論理演算ブロックの第３の実施例
を示す図であって、論理関数の実現をメモリ読み出しに
よるルックアップテ−ブル方式によらずに、メモリの記
憶内容を論理ゲ−トのパラメ−タとして用いる方式であ
る。図７において、２０は機能を固定した論理関数を実
現するブロック（ＦixedＬogic Ｃell)、２１は固定論
理関数ブロック２０へのパラメ−タ入力を記憶するため
のメモリ、２２はそのメモリを制御するためのコントロ
−ラである。この論理演算ブロック８が実現するｎｆ入
力ｍｆ出力論理関数ｇを次式（１）で示す。 (ｙ₀，ｙ₁，・・ｙｍ_-1)＝ｇ(ｘ₀，ｘ₁，・・・ｘｎｆ_-1，ｑ₀，ｑ₁，・・・ｑｈｆ_-1) ・・・・・・・・・・・・・・・・・・・・・・（１）ここで、（ｘ₀，ｘ₁，・・・ｘｎｆ_-1）は入力ビット列、
（ｙ₀，ｙ₁，・・ｙｍ_-1）は出力ビット列、（ｑ₀，ｑ₁，
・・・ｑｈｆ_-1）は論理演算ブロック８内のメモリ２１に
記憶されている内容である。論理関数ｇは固定である
が、ｇの入力となっているビット列（ｑ₀，ｑ₁，・・・ｑ
ｈｆ_-1）の内容をプログラムすることにより、結果的に
論理関数ｇの機能をプログラムすることになる。この方
法では、ｎｆ入力ｍｆ出力の任意の論理関数のうち、あ
るサブセットを実現することができる。なお、この他に
プログラム可能な論理演算ブロック８の実現方法として
は、既存のゲ−トアレイのようなフュ−ズ／アンチフュ
−ズを用いた構成のものがある。

【００１３】（バス線選択回路）図８は、図１における
バス線選択回路の構成図である。図８において、破線で
囲まれた部分がバス線選択回路９である。２３はバス型
配線領域５のバス線、２４は論理演算ブロック８と同期
レジスタ７からの出力信号線と入力信号線に接続される
信号線、２５はバス線２３と信号線２４とをショ−トす
るための素子であり、ショ−トのＯＮ／ＯＦＦをプログ
ラムすることが可能である。この素子２５は、ゲ−トで
構成してもよく、またバストランジスタを用いてもよ
い。図８の構成を用いた場合には、信号線をショ−トさ
せる素子２５のＯＮ／ＯＦＦをＳＲＡＭ等でコントロ−
ルすることにより、論理演算ブロック８と同期レジスタ
７からの入出力信号線の延長である信号線２４の各線
を、バス型配線領域５内の信号線２３のうちの任意の信
号線を１本ないし複数本選択して結合することができ
る。その結果、論理演算ブロック８と同期レジスタ７間
のバス型配線領域５を用いた任意の結合関係を、プログ
ラムによりコントロ−ルすることができる。図８では、
選択できるバス線２３は、バス型配線領域５内の全ての
バス線２３に渡っているが、実際にはそのサブセットで
もよい。

【００１４】（バス線終端子）図９、図１０は、図１に
おけるバス線終端子の構成図である。図９において、６
はバス線終端子であって、その詳細図を図１０に示す。
同期レジスタ７の入出力信号と論理演算ブロック８の入
出力信号をバス型配線領域５を介して接続する際に、バ
ス線選択回路９を用いて配線をプログラムした例を示し
ている。バス線の殆んどは配線に用いられた場合、バス
衝突により新たな配線用バス線が確保できないときに
は、バス線終端子６を用いてバス線を複数のセグメント
に分割することができる。これにより、バス線を有効利
用することができる。バス線終端子６の内部構成は、図
１０に示すように、記憶要素２６とバッファ２７を組み
合わせた構成となっている。図９の構成では、選択でき
るバス線は、バス型配線領域５内の全てのバス線に渡っ
て終端可能な例を示しているが、実際にはそのサブセッ
トでもよく、バス型配線領域５内のいくつかのバス線を
終端するものでもよい。

【００１５】（プログラム可能な機能をプログラムする
ためのコントロ−ラ）図１１は、図１におけるプログラ
ムコントロ−ラの構成図である。図１１において、１０
はプログラムコントロ−ラ、６はバス線終端子、８は論
理演算ブロック、９はバス線選択回路である。また、２
８はプログラムのための各記憶要素にプログラム制御信
号を伝搬するためのプログラム制御信号線であって、論
理演算ブロック８、バス線選択回路９、バス線終端子６
内のプログラムを記憶するための記憶要素を制御する。
３０は各記憶要素に対して、あるデ−タを記憶すべき位
置を指し示すためのアドレスバスであり、３１はプログ
ラムすべきデ−タをあるデ−タ単位で伝搬するためのデ
−タバスであり、３２はプログラムコントロ−ラ１０を
制御する信号を入力セレクタバッファ２から得るための
信号線である。例えば、記憶要素をＳＲＡＭで構成した
場合には、上述のアドレスバス、デ−タバス、プログラ
ム制御信号線を用いて一般のＳＲＡＭをプログラムする
場合と同じような方法でプログラムすることが可能であ
る。つはり、プログラムコントロ−ラ１０は、一般のＳ
ＲＡＭをプログラムするための回路でよい。さらに、ア
ドレスバス３０およびデ−タバス３１は、バス型配線領
域５内に設置すればよい。

【００１６】（基本回路の構成）図１２、図１３は、論
理演算ブロックの構成図であって、図１２は無記憶型論
理演算機能ブロック、図１３は記憶型論理演算機能ブロ
ックを示している。ディジタル通信処理回路は、同期回
路で構成され、適当な規模を持つ論理演算機能ブロック
の複合体であると考えることができる。それらの論理演
算機能ブロックは、（ａ）無記憶型と（ｂ）記憶型の２
種類に分類できる。無記憶型論理演算とは、演算の結果
が現在の入力デ−タのみに依存するものであり、実際に
ディジタル回路を構成すると、その内部には記憶素子は
存在しないことになる。一方、記憶型論理演算とは、演
算の結果が過去の入力および演算結果にも依存するもの
であって、実際のディジタル回路の構成ではその内部に
記憶素子を必要とする。同期式のディジタル回路の場合
には、図１３に示すように記憶素子としてＤラッチを用
いればよい。図１２において、無記憶型論理演算ブロッ
クは、ｎビット入力ｍビット出力の論理関数を実現する
ための回路で構成される。本実施例では、論理演算ブロ
ック８に相当する。また、図１３において、記憶型論理
演算ブロックは、ｎビット入力ｍビット出力の論理関数
を実現するための回路と、出力ｍビット中ｋビットをフ
ィ−ドバックする形で、Ｄラッチ群を通した形で構成さ
れる。本実施例では、論理演算ブロック８と同期レジス
タ７の組み合わせにより実現されている。図１４は、記
憶型論理演算ブロックの構成例を示す図である。図１４
において、８−ａ，８−ｂは論理演算ブロック、７−
ａ，７−ｂは同期レジスタである。論理演算ブロック８
−ａの出力の一部をバス線選択回路９−ａ、９−ｂのプ
ログラムにより同期レジスタ７−ａの入力に結合し、対
応する出力を再び論理演算ブロック８−ａの入力に結合
する。本実施例では、８−ａが７−ａの同期レジスタの
一部を用いてフィ−ドバックル−プを構成し、記憶型論
理演算ブロックを形成している。このように、バス型配
線領域５およびバス線選択回路９を用いて論理演算ブロ
ックと同期レジスタの結合関数をプログラムすることに
より、無記憶型論理演算機能ブロック、記憶型論理演算
ブロックともに構成が可能である。

【００１７】（基本回路の組み合わせ・低速〜一般のデ
ィジタル通信処理回路の場合）図１５は本発明のディジ
タル同期回路の基本形を示す図であり、図１６は同じく
ディジタル処理回路の構成のうち、直列的接続および並
列的接続と同報的接続の図であり、図１７は同じくワイ
ヤ−ドＡＮＤ接続構成を示す図である。一般に、無限ビ
ット幅の入力デ−タを受け取り、演算結果として無限ビ
ット幅の出力デ−タを出力できる無限ビット幅の状態記
憶を持つ記憶型論域演算ブロックが構成できるならば、
その論理演算機能をプログラムすることにより任意の同
期式ディジタル通信処理回路が実現できる。しかし、実
際には、無限のビット幅を持つ処理回路は実現不可能で
ある。そこで、対象となる同期式ディジタル通信処理回
路を実現するために、有限のビット幅のデ−タを処理で
きる無記憶型／記憶型の論理演算ブロックを組み合わせ
て用いることになる。図１５に示すように、対象とする
ディジタル通信処理回路をＮビット幅入力、Ｍビット幅
出力の論理演算、Ｋビット幅状態記憶を用いて設計する
場合を考える。この対象回路を、ｎビット幅入力、ｍビ
ット幅出力の論理演算回路とｋビット幅状態記憶回路を
持つ論理演算ブロック複数個を組み合わせて実現する。
このときの各論理演算ブロック間の接続形状は、図１６
の（１）に示すように、一部ないし全部の入出力信号を
直列に接続するか、または、その一形状としてフィ−ド
バック接続を許す接続と、図１６の（２）に示すよう
に、一部ないし全部の入力信号を並列に接続するか、ま
たは、ある論理演算ブロックからの出力より、同報的に
複数の論理演算ブロックへ信号を伝搬することを許す接
続と、図１７に示すように、複数の論理演算ブロックの
出力信号を結合して、Ｗired-Ａndの実現を許す接続の
３種類を実現できれば望ましい。

【００１８】図１８は、本発明における論理演算ブロッ
クと同期レジスタの結合実施例の図である。本発明にお
いては、図１６，図１７に示す全ての論理演算ブロック
ないし同期レジスタ間の結合関係を、バス型配線領域５
とバス線選択回路９を用いて構成することができる。図
１８において、８−ａ〜８−ｄは論理演算ブロック、７
−ａ〜７−ｄは同期レジスタ、９−ａ〜９−ｈは各々バ
ス線選択回路の領域であり、実線の配線はバス線選択回
路のプログラム内容を示している。同期レジスタ７−ａ
の出力信号は、バス線選択回路９−ａ，９−ｂを用いて
論理演算ブロック８−ａの入力と結合される。さらに、
論理演算ブロック８−ａの出力は、９−ｂと９−ｃを用
いて同期レジスタ７−ｂの入力と結合される。このよう
な過程を繰り返すことにより、同期レジスタと論理演算
ブロックの直列接続が実現できる。また、同期レジスタ
７−ａの出力は、バス線選択回路９−ｂおよび９−ｄの
プログラム内容による配線により、論理演算ブロック８
−ａおよび８−ｂに分配される。このように、バス型配
線領域５の特徴を生かして同期レジスタと論理演算ブロ
ックの並列接続が実現される。さらに、論理演算ブロッ
ク８−ｃの出力信号と、論理算ブロック８−ｄの出力信
号は、各々バス線選択回路９−ｆと９−ｈを用いて同一
のバス線に載せられる。バス線上では２つの出力信号が
衝突する形になるが、この接続によりＷired-ＡＮＤが
実現されて、その結果をバス線選択回路９−ｇの設定に
より同期レジスタ７−ｄに入力することで、Ｗired-Ａ
ＮＤの結果を取り出せたことになる。このように、本発
明では、バス型配線領域５とバス線選択回路９による同
期レジスタおよび論理演算ブロック間の結合を実現する
ので、ディジタル通信処理を実現するための全ての論理
回路を効率的に構成することが可能である。

【００１９】（高速ディジタル通信処理回路の場合）図
１９は、本発明におけるパイプライン処理構成例を示す
図である。本発明の回路を用いて、高速ディジタル通信
処理回路を実現する場合、論理演算ブロック８を多段に
結合すると、演算遅延時間が多くなって、高速な処理に
対応することができなくなる。そこで、対象となる処理
回路の適当な位置に同期レジスタ７を挿入することによ
り、回路のスル−プットを改善する。本発明では、論理
演算ブロック８、同期レジスタ７、論理演算ブロック
８、同期レジスタ７、・・・・・という順序で、パイプ
ライン構成を簡単かつ効率的に実現できるので、同期レ
ジスタ７間に行われる処理の遅延を保証し、高速ディジ
タル通信処理回路を実現することができる。図１４にお
いて、１はデ−タ入力端子、２はデ−タ入力セレクタバ
ッファ、７−１，７−２は同期レジスタ、８−１，８−
２は論理演算ブロックである。また、５はバス型配線領
域、９−１〜９−４はバス線選択回路である。デ−タ入
力端子１から入力されたデ−タは、デ−タ入力セレクタ
バッファ２のバス線選択回路９−１の設定によって、同
期レジスタ７−１の入力に結合される。対応する同期レ
ジスタ７−１の出力は、バス線選択回路９−１および９
−２の設定によりバス型配線領域５を介して論理演算ブ
ロック８−１の入力に結合される。論理演算ブロック８
−１の出力は、バス線選択回路９−２および９−３の設
定により、バス型配線領域５を介して同期レジスタ７−
２の入力に結合される。同期レジスタ７−２の出力は、
バス線選択回路９−３および９−４の設定により論理演
算ブロック８−２の入力に、バス型配線領域５を介して
結合される。このような過程を繰り返すことにより、同
期レジスタ７、論理演算ブロック８、同期レジスタ７、
論理演算ブロック８の順序の繰り返しで、パイプライン
処理の構成が簡単に実現できる。

【００２０】（処理信号の流れと、ディジタル通信処理
回路への具体例）図２０は、図１の実施例を用いて、実
際にディジタル通信処理回路を実現した場合の構成図で
ある。図２０において、デ−タ入力端子１からｘビット
並列で入力されたデ−タは、入力セレクタバッファ２を
介してバス型配線領域５内に包含されるｘ本のバス線に
載せられる。これらの信号線と同期レジスタ７−１の各
レジスタの入力端子のうち、ｘビットをバス線選択回路
９−１を用いて結合することにより、ｘビット並列入力
デ−タは同期レジスタ７−１内のｘ個のＤラッチに入力
される。このとき、同期レジスタ７−１の総入力数をｎ
_Rとすると、残りのｎ_R−ｘ個のＤラッチはバス線選択回
路９−１を用いて他のバス線と結合することにより、対
象となるシステムの他の場所で利用することができる。
同期レジスタ７−１によりラッチされたｘビットのデ−
タは、同期レジスタ７−１から出力されて、バス線選択
回路９−１に入力される。バス線選択回路９の選択をプ
ログラムすることにより、同期レジスタ７を通過したｘ
ビットのデ−タをバス型配線領域５内のバス線に載せ換
えることができる。また、この選択されたｘビットのバ
ス線からバス線選択回路９−２を用いて、論理演算ブロ
ック８−１の入力信号線と結合することにより、ｘビッ
トのデ−タが論理演算ブロック８に入力されて演算が実
施される。このとき、論理演算ブロック８−１の総入力
数をｎ_F（ｎ_F＞ｘ）とすれば、残りのｎ_F−ｘ入力は、
バス線選択回路９をプログラムすることにより、他のバ
ス線と結合されて他の同期レジスタおよび論理演算ブロ
ックの出力を論理演算ブロック８−１の入力として用い
ることができる。

【００２１】ここで、論理演算ブロック８−１の論理演
算機能はプログラム可能であるため、ｘビット幅の入力
デ−タに対して任意の処理を施すことができる。論理演
算ブロック８の出力をバス線選択回路９を用いてバス型
配線領域５内のあるバス線に載せることにより、これを
順次繰り返していけば、同期レジスタ７、論理演算ブロ
ック８、同期レジスタ７、・・・・の順序でパイプライ
ン的な結合形態が容易に実現できる。また、前述の（基
本回路の組み合わせ）の欄において述べたように、バス
線選択回路９のプログラムによりバス型配線領域５を介
して、論理演算ブロック８のフィ−ドバックを含む直列
的接続、並列的接続、同報的接続、Ｗired−Ａnd接続が
いずれも可能であるため、デ−タ入力セレクタバッファ
２からデ−タ出力セレクタバッファ４の間の一連の処理
を、論理演算ブロック８と同期レジスタ７を適当に組み
合わせてディジタル通信処理に必要な種々の回路を実現
することができる。さらに、入力セレクタバッファ２お
よび出力セレクタバッファ４においても、バス型配線領
域５から選択的にバス線を選択することができる。その
結果、論理演算ブロック８、同期レジスタ７の組み合わ
せにより構成されるディジタル通信処理回路内におい
て、論理演算ブロック８および同期レジスタ７の入出力
端子とバス線選択回路９を用いて結合可能であるため、
対象となる通信処理回路の任意の位置に外部からデ−タ
を入力し、または外部へデ−タを取り出すことができ
る。

【００２２】（具体的な通信処理回路の構成）図２１
は、本発明の一実施例を示すもので、ディジタル処理回
路上にディジタル通信処理回路の１つであるフレ−ム同
期回路を実現した回路図である。ここでは、入力デ−タ
は８ビットパラレル信号を１単位（１バイト）とし、１
フレ−ム１６バイト以下とする。フレ−ム同期パタ−ン
は、フレ−ム先頭４バイトとし、処理回路は内部にカウ
ンタを持ち、同期パタ−ン検出時の時刻を確認して、フ
レ−ム同期外れが発生していないか否かを確認する。図
２１において、１はデ−タ入力端子、２はデ−タ入力セ
レクタバッファ、５はバス型配線領域、つまりバス線の
集合である。９はバス線選択回路であって、各配線通り
にプログラムする。７−１〜７−５はそれぞれ数ビット
幅（８ビット以上）の同期レジスタ、８−１〜８−７は
それぞれ数ビットの入出力を持つ機能をプログラムする
ことが可能な論理演算ブロックである。ここでは、８ビ
ット入力８ビット出力の任意の論理関数を実現できるも
のとする。以下、この回路の動作を説明する。（ａ）プログラム図２１の回路をフレ−ム同期回路として使用するために
は、各論理演算ブロック８の機能、バス線選択回路９内
でのバス線と同期レジスタ７および論理演算ブロック８
の入出力信号を接続するための機能をプログラムする必
要がある。論理演算ブロック８−１は、カウンタの機能
をプログラムする。ここでは、カウンタ回路に必要なレ
ジスタとして、同期レジスタ７−１内部の４ビット分の
同期レジスタを使用する。また、８−２はカウンタの出
力を受けて、ある時刻に信号を出力するための回路とし
てプログラムする。また、論理演算ブロック８−３〜８
−６は、それぞれフレ−ム同期パタ−ン４バイトのうち
１バイト分のパタ−ン検出を行い、入力デ−タとの一致
が確認されると、信号を発生する機能をプログラムす
る。論理演算ブロック８−７は、入力される全ての１ビ
ット信号が真の時に真を出力する機能をプログラムする
（５ビットのＡＮＤ）。バス線選択回路９によるバス型
配線領域５内の設定は、次の（ｂ）動作により述べる。

【００２３】（ｂ）動作デ−タ入力端子１から入力された８ビットの並列デ−タ
は、デ−タ入力セレクタバッファ２内のバス線選択回路
１１の設定により、バス型配線領域５内のバス線８ビッ
ト分に載せられる。なお、デ−タ入力セレクタバッファ
２のバス線選択機能も、バス線選択回路９と同じ方法で
プログラムできる。このデ−タバスは、バス線選択回路
９−３の設定により同期レジスタ７−２の入力信号に接
続され、同期レジスタ７−２によりラッチされる。同期
レジスタ７−２の出力は、再びバス線選択回路９−３の
設定により別のバス線に載せられる。このバス線は、バ
ス線選択回路９−５により同期レジスタ７−３の入力信
号に接続され、同期レジスタ７−３によりラッチされ
る。同期レジスタ７−３の出力は、バス線選択回路９−
５の設定により憩のバス線に載せられる。このバス線
は、バス線選択回路９−７の設定により同期レジスタ７
−４の入力信号に接続され、同期レジスタ７−４により
ラッチされる。同期レジスタ７−４の出力は、バス線選
択回路９−７の設定により別のバス線に載せられる。こ
のバス線は、バス線選択回路９−９の設定により、同期
レジスタ７−５の入力信号に接続され、同期レジスタ７
−５によりラッチされる。同期レジスタ７−５の出力
は、バス線選択回路９−９の設定により別のバス線に載
せられる。各同期レジスタ７は、入力デ−タが供給され
るクロックと同期しているため、デ−タ入力端子１に入
力される８ビット並列デ−タの時系列の連続する４バイ
トは同期レジスタ７−２〜７−５に展開されることにな
る。

【００２４】また、同期レジスタ７−２〜７−５の出力
は、それぞれバス線選択回路９−６、９−８、９−１
０、９−１２の設定により論理演算ブロック８−３〜８
−６の入力にも分配される。論理演算ブロック８−３〜
８−６は、８ビット（１バイト）のデ−タを入力とし、
そのデ−タがあるパタ−ンに一致した場合に、出力８ビ
ットのうちの１ビットを真として出力するようにプログ
ラムされているため、論理演算ブロック８−３〜８−６
の各出力で４バイト分のフレ−ム同期パタ−ンの検出が
行える。これらの出力（１ビット分）は、それぞれバス
線選択回路９−６、９−８、９−１０、９−１２の設定
により別々のバス線に載せられる。これらのバス線は、
バス線選択回路９−１３の設定により論理演算ブロック
８−７の入力として分岐される。一方、論理演算ブロッ
ク８−１の４ビット分の出力は、バス線選択回路９−２
の設定によりバス線に載せられ、再びバス線選択回路９
−１の設定により同期レジスタ７−１の入力に接続され
る。このデ−タ４ビットは、同期レジスタ７−１内でラ
ッチされ、その４ビットの出力はバス線選択回路９−１
の設定によりバス線に載せられ、そのバス線はバス線選
択回路９−２の設定により論理演算ブロック８−１の入
力に接続される。この設定により、同期レジスタ７−１
と論理演算ブロック８−１とはル−プ接続されることに
なる。論理演算ブロック８−１は、同期レジスタ７−１
とル−プ接続されることにより４ビットバイナリカウン
タを構成するように機能をプログラムされているため、
この接続により４ビットバイナリカウンタが構成され
る。

【００２５】その出力は同期レジスタ７−１の出力に一
致しており、バス線上に載せられているその信号は、バ
ス線選択回路９−４の設定により論理演算ブロック８−
２の入力４ビット分に接続される。論理演算ブロック８
−２は、入力の４ビット（時刻に相当）があるパタ−ン
に一致した場合に、出力として８ビットのうちの１ビッ
トを真にするようにプログラムされている。その出力１
ビットは、バス線選択回路９−４の設定により再び別の
バス線に載せられる。そのバス線は、バス線選択回路９
−１３の設定により論理演算ブロック８−７の入力に接
続される。論理演算ブロック８−７は、入力５ビットが
全て真であるとき、出力１ビットを真とするようにプロ
グラムされている。この出力をバス線選択回路９−１３
の設定により再びバス線に載せれば、バス型配線領域５
内のバス線にフレ−ム先頭のバイトデ−タ８ビットが、
論理演算ブロック８−７からのフレ−ム同期パタ−ン一
致検出信号１ビットと同時に現われる。これは、タグ情
報付きデ−タと考えることができる。結局、図２１に示
す回路により、フレ−ム同期回路が実現できたことにな
る。また、結果のデ−タは、バス型配線領域５内のバス
線に載っているため、本実施例の回路では、他の論理演
算ブロックおよび同期レジスタを用いて論理演算ブロッ
クの機能とバス線の選択をプログラムすることにより、
実現できる回路の入力として使用できる。例えば、タグ
付きデ−タの逐次処理の入力となる。

【００２６】（基本構成−その２）図２２は、本発明の
第２の実施例を示すディジタル処理回路の構成図であ
る。高速ディジタル通信処理回路では、論理演算ブロッ
クを多段に結合して論理演算の遅延時間を大きくするこ
とができない。そのために、対象とする処理回路の適当
な位置に同期レジスタを挿入することにより、回路のス
ル−プットの向上を図る。このような方法を用いて高速
なシステムクロックを持つ回路を構成すれば、入力デ−
タを受けてから出力を得るまでの遅延は大きくなるが、
スル−プットとしてのシステムクロックは低下しない。
これは、マイクロプロセッサにおけるパイプライン処理
の手法と同じである。第２の実施例では第１の実施例に
比べて、特に同期レジスタ、論理演算ブロック、同期レ
ジスタ、論理演算ブロック、・・・・・・・の順序のパ
イプライン構成を強化した配置を持っものである。図２
２において、３３はデ−タ入力端子、３４はデ−タ入力
セレクタバッファ、３５はデ−タ出力端子、３６はデ−
タ出力セレクタバッファ、３７はバス型配線領域、３８
−１〜３８−５はそれぞれ数ビット幅の同期レジスタ、
３９−１〜３９−４はそれぞれ数ビット入力−数ビット
出力の論理演算ブロック、４０−１〜４０−５それぞれ
バス線選択回路、４１−１〜４１−３はそれぞれバス線
終端子である。また、４３は論理演算ブロック３９をプ
ログラムするためのコントロ−ラ、４４はおよびバス線
選択回路４０の選択機能とバス線終端子４１のバス線終
端のＯＮ／ＯＦＦをプログラムするためのコントロ−ラ
である。

【００２７】図２２では、同期レジスタ３８の出力端子
と論理演算ブロック３９の入力端子とを直結して１つの
ユニットとし、論理演算ブロック３９の出力と次の同期
レジスタ３８の入力を直接結合して、同期レジスタ、論
理演算ブロック、同期レジスタ、論理演算ブロック、・
・・・というパイプラインを構造上用意する。また、同
期レジスタ３８と論理演算ブロック３９間の直接結合に
より、パイプライン処理のデ−タストリ−ム上で高速に
デ−タが伝搬できることを保証している。同期レジスタ
３８と論理演算ブロック３９とを合わせたユニット間か
らバス型配線領域３７に、バス選択回路４０を経由して
信号を伝搬するための分岐配線４２を用意している。各
部の構成は、第１の実施例と殆んど同じであって、第１
の実施例との差は、同期レジスタ３８と論理演算ブロッ
ク３９とを直接結合し、それらを直列に結合したパイプ
ライン処理用のデ−タストリ−ムが構造上用意されてい
ることである。以下、第２の実施例の動作を説明する。

【００２８】（ａ）プログラム第２の実施例を用いてディジタル通信処理回路を実現す
る場合には、論理演算ブロック３９の論理演算の機能
と、バス線選択回路４０のバス線選択の機能と、バス線
終端子４１のバス線終端のＯＮ／ＯＦＦを、それぞれプ
ログラムする必要がある。これらをプログラムするため
のデ−タは、デ−タ入力端子３３から与えられることに
より、デ−タセレクタバッファ３４を経由して、論理演
算ブロックをプログラムするためのコントロ−ラ４３、
およびバス線選択回路４０とバス線終端子４１をプログ
ラムするためのコントロ−ラ４４に送られる。この信号
を受けて、コントロ−ラ４３および４４は、論理演算ブ
ロック３９、バス線選択回路４０、バス線終端子４１の
機能を決定する記憶要素に対してプログラムを行う。図
２３、図２４は、図２２におけるプログラム系の動作説
明図である。論理演算ブロック３９は、数ビット幅の入
力デ−タをアドレスとしてそれを適当な幅にデコ−ドす
るデコ−ダ４５、デコ−ドされたデ−タをアドレスとし
て記憶された数ビット幅のデ−タを出力するメモリ４
６、そのメモリの内容をプログラムするためのコントロ
−ラ４７を具備することにより、数ビット入力／出力の
プログラム可能な論理演算を行うことができる。バス線
選択回路４０は、図２４（ａ）に示すように、入力信号
線４８と出力信号線４９とバス型配線領域３７内のバス
線とを結合するためのスイッチ５０と、そのスイッチ５
０のＯＮ／ＯＦＦをコントロ−ルするための記憶素子５
１から構成される。この場合に、スイッチ５０は、論理
回路で構成してもよく、またパストランジスタ等の素子
で構成してもよい。バス線終端子４１は、図２４（ｂ）
に示すように、バス型配線領域３７内のバス線の接続を
接続／切断するためのスイッチ５３と、スイッチ５３を
コントロ−ルするための記憶素子５２から構成される。
この場合に、スイッチ５３は、双方向のトライステ−ト
バッファの組合わせ５３を用いて構成することができ
る。このような構成を用いれば、論理演算ブロック３９
の機能を決定するための記憶要素４６、バス線選択回路
４０の機能を決定するための記憶要素５１、バス線終端
子４１の機能を決定するための記憶要素５２を、コント
ロ−ラ４３、４４を用いてプログラムすることにより、
本発明の回路自体の機能が決定されることになる。

【００２９】（ｂ）動作図２２の回路の動作を述べる。論理演算ブロック３９−
１〜３９−４をプログラムすることにより、同期レジス
タ３８−１→論理演算ブロック３９−１→同期レジスタ
３８−２→論理演算ブロック３９−２→・・・・同期レ
ジスタ３８−５の順序のパイプライン処理のための回路
構成ができる。このパイプラインは、デ−タ入力端子３
３から入力されたデ−タが、デ−タ入力セレクタバッフ
ァ３４を経由して同期レジスタ３８−１に入力されて、
パイプライン処理が施され、同期レジスタ３８−５から
処理結果がデ−タ出力セレクタバッファ３６を経由して
デ−タ出力端子３５から出力される。バス線選択回路４
０は、このパイプライン処理の適当なステ−ジからデ−
タをバス型配線領域３７に抜き出して、バス線上を伝搬
させることにより、パイプライン処理の適当なステ−ジ
に挿入することができる。バス線選択回路４０の機能を
プログラムすることにより、パイプライン処理における
各ステ−ジの出力が他のステ−ジ（自分のステ−ジも含
む）の入力として次のクロックで参照できる。また、バ
ス型配線領域３７内のバス線は、デ−タ入力セレクタバ
ッファ３４、デ−タ出力セレクタバッファ３６の双方に
接続されているため、パイプライン処理の任意のステ−
ジの処理に外部からの入力を挿入したり、任意のステ−
ジの出力を外部に取り出したりすることができる。さら
に、バス線終端子４１は、バス線を分割することにより
バス線の有効利用を図ることができる。第２の実施例を
用いて回路を構成する場合には、このパイプライン処理
が基本動作となる。

【００３０】このように、本発明の各実施例において
は、ディジタル通信処理のデ−タ処理アルゴリズムを容
易に効率よく実現できるア−キテクチャと、その配置形
態を具備しており、さらに、論理演算ブロックの機能、
バス線選択回路の選択機能、バス線を有効に利用するた
めのバス終端子のＯＮ／ＯＦＦをＳＲＡＭ，ＥＰＲＯ
Ｍ，ＦＵＳＥ，ＡＮＴＩ−ＦＵＳＥ等の手段でユ−ザが
プログラム可能にすることにより、ディジタル通信処理
に必要な殆んど全ての回路を実現することができる。（イ）完全な同期回路としては、ある処理単位（１〜ｎ
ビット）並列の処理対象デ−タ時系列がシステムクロッ
クに同期して逐次的に入出力ブロックから取り込まれ、
そのデ−タが入出力ブロックに直結するバス型配線領域
に載せられる。このデ−タを同期レジスタおよび論理演
算ブロック毎に用意されているバス線選択回路により、
同期レジスタの入力に分岐されて、同期レジスタにラッ
チされた後、論理演算ブロックに入力されて処理を受
け、その結果を次の同期レジスタ入力にバス型配線領域
ないし直接接続要素により伝搬させる。これを逐次的に
繰り返すことにより、システムクロックに同期したパイ
プライン処理を行うデ−タストリ−ムを容易に形成する
ことができる。（ロ）入出力ブロックとしては、入出力ブロックがバス
型配線領域に直結しており、各同期レジスタと論理演算
ブロック毎に用意されているバス線選択回路で分岐させ
ることにより、バス型配線領域に載せて、任意の組の同
期レジスタないし論理演算ブロックの入力に直接外部か
らの信号を入力することができ、また任意の組の同期レ
ジスタないし論理演算ブロックの出力から直接デバイス
外部に信号を取り出すことができる。（ハ）高速性が要求されるディジタル通信処理において
は、同期レジスタと論理演算ブロックの組を連接したパ
イプライン構成により、同期回路として最小遅延で用い
ることが望ましいが、高速性よりも論理の複雑さを要求
する処理、例えば低速性の通信／伝送処理では、論理演
算ブロックどうしをバス線選択回路とバス型配線領域に
より直接結合することにより、論理の深さを増して対応
することも可能である。また、同じく、同期レジスタど
うしをバス線選択回路とバス型配線領域を用いて直接結
合することにより、簡単なメモリが構成されるので、こ
れもディジタル通信処理に必要なバッファ、ＦＩＦＯと
して利用できる。（ニ）バス終端子としては、同期レジスタと論理演算ブ
ロック間、同期レジスタ相互間、論理演算ブロック相互
間、および各々と入出力ブロック間の結合は、直接結合
要素ないしバス線選択回路を介してのバス型配線領域を
用いて実現される。その場合に、バス型配線領域を有効
利用するために１本のバス線を複数に分割して使用する
ものとして、適当な位置にバス線終端子を設置する。（ホ）論理演算ブロックの論理演算機能と、バス線選択
回路の選択設定と、バス線分割のためのバス線終端子の
ＯＮ／ＯＦＦとを、それぞれプログラム可能とすること
により、従来のプログラム可能論理素子と同じ柔軟性を
持ち、ディジタル通信処理に用いた場合に高速かつ効率
の高い回路を実現できる。（ヘ）内部の同期レジスタと論理演算ブロックの組を均
一に繰り返し配置するため、デバイス間に渡ってパイプ
ライン処理のデ−タストリ−ムを簡単に拡張することが
できる。さらに、同期レジスタと論理演算ブロックの組
毎に用意されているバス線選択回路を用いて、デバイス
への外部からの入力信号を任意の組に渡せるので、デバ
イス間に分割された複数のデ−タストリ−ムを統合、再
分散することができる。これは、超高速動作を要求する
システムで、ディジタル通信処理のための入力デ−タ時
系列を高並列に展開して、要求されたシステムクロック
を落して処理を行う場合に、デバイスを並列に配置する
ときに有効となる。このように、本実施例では、強力な
デ−タストリ−ムを構成し、パイプライン処理の実現を
容易にしているので、従来のＦＰＧＡやＰＬＤでは実現
できなかった高速な通信処理回路を実現することができ
る。

【００３１】

【発明の効果】以上説明したように、本発明によれば、
ディジタル通信処理の特質をア−キテクチャに反映した
回路構成を用いるため、ディジタル通信の高速から低速
までのあらゆる処理回路を容易に実現することができ
る。また、基本構成要素として論理演算ブロックと同期
レジスタを結合するための配線をバス型としているた
め、回路内に強力なデ−タの流れを複数本構成すること
ができ、デ−タの入口から出口まで均一構造の繰り返し
となるので、複数のデバイスを結合して用いた場合で
も、このデ−タストリ−ム構成は保持される。その結
果、回路規模の大小にかかわらず、論理演算ブロックと
その結合関係をプログラムすることにより、ディジタル
通信処理の殆んど全ての処理回路を実現することができ
る。

【００３２】

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すディジタル処理回
路の基本構成図である。

【図２】図１におけるデ−タ入力セレクタバッファの内
部構成図である。

【図３】図１におけるデ−タ出力セレクタバッファの内
部構成図である。

【図４】図１における同期レジスタの内部構成図であ
る。

【図５】図１における論理演算ブロックの第１の構成例
を示すブロック図である。

【図６】図１における論理演算ブロックの第２の構成例
を示すブロック図である。

【図７】図１における論理演算ブロックの第３の構成例
を示すブロック図である。

【図８】図１におけるバス線選択回路の内部構成例図で
ある。

【図９】図１におけるバス線終端子の応用例を示す図で
ある。

【図１０】図１におけるバス線終端子の内部構成例を示
す図である。

【図１１】図１におけるプログラムコントロ−ラの構成
例を示す図である。

【図１２】図１における無記憶型論理演算ブロックの構
成例を示す図である。

【図１３】図１における記憶型論理演算ブロックの構成
例を示す概略図である。

【図１４】図１における記憶型論理演算ブロックの構成
例を示す詳細図である。

【図１５】一般のディジタル同期回路の基本形を示す図
である。

【図１６】一般のディジタル処理回路の直列接続と並列
接続の構成を示す図である。

【図１７】一般のディジタル処理回路のＷired ＡＮＤ
接続の構成を示す図である。

【図１８】図１における論理演算ブロックと同期レジス
タ間の結合例を示す図である。

【図１９】図１におけるディジタル処理回路を用いたパ
イプライン処理の構成を示す図である。

【図２０】図１におけるディジタル処理回路を用いたデ
ィジタル通信処理の構成を示す図である。

【図２１】図１におけるディジタル処理回路を用いてフ
レ−ム同期回路を実現した例を示す図である。

【図２２】本発明の第２の実施例を示すディジタル処理
回路の基本構成図である。

【図２３】図２２におけるディジタル処理回路のプログ
ラム系の解析図である。

【図２４】同じく、図２２におけるプログラム系の動作
説明図である。

【符号の説明】

１，３３デ−タ入力端子２，３４デ−タ入力セレクタバッファ３，３５デ−タ出力端子４，３６デ−タ出力セレクタバッファ５，３７バス型配線領域６，４１バス線終端子７，３８同期レジスタ８，３９機能をプログラム可能な論理演算ブロック９，４０バス線選択回路１０プログラムコントロ−ラ１１デ−タ入力セレクタバッファ内バス線選択回路１２デ−タ出力セレクタバッファ内バス線選択回路１３バッファ１４１ビット入力１ビット出力デ−タラッチ１５クロック信号線１６，４６メモリ１７メモリ管理ユニット１８プログラム信号線１９アドレスデコ−ダ２０機能固定型論理演算ブロック２１パラメ−タ入力記憶用メモリ２２メモリコントロ−ラ２３バス型配線領域内バス線２４セル−バス間信号線２５信号線短絡用素子２７バス線終端子内バッファ２８プログラム制御信号線２９プログラム用アドレスバス３０プログラム記憶素子３１プログラムデ−タバス３２プログラム入力用信号線４２分岐配線４３論理演算ブロックプログラム用コントロ−ラ４４バス線選択回路／終端子プログラム用コントロ−
ラ４５デコ−ダ回路４７プログラムコントロ−ラ４８入力信号線４９出力信号線５０バス線選択回路配線接続スイッチ５１バス線選択回路内スイッチコントロ−ル用記憶素
子５２バス線終端子内スイッチコントロ−ル用記憶素子５３双方向トラステ−トバッファ対

───────────────────────────────────────────────────── フロントページの続き (72)発明者太田直久東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内 (56)参考文献特開平２−308624（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】時系列ディジタルデータを入力する入力セ
レクタバッファおよび時系列ディジタルデータを出力す
る出力セレクタバッファと、数ビット幅の順序回路を構成するための複数個の同期レ
ジスタと、任意のビット幅を持つデータのビット間論理演算を行う
複数個のプログラム可能な論理演算ブロックと、該時系列ディジタルデータを該同期レジスタおよび該論
理演算ブロックの一部ないし全部に伝搬するための信号
線の集合から成るバス型配線領域と、該バス型配線領域の信号線より一部ないし全部の信号線
を選択することにより、該同期レジスタ、該論理演算ブ
ロック、該入力セレクタバッファおよび該出力セレクタ
バッファ個々が有する全てのデータ入出力端子とを接続
するためのプログラム可能なバス線選択回路と、該バス型配線領域の一部ないし全部の信号線をある位置
で終端するためのプログラム可能な１ないし複数個のバ
ス線終端子とを有し、時系列ディジタルデータの空間列への変換、任意のビッ
ト間のパターン検出、同期レジスタと論理演算ブロック
の回路単位をパイプライン的に接続した処理、およびデ
ータに付加されたタグ情報に基づいた逐次的なデータ処
理を行うことを特徴とするディジタル処理回路。