KR950000388B1 - 승산 회로의 부분 승수 선택 회로 - Google Patents

승산 회로의 부분 승수 선택 회로 Download PDF

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Abstract

내용 없음.

Description

승산 회로의 부분 승수 선택 회로
제 1 도는 본 발명의 실시예에 따른 부분 승수 선택 회로의 구성을 도시하는 블럭도.
제 2 도는 제 1 도의 부분 승수 선택 회로의 제어 회로의 구체적 구성예를 도시하는 블럭도.
제 3 도는 제 1 도의 부분 승수 선택 회로에 사용하는 클럭된 인버터의 구체적 구성예를 도시하는 회로도.
제 4 도는 제 3 도에 도시한 클럭된 인버터의 동작을 설명하기 위한 모식도.
제 5 도는 제 3 도에 도시한 클럭된 인버터의 동작을 설명하기 위한 모식도.
제 6 도는 본 발명의 실시예에 따른 부분 승수 선택 회로의 동작을 설명하는 타이밍 챠트.
제 7 도는 종래의 부분 승수 선택 회로의 구성을 도시하는 블럭도.
제 8 도는 제 7 도에 도시하는 종래의 부분 승수 선택 회로의 동작을 설명하는 타이밍 챠트.
* 도면의 주요부분에 대한 부호의 설명
101 : 승수 레지스터 102,103,104,105 : 부분 승수 선택부
106 내지 125 : 클럭된 인버터 131,132,133 : 제어 회로
본 발명은 정보 처리 장치에 관한 것으로, 특히 승산 회로의 부분 승수 선택 회로에 관한 것이다.
부스(Booth)알고리즘을 사용하는 승산기를 구성하는 경우, 하드웨어 용량을 절약하기 위해 필요한 승수를 몇개의 부분 승수로 분할하여, 그것을 차례로 선택해서 복수의 부분적(積)을 구하는 방법이 자주 이용되고 있다. 이러한 승수의 분할과 선택시에 종래에는 멀티플렉서를 이용하여, 선택 신호를 기동하여 프로그램 가능 제어 회로로서 차례로 승산했다.
제 7 도에는 멀티플렉서를 사용한 승수의 분할/선택 회로의 예가 도시되어 있다. 본 예에서는, 16비트의 승수를 4개의 부분 승수로 분할하여 5비트폭의 부분 승수 데이타를 4개소에서 선택하는 경우를 도시한다. 또, 부스의 알고리즘에서는 분할된 부분 승수가 1비트씩 중복되어야 하기 때문에, 부분 승수의 폭은 4비트가 아니라 5비트로 되어 있다.
참조 번호(701)은 16비트의 승수 레지스터로, 가장 우측에 격납되어 있는 비트를 비트 0, 가장 좌측에 격납되어 있는 비트를 비트 15로 한다. 참조 번호(702)는 프로그램가능 제어 회로이고, 참조 번호(703)은 승산 개시 신호이며, 참조 번호(704)는 승수 레지스터(701)의 비트 15에서 비트 11까지를 선택하는 선택 신호이고, 참조 번호(705)는 선택 신호(704)의 반전 신호이며, 참조 번호(706)은 승수 레지스터(701)의 비트 11에서 비트 7까지를 선택하는 선택 신호이고, 참조 번호(707)은 선택 신호(706)의 반전 신호이며, 참조 번호(708)은 승수 레지스터(701)의 비트 7에서 비트 3까지를 선택하는 선택 신호이고, 참조 번호(709)는 선택 신호(708)의 반전 신호이고, 참조 번호(710)은 승수 레지스터(701)의 비트 3에서 비트 0까지의 고정값(=0)을 선택하는 선택 신호이고, 참조 번호(711)은 선택 신호(701)의 반전 신호이며, 참조 번호(712)는 승수 레지스터(701)의 비트 15, 비트 11, 비트 7, 비트 3중의 어느 하나를 선택하는 멀티플렉서이고, 참조 번호(713)은 승수 레지스터(701)의 비트 14 ,비트 10, 비트 6, 비트 2중 어느 하나를 선택하는 멀티플렉서이며 참조번호(714)는 승수 레지스터(710)의 비트 13, 비트 9, 비트 5, 비트 1중 어느 하나를 선택하는 멀티플렉서이고, 참조 번호(715)는 승수 레지스터(701)의 비트 2, 비트 8, 비트 4, 비트 0중 어느 하나를 선택하는 멀티플렉서이며, 참조 번호(716)은 승수 레지스터(701)의 비트 11, 비트 7, 비트 3 및 고정값 중 어느 하나를 선택하는 멀티플렉서이고, 참조 번호(717)은 부분 승수를 수취하는 부스 디코더이며, 참조 번호(718)은 멀티플렉서(716)에 고정값을 공급하기 위한 접지부이며, 참조 번호(719)는 프로그램가능 제어 회로(702)를 동작시키기 위한 클럭 신호이다.
제 7 도의 승수 분할/선택 동작을 제 8 도의 타이밍 챠트를 이용하여 설명한다. 먼저, 승수를 승수 레지스터(701)에 격납한 후, 1클럭 폭의 승산 개시 신호(703)을 프로그램가능 제어 회로(702)로 공급한다(제 8 도의 801).
승산 개시 신호(703)에 동기하여 선택 신호(704 및 705)가 프로그램가능 제어 회로(702)에 의해 발생된다.(802), 다른 선택 신호(706 내지 711)은 기동 되지 않고, 선택 신호(704)만이 1클럭 동안 기동 된다. 따라서, 멀티플렉서(712)중에서는 비트 15용 클럭된 인버터만이 활성화되어, 승수 레지스터(701)의 비트 15의 반전값이 부스 디코더(717)로 입력된다.
이와 마찬가지로, 멀티플렉서(713 및 716)에서는 각각 승수 레지스터(701)의 비트 14, 비트 13, 비트 12, 비트 11의 반전값이 부스 디코더(717)로 입력된다(803). 프로그램가능 제어 회로(702)에 의해 다음의 클럭에서는 선택 신호(704 및 705)가 기동하지 않고, 선택 신호(706 및 707)이 기동하게 된다(804). 이 선택 신호(706 및 707)에 의해 멀티플렉서(712 및 716)에서 각각 승수 레지스터(701)의 비트 11, 비트10, 비트 9, 비트 8, 비트 7의 반전값이 부스 디코더(717)로 입력 된다(805).
이하, 마찬가지로 프로그램가능 제어 회로(702)에 의해 1클럭씩 틀어져서 선택 신호(708 및 709, 710 및 711)이 발생되어 승수 레지스터(701)의 비트 7 내지 비트 3, 비트 2 내지 비트 6의 반전값이 차례로 부스 디코더(717)로 입력된다(806,807). 또 마지막으로 부스 디코더(717)로 입력되는 5비트의 최하위 비트는 부스 알고리즘에 의해 0으로 고정 해야 하기 때문에, 실제로 승수 레지스터(701)에서 선택되는 것은 비트 3 내지 비트 0의 4비트만이다.
종래의 승산기는 상기한 바와 같이 부분 승수의 분할과 선택에 멀티플렉서를 사용했기 때문에 임의의 부분적으로 선택하기 위해 프로그램가능 제어 회로나 다수의 선택 신호선이 필요하여 하드웨어가 증대해 버리는 문제점이 있었다. 또 승산기가 LSI상에서 실현되는 경우에는, 승수 레지스터에서 멀티플랙서로의 배선이 복잡해져서 레이 아웃을 위한 면적이 커져 버리는 문제가 있었다.
본 발명의 목적은 하드 웨어의 간단화와 배선의 단순화를 실현할 수 있고, 승산기를 LSI상에서 실현하는 경우에 배선 영역을 축소할 수 있는 부분 승수 선택 회로를 제공하는 것이다.
상기 목적을 달성하는 본 발명의 양호한 실시예의 부분 승산 선택 회로는 n비트(n은 정수)의 승산 데이타를 격납하는 격납 수단, 선택 신호에 의해 상기 격납 수단에 격납된 n비트의 승수 데이타를 m조(m〈n)로 분할하여 차례로 취출해내는 m조의 선택수단, 및 클럭 신호에 의해 상기 선택 신호를 1클럭 만큼 지연시켜서 차례로 상기 선택 수단으로 출력하는 m-1개의 제어 수단으로 구성된다.
또 다른 양호한 실시예에 따르면 제어 수단은 상기 클럭 신호에 의해 상기 선택 신호를 래치하는 래치 회로로 구성된다. 또 제어 수단은 제 1 클럭 신호에 의해 선택 신호를 래치하는 제 1 래치 회로와 제 1 래치 회로로 전단에 위치하여 상기 제 1 클럭 신호의 반전 신호인 제 2 클럭 신호에 의해 래치 동작되어 상기 제 2 래치 회로의 출력을 1클럭 만큼 지연시키는 제 2 래치 회로로 구성된다.
또 다른 양호한 실시예 따르면 선택 수단은 상기 격납 수단에 격납되는 승수 데이타의 비트에 대응하는 복수의 클럭된 인버터를 구비하고, 클럭된 인버터는 클럭으로서 상기 선택 신호를 사용하여 동작되어 상기 격납 수단에서 승수 데이타를 취출해낸다. 또 양호하게는, 선택 수단의 클럭된 인버터는 클럭으로서 상기 선택 신호와 그 반전 신호를 사용하여, 상기 선택 신호가 기동하지 않는 상태에서 출력이 하이 임피던스로 되는 CMOS 클럭된 인버터로 구성된다.
본 발명의 다른 바람직한 실시예에서는, 선택 수단은 상기 승수 데이타의 각 비트에 대응하여 설치되고, 클럭 신호로서 작용하는 상기 선택 신호에 따라 동작하는 승수 데이타를 취출해 냄과 동시에, 상기 선택 신호와 그 반전 신호를 클럭으로 하여 상기 선택 신호가 기동하지 않는 상태에서 출력이 하이 임피던스로 되는 CMOS 클럭된 인버터로 구성되며, 제어 수단은 제 1 클럭 신호에 의해 선택 신호를 래치하는 제 1 래치수단과 제 1 래치 회로의 전단에 위치하여 상기 제 1 클럭 신호의 반전 신호인 제 2 클럭 신호에 의해 래치하여 상기 제 1 래치 회로의 출력을 1클럭 만큼 지연시키는 제 2 래치 회로를 구비한다. 또 제어 수단은 상기 제 1 클럭 신호에 의해 상기 선택 신호의 반전 신호를 래치하여, CMOS 클럭된 인버터로 클럭 신호를 공급하는 제 3 래치 회로, 및 제 3 래치 회로의 전단에 위치하여, 상기 제 1 클럭 신호의 반전 신호에 의해 래치 동작하여, 상기 제 3 래치 회로의 출력을 1클럭 만큼 지연시키는 제 4 래치 회로를 구비한다.
본 발명의 또 다른 목적, 특징 및 효과는 도면을 참조한 이하의 상세한 설명으로부터 명백해진다.
본 발명의 실시예에 의한 부분 승수 선택 회로에 대하여 도면을 이용하여 설명한다. 제 1도는 본 발명의 실시예에 따른 부분 승수 선택 회로의 구성을 도시하는 블럭도이다. 본 실시예에서는 16비트의 승수를 4분할하여 5비트폭의 부분 승수 데이타로 하여 그 부분 승수 데이타를 차례로 선택하는 구성을 한다.
이러한 부분 승수 선택 회로는, 승수를 격납하는 승수 레지스터(101)과 승수 레지스터(101)에서 부분 승수 데이타를 선택하여 취출하는 부분 승수 선택부(102, 103, 104 및 105)와 제어 회로(131, 132 및 133)과 각 부분 승수 선택부(102 내지 105)에서 취출한 5비트의 부분 승수 데이타를 출력하는 부분 승수 버스(150)과, 부분 승수 버스(150)을 통해 출력된 부분 승수 데이타를 수취하여, 승산 회로(170)으로 출력하는 부스 다코더(160)으로 구성된다.
승수 레지스터(101)은 16비트의 승수 레지스터이다. 이러한 승수 레지스터(101)의 가장 우측에 격납되어 있는 최하위의 비트를 비트 0, 가장 좌측에 격납되어 있는 최상위 비트를 비트 15로 한다.
부분 승산 선택부(102, 103, 104 및 105)는, 각각 승수 레지스터(101)에 격납되어 있는 16비트의 승수 데이타를 4분할하여 5비트 폭의 부분 승수로서 취출하는 회로로, 부분 승수 선택부(102)는 5개의 클럭된 인버터(106 내지 110), 부분 승수 선택부(103)은 5개의 클럭된 인버터(111 내지 115), 부분 승수 선택부(104)는 5개의 클럭된 인버터(116 내지 120), 부분 승수 선택부(105)는 5개의 클럭된 인버터(121 내지 125)로 구성된다. 부분 승수 선택부(102 내지 105)에는, 승수 개시 신호(140)과 인버터(141)에 의해 반전된 승산 개시 신호(140)의 반전 신호(142)가 공급된다. 승산 개시 신호(140)의 입력에 따라 승수 레지스터(101)에서 부분 승수 데이타를 취출해낸다.
또 부스의 알고리즘에서는 분할된 부분 승수가 1비트씩 중복되어야 하기 때문에, 부분 승수는 4비트가 아니라 5비트로 되어 있다. 본 실시예에서는 4분할된 부분 승수를 5비트로 하기 때문에, 도시하는 바와 같이 부분 승수 선택부(102)의 5비트째의 클럭된 인버터(110)을 부분 승수 선택부(103)의 클럭된 인버터(111)과 중복시키고, 부분 승수 선택부(103)의 5비트째의 클럭된 인버터(115)를 부분 승수 선택부(104)의 클럭된 인버터(116)과 중복시키고, 부분 승수 선택부(104)의 5비트째의 클럭된 인버터(120)을 부분 승수 선택부(105)의 클럭된 인버터(121)과 중복시킨다. 부분 승수 선택부(105)의 5비트째(최하위 비트)는 부스의 알고리즘에 따라 0으로 고정할 필요가 있기 때문에 도시하는 바와 같이 접지(127)과 접속하여 0의 고정값을 공급한다.
제어 회로(131, 132, 및 133)은 도시한 바와 같이 부분 승수 선택부(102 내지 105)사이에 설치된다. 제어회로(131, 132 및 133)은 제 1 클럭 신호(145)와 제 2 클럭 신호(146)에 의해 상술한 승산 개시 신호(140)을 래치한다. 구체적으로는, 제어 회로(131)은 승산 개시 신호(140)을 1클럭 만큼 지연시켜 부분 승수 선택부(103)으로 출력하고, 제어 회로(132)는 부분 승수 선택부(103)으로 출력된 승산 개시 신호(140)을 다시 1클럭 만큼 지연시켜 부분 승수 선택부(104)로 출력하며, 제어 회로(133)은 부분 승수 선택부(104)로 출력된 승산 개시 신호(140)을 다시 1클럭 만큼 지연시켜 부분 승수 선택부(105)로 출력한다. 또, 제어 회로(131, 132 및 133)의 초기 상태에서 0이 출력된다.
제어 회로(131 및 133)에서 사용하는 제 1 클럭 신호(145)와 제 2 클럭 신호(146)은 서로 중복 상태가 아니다. 즉, 제 2 클럭 신호(146)은 제 1 클럭 신호(145)와 반전 상태이다.
제어 회로(131, 132, 및 133)의 구체적 회로 구성예를 제 2 도에 도시한다. 본 실시예에서는 2상 클럭 제어 회로를 예시하기 위해, 클럭된 인버터를 구비한 다이나믹형 래치를 2단으로 이용한 래치를 도시한다. 제 2 도에 있어서, 상(上) 2단의 다이나믹형 래치(201 및 202)는 승산 개시 신호(140)에 사용하고, 하(下) 2단의 다이나믹형 래치(203 및 204)는 승산 개시 신호(140)의 반전 신호(142)사용한다. 전단은 상하 다이나믹형 래치(203 및 204)에는 제 2 클럭 신호(145)가 입력되고, 후단의 다이나믹형 래치(202 및 204)에는 제 1 클럭 신호(146)이 입력된다.
여기서, 부분 승수 선택부(102 내지 105)에서 사용되고 있는 클럭 인버터(106 내지 125)에는 CMOS형 클럭된 인버터를 채용하고 있다. CMOS 클럭된 인버터의 구체적 구성을 제 3 도에 도시한다. CMOS형 클럭된 인버터는 도시하는 바와 같이 2개의 p채널형 MOSFET (301및 302)와 2개의 n채널형 MOSFET(303 및 304)를 사용하여 구성되어 있다. n채널형 MOSFET(303)의 게이트에는 클럭 신호(C)로서 승산 개시 신호(140)이 입력되고, p채널형 MOSFET(301)의 게이트에는 클럭 신호(C)의 반전 신호로서 반전 신호(142)가 클럭 신호로서 입력 및 선상산다. 또 입력측은 승수 레지스터(101)과 접속되고, 출력측은 부스 디코더(160)으로의 부분 승수 버스(150)과 접속되어 있다.
이러한 CMOS형의 클럭된 인버터의 동작을 제 4 도 및 제 5 도에 의해 설명한다. 제 4 도 및 제 5 도는, 설명을 알기 쉽게 하기 위해, 제 3 도의 MOSFET(301 내지 304)를 스위치로 대체한 모식도이다. 제4a도와 제4b도는 제 1 클럭 신호(145)가 하이 레벨(논리값 "1")인 경우의 동작이다. 제 2 클럭 신호(146)은 로우 레벨(논리값 "0")이다. 이때 논리값 "0"이 입력되면 제 4a 도에 도시하는 바와 같이 논리값 "1"이 출력되고, 입력 논리값 "1"이 입력되면, 제 4b 도에 도시하는 바와 같이 논리값 "0"이 출력된다.
제 5a 도와 제 5b 도는 제 1 클럭 신호(145)가 논리값 "0"이고 제 2 클럭 신호(146)이 논리값 "1"인 경우의 동작이다. 이때, 논리값 "0" 혹은 "1"이 입력되어도, 제 5a 도 및 제 5b 도에 도시하는 바와 같이 출력측은 하이 임피던스 상태로 된다.
상기한 바와 같이 CMOS형의 클럭 인버터에서는 클럭 신호로서 제 1 클럭 신호(145)와 그 반전 신호인 제 2 클럭 신호(146)을 이용함으로써 제 1 클럭 신호(145)가 논리값 "0"일 때에는 출력을 하이 임피던스 상태로 할 수 있다. 따라서, 복수의 CMOS형의 클럭된 인버터의 출력을 본 실시예와 같이 1개의 버스[부분 승수 버스(150)]에 접속해도 데이타의 경합이 일어나지 않는다.
또, CMOS형의 클럭된 인버터 이외에도, 예를 들면 CMOS형의 클럭된 인버터를 사용할 수도 있다. CMOS형의 클럭된 인버터를 사용하면 상기한 바와 같이 반전시호인 제 2 클럭 신호를 사용하지 않고 제 1 클럭 신호만으로 제어할 수 있다.
이하, 본 실시예의 부분 승수 선택 회로에 의한 승수의 분할 및 선택 동작을 제 6도의 타이밍 챠트를 이용하여 설명한다.
먼저 길이 16비트의 승수를 승수 레지스터(101)에 격납한 후 1클럭 폭(클럭 신호 1주기)의 승산 개시 신호(140)을 입력한다(201).
승산 개시 신호(140)은, 그대로 승수 레지스터(101)의 선택 신호로 되고, 부분 승수 선택부(102)의 클럭된 인버터(106 내지 110)을 활성화시켜서 승수 레지스터(101)의 비트 15 내지 비트 11의 반전값을 5비트 폭의 부분 승수 버스(150)에 입력한다. 그 밖의 부분 승수 선택부(103 내지 105)의 클럭된 인버터(111 내지 125)는 제어 회로(131, 132, 및 133)이 초기 상태인 0출력이기 때문에 활성화되지 않는다. 따라서 부분 승수 버스(150)에 부분 승수 선택부(102)에서 취출되어 나온 비트 15 내지 비트 11 이외의 데이타가 상층하는 일은 없다.
부스 디코더(160)은 부분 승수 버스(150)에서 송신된 승수 레지스터(101)의비트 15 내지 비트 11의 반전값을 입력한다(611).
다음에, 제 2 클럭 신호(146)의 상승 구간(a)에서 제어 회로(131)의 전단의 래치 회로(201)에 의해 승산 개시 신호(140)이 래치된다. 래치 회로(201)에서 승산 개시 신호가 래치되면, 후단의 래치 회로(202)에서는 제 1 클럭 신호(145)의 상승 구간(b)에서 승산 개시 신호(140)이 래치된다. 따라서, 제어 회로(131)의 출력은, 승산 개시 신호(140)이 기동하지 않게된 1클럭후에 기동되게 된다(601), 제어 회로(131)이 기동함에 따라, 부분 승수 선택부(103)의 클럭된 인버터(111 내지 115)가 활성화되어, 승수 레지스터(101)의 비트 11내지 비트 7의 반전값이 5비트폭의 부분 승수 버스(150)에 실린다. 이때, 부분 승수 선택부(104 및 105)의 클럭된 인버터(116 내지 125)는 제어 회로(132및 133)이 초기 상태인 0출력이기 때문에 활성화되지 않는다. 또 부분 승수 선택부(102)의 클럭된 인버터(106 내지 110)은 승산 개시 신호(140)이 1클럭후에 기동하지 않게 됨에 따라 이것도 활성화되지 않는다. 따라서, 부분 승수 버스(150)에서 비트 11 내지 비트 7이외의 데이타가 상충하는 일은 없다.
부스 디코더(160)은 부분 승수 버스(150)에서 송신되는 승수 레지스터(101)의 비트 11 내지 비트 7의 반전값을 입력한다(612).
이와 마찬가지로, 제어 회로(132 및 133)의 출력이 상기 제어 회로(131)의 출력에서 1클럭 만큼 지연되어 기동하게 된다(602 및 603). 따라서, 부분 승수 선택부(104)의 클럭된 인버터(116 및 120)과 부분 승수 선택부(105)의 클럭된 인버터(121 내지 125)가 1클럭 만큼 지연되어 활성화되고, 부분 승수 버스(150)에는 승수 레지스터(101)의 비트 7 내지 비트 3과 비트 3 내지 비트 0의 반전값이 차례로 실리고, 각각 부스 디코더(160)으로 입력된다(613 및 614), 또 마지막으로 부분 승수 선택부(105)에서 취출되어 나와 부스 디코더(160)으로 입력되는 5비트의 최하위 비트는 부스 알고리즘에 의해 0으로 고정되어야 하기 때문에, 실제로 승수 레지스터(101)에서 선택되는 것은 비트 3애서 비트 0가지의 4비트로 된다.
이상과 같이 부스 디코더(160)에서 5비트의 부분 승수가 최상위 비트 부터 차례로 1클럭마다 분할하여 입력된다.
부스 디코더(160)에서 부분 승수 데이타가 승산 회로(170)으로 공급되어, 피승수 데이타와 부분 승수 데이타에서 부분적으로 구하기 위한 승산 처리가 실행된다.
본 발명에 의하면, 프로그램가능 제어 회로와 멀티플렉서로 구성되어 있던 종래의 회로는 보다 작은 하드웨어로 실현할 수 있게 된다. 또 승산기를 LSI 상에 용이하게 배열할 수 있어서, 배선 영역의 면적이 대폭축소될 수 있다.
본 발명은 상기한 실시예외에도 다양하게 변형할 수 있다. 본 발명의 원리 및 범위내에 존재하는 모든 변형된 예는 첨부된 특허청구의 범위에 포함된다.

Claims (7)

  1. n비트(n은 정수)의 승수 데이타를 격납하는 격납 수단, 선택 신호에 의해 상기 격납 수단에 격납된 n비트의 승수 데이타를 m조(m〈n)로 분할하여 차례로 취출해내는 m조의 선택수단, 및 클럭 신호에 의해 상기 선택 신호를 1클럭 만큼 지연시켜서 차례로 출력하는 m-1개의 제어수단을 구비하는 것을 특징으로 하는 부분 승수 선택 회로.
  2. 제 1 항에 있어서, 상기 제어 수단은 상기 클럭 신호에 의해 상기 선택 신호를 래치하는 래치 회로로 구성되는 것을 특징으로 하는 부분 승수 선택 회로.
  3. 제 1 항에 있어서, 상기 제어 수단은 제 1 클럭 신호에 의해 선택 신호를 래치하는 제 1 래치 회로 및 이 제 1래치 회로의 전단에 위치하고, 상기 제 1 클럭 신호의 반전 신호인 제 2 클럭 신호에 의해 래치 동작하여 상기 제 1 래치 회로의 출력을 1클럭 만큼 지연시키는 제 2 래치 회로로 구성되는 것을 특징으로 하는 부분 승수 선택회로.
  4. 제 1 항에 있어서, 상기 선택 수단은, 상기 격납 수단에 격납되는 승수 데이타의 비트에 대응하는 복수의 클럭된 인버터를 구비하고, 이 클럭된 인버터는 클럭으로서 상기 선택 신호를 사용하여 동작되어 상기 격납 수단으로부터 승수 데이타를 취출해내는 것을 특징으로 하는 부분 승수 선택회로.
  5. 제 4 항에 있어서, 상기 선택 수단의 클럭된 인버터는 클럭으로서 상기 선택 신호와 그 반전 신호를 사용하여, 상기 선택 신호가 기동 상태가 아닐때 출력이 하이 임피던스로 되는 CMOS 인버터로 구성되는 것을 특징으로 하는 부분 승수 선택회로.
  6. 제 1 항에 있어서, 상기 선택 수단은 상기 승수 데이타의 각 비트에 대응하여 설치되고, 클럭 신호로서 작용하는 상기 선택 신호에 따라 동작하는 승수 데이타를 취출해 냄과 동시에, 상기 선택 신호와 그 반전신호를 클럭으로하여, 상기 선택 신호가 기동 상태가 아닐때 출력이 하이 임피던스로 되는 복수의 CMOS클럭된 인버터로 구성되고, 상기 제어 수단은 제 1 클럭 신호에 의해 선택 신호를 래치하는 제 1 래치 회로와, 이 제 1 래치 회로의 전단에 위치하고, 상기 제 1 클럭 신호의 반전 신호인 제 2 클럭 신호에 의해 래치하여, 상기 제 1 래치 회로의 출력을 1클럭 만큼 지연시키는 제 2래치 회로를 구비하는 것을 특징으로 하는 부분 승수 선택회로.
  7. 제 6 항에 있어서, 상기 제어 수단은 상기 제 1 클럭 신호에 의해 상기 선택 신호의 반전 신호를 래치하여, 상기 CMOS 클럭된 인버터에 클럭 신호를 공급하는 제 3래치 회로, 및 이 제 3 래치 회로의 전단에 위치하고, 상기 제 1 클럭 신호의 반전 신호에 따라 래치 동작하여 상기 제 3 래치 회로의 출력을 1클럭 만큼 지연시키는 제 4 래치 회로를 구비하는 것을 특징으로 하는 부분 승수 선택회로.
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