KR100537599B1 - 평판표시장치에서의 영상 신호 처리 방법 - Google Patents
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Abstract
본 발명의 평판 표시 장치에서의 영상 신호 처리 방법은, 제1 클럭 주파수로 동작하는 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 제1 비트수의 병렬 영상 데이터를 처리하여, 구동용 메모리에 순차적으로 저장시키는 평판 표시 장치에서의 영상 신호 처리 방법에 관한 것이다. 이 방법은, (a) 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 제1 비트수의 병렬 데이터를 제1 병렬/직렬 변환소자들에 입력시키는 단계를 포함한다. (b) 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 병렬 데이터를 제2 병렬/직렬 변환소자들에 입력시킨다. (c) 제1 병렬/직렬 변환소자들에 입력된 데이터를 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 제1 병렬/직렬 변환소자들 각각에 상응하는 직렬 입출력 시프트 레지스터들에 로딩시킨다. (d) 제2 병렬/직렬 변환소자들에 입력된 데이터 및 시프트 레지스터들에 로딩된 데이터를 제2 클럭 주파수로써 구동용 메모리에 저장시킴과 동시에, 상기 단계 (a)를 수행한다. (e) 단계들 (b), (c), 및 (d)를 반복 수행한다.
Description
본 발명은 평판 표시 장치에서의 영상 신호 처리 방법에 관한 것으로서, 보다 상세하게는, 입력되는 복합 영상 신호를 처리하여 표시 패널 구동부에 입력시키는 평판 표시 장치에서의 영상 신호 처리 방법에 관한 것이다.
도 1을 참조하면, 일반적인 평판 표시 장치에 입력되는 복합 영상 신호(1)는, 아날로그/디지털 변환소자(2), 병렬/직렬 변환부(3) 및 구동용 메모리(5)를 통하여 표시 패널 구동부(6)에 입력된다. 아날로그/디지털 변환소자(2)에서는, 지속적으로 입력되는 복합 영상 신호(1)가 디지털 데이터로 변환되어, 8 비트의 병렬 데이터로서 출력된다. 이 병렬 데이터는 병렬/직렬 변환부(3)를 통하여 직렬 데이터로 변환된다. 이 직렬 데이터는 구동용 메모리(5)에 순차적으로 저장된 후, 저장된 순서대로 표시 패널 구동부(6)에 입력된다. 이에 따라, 표시 패널 구동부(6)가 입력된 영상 데이터에 따른 수직 및 수평 구동 신호를 표시 패널에 인가함으로써, 상응하는 영상이 표시된다.
도 2를 참조하면, 종래의 영상 신호 처리 방법은, 병렬/직렬 변환부(30)에 비트수 8의 2 배인 16 개수의 병렬/직렬 변환소자들(301, ..., 318)이 배열된다. 아날로그/디지털 변환소자(도 1의 2)로부터의 8 개의 8 비트 병렬 데이터 D(N), ..., D(N+7)은, 제1 병렬/직렬 변환소자들(301, ..., 308)에 입력된다(제1 단계). 다음에, 아날로그/디지털 변환소자(2)로부터의 8 개의 8 비트 병렬 데이터 D(N+8), ..., D(N+15)는, 제2 병렬/직렬 변환소자들(311, ..., 318)에 입력된다(제2 단계). 다음에, 제1 병렬/직렬 변환소자들(301, ..., 308)에 8 개의 클럭 펄스들을 인가함에 따라, 8 개의 직렬 데이터가 데이터 선택부(41)에 입력된다(제3 단계). 다음에, 제2 병렬/직렬 변환소자들(311, ..., 318)에 8 개의 클럭 펄스들을 인가하여 8 개의 직렬 데이터를 데이터 선택부(41)에 입력시킴과 동시에, 상기 제1 단계를 수행한다(제4 단계). 상기 제2, 3, 4 단계는 반복 수행된다(제5 단계). 데이터 선택부(41)에서는 양 포트로 입력되는 8 개의 직렬 데이터를 타이밍 제어 신호에 따라 순서대로 출력시킨다. 출력된 8 개의 직렬 데이터는 구동용 메모리(5)에 지속적으로 저장되면서, 저장된 순서대로 표시 패널 구동부(도 1의 6)에 입력된다. 이에 따라, 표시 패널 구동부(6)가 입력된 영상 데이터에 따른 수직 및 수평 구동 신호를 표시 패널에 인가함으로써, 상응하는 영상이 표시된다.
상기와 같은 종래의 영상 신호 처리 방법은, 병렬/직렬 변환부(30)에 사용 비트수 2 배인 개수의 병렬/직렬 변환소자들(301, ..., 318)이 배열됨에 따라, 병렬/직렬 변환부(30) 및 데이터 선택부(41)의 하드웨어가 방대해지는 문제점이 있다.
본 발명의 목적은, 적용 비트수와 같은 개수의 병렬/직렬 변환소자들만 사용하면서도 전체적 처리 속도를 떨어뜨리지 않을 수 있는 평판 표시 장치에서의 영상 신호 처리 방법을 제공하는 것이다.
상기 목적을 이루기 위한 본 발명의 영상 신호 처리 방법은, 제1 클럭 주파수로 동작하는 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 제1 비트수의 병렬 영상 데이터를 처리하여, 구동용 메모리에 순차적으로 저장시키는 평판 표시 장치에서의 영상 신호 처리 방법에 관한 것이다. 이 방법은, (a) 상기 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 제1 비트수의 병렬 데이터를 제1 병렬/직렬 변환소자들에 입력시키는 단계를 포함한다. (b) 상기 단계 (a)가 수행되면, 상기 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 병렬 데이터를 제2 병렬/직렬 변환소자들에 입력시킨다. (c) 상기 제1 병렬/직렬 변환소자들에 입력된 데이터를 상기 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 상기 제1 병렬/직렬 변환소자들 각각에 상응하는 직렬 입출력 시프트 레지스터들에 로딩시킨다. (d) 상기 제2 병렬/직렬 변환소자들에 입력된 데이터 및 상기 시프트 레지스터들에 로딩된 데이터를 상기 제2클럭 주차수로써 상기 구동용 메모리에 저장시킴과 동시에, 상기 단계 (a)를 수행한다. 그리고, (e) 상기 단계들 (b), (c), 및 (d)를 반복 수행한다.
상기 본 발명의 영상 신호 처리 방법에 의하면, 상기 단계들 (c) 및 (d)가 상기 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 동시에 수행될 수 있고, 상기 단계 (d)에서 상기 단계 (a)가 동시에 수행된다. 이에 따라, 적용 비트수와 같은 개수의 병렬/직렬 변환소자들만 사용하면서도 전체적 처리 속도를 떨어뜨리지 않을 수 있다.
바람직하게는, 상기 제1 및 제2 병렬/직렬 변환소자들의 각 개수를 동일하게 한다.
이하, 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도 3을 참조하면, 본 발명에 따른 영상 신호 처리 방법은, 병렬/직렬 변환부(30)에 적용 비트수와 동일한 8 개의 병렬/직렬 변환소자들(321, ..., 328)이 배열된다. 제1 클럭 주파수로 동작하는 아날로그/디지털 변환소자(도 1의 2)에서는, 지속적으로 입력되는 복합 영상 신호(1)가 디지털 데이터로 변환되어, 8 비트의 병렬 데이터로서 출력된다. 아날로그/디지털 변환 소자(2)로부터 지속적으로 발생되는 8 비트의 병렬 데이터 4 개 D(N), ..., D(N+3)는, 제1 병렬/직렬 변환소자들(321, ..., 324)에 입력된다(단계 a).
또한, 아날로그/디지털 변환 소자(2)로부터 지속적으로 발생되는 8 비트의 병렬 데이터 4 개 D(N+4), ..., D(N+7)는, 제2 병렬/직렬 변환소자들(325, ..., 328)에 입력된다(단계 b).
이에 따라, 아날로그/디지털 변환소자(도 1의 2)에서 병렬 데이터를 발생시키는 주기의 절반 동안에는, 제1 병렬/직렬 변환소자들(321, ..., 324)에 입력된 데이터 D(N), ..., D(N+3)가 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 제1 병렬/직렬 변환소자들(321, ..., 324) 각각에 상응하는 직렬 입출력 시프트 레지스터들(33; 331, ..., 334)에 로딩된다(단계 c). 보다 상세하게는, 아날로그/디지털변환소자(도 1의 2)에서 병렬 데이터를 발생시키는 주기의 절반 동안에는, 제1 병렬/직렬 변환소자들(321, ..., 324)이 상기 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 동작함과 동시에, 직렬 입출력 시프트 레지스터들(33; 331, ..., 334)이상기 제2 클럭 주파수로써 동작한다. 이에 따라, 제1 병렬/직렬 변환소자들(321, ..., 324)에 입력된 데이터 D(N), ..., D(N+3)가 제1 병렬/직렬 변환소자들(321, ..., 324) 각각에 상응하는 직렬 입출력 시프트 레지스터들(33; 331, ..., 334)에로딩된다(단계 c).
한편, 상기 단계 c가 수행되는 동안에는, 제2 병렬/직렬 변환소자들(325, ..., 328)에 입력된 데이터 D(N+4), ..., D(N+7) 및 시프트 레지스터들(33; 331, ..., 334)에 로딩된 데이터 D(N), ..., D(N+3)가 제2 클럭 주파수로써 데이터 선택부(42)에 저장됨과 동시에, 상기 단계 (a)가 수행된다.(단계 d). 보다 상세하게는, 아날로그/디지털 변환소자(2)에서 병렬 데이터를 발생시키는 주기의 나머지 절반 동안에는, 제2 병렬/직렬 변환소자들(325, ..., 328)이 상기 제2 클럭 주파수로써 동작함에 따라 제2 병렬/직렬 변환소자들(325, ..., 328)에 입력된 데이터 D(N+4), ..., D(N+7)가 데이터 선택부(42)에 저장되는 한편, 시프트 레지스터들(33; 331, ..., 334)이 상기 제2 클럭 주파수로써 동작함에 따라 시프트 레지스터들(33; 331, ..., 334)에 로딩된 데이터 D(N), ..., D(N+3)가 데이터 선택부(42)에 저장된다. 이와 동시에, 상기 단계 (a)가 수행된다(단계 d).
그리고, 단계 (b), (c), 및 (d)가 반복 수행된다(단계 e).
데이터 선택부(42)에서는 양 포트로 입력되는 8 개의 직렬 데이터를 타이밍 제어 신호에 따라 순서대로 출력시킨다. 출력된 8 개의 직렬 데이터는 구동용 메모리(5)에 지속적으로 저장되면서, 저장된 순서대로 표시 패널 구동부(도 1의 6)에 입력된다. 이에 따라, 표시 패널 구동부(6)가 입력된 영상 데이터에 따른 수직 및 수평 구동 신호를 표시 패널에 인가함으로써, 상응하는 영상이 표시된다.
이와 같은 본 실시예의 영상 신호 처리 방법에 의하면, 상기 단계 (c) 및 (d)가 상기 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 동시에 수행될 수 있고, 상기 단계 (d)에서 상기 단계 (a)가 동시에 수행된다. 이에 따라, 적용 비트수와 같은 8 개수의 병렬/직렬 변환소자들(321, ..., 328)만 사용하면서도 전체적 처리 속도를 떨어뜨리지 않을 수 있다.
이상 설명된 바와 같이, 본 발명에 따른 평판 표시 장치에서의 영상 신호 처리 방법에 의하면, 적용 비트수와 같은 개수의 병렬/직렬 변환소자들만 사용하면서도 전체적 처리 속도를 떨어뜨리지 않을 수 있으므로, 동일한 성능하에 하드웨어의 규모를 줄일 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 당업자의 수준에서 그 변형 및 개량이 가능하다.
도 1은 일반적인 평판 표시 장치에서의 영상 신호 흐름을 보여주는 블록도이다.
도 2는 종래의 평판 표시 장치에서의 영상 신호 처리 방법을 보여주는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 평판 표시 장치에서의 영상 신호 처리 방법을 보여주는 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
2...아날로그/디지털 변환소자, 3, 30, 32...병렬/직렬 변환부,
321, 322, 323, 324...제1 병렬/직렬 변환소자들,
325, 326, 327, 328...제1 병렬/직렬 변환소자들,
33...시프트 레지스터들, 41, 42...데이터 선택부,
5...구동용 메모리.
Claims (5)
- 제1 클럭 주파수로 동작하는 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 제1 비트수의 병렬 영상 데이터를 처리하여, 구동용 메모리에 순차적으로 저장시키는 평판 표시 장치에서의 영상 신호 처리 방법에 있어서,(a) 상기 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 제1 비트수의 병렬 데이터를 제1 병렬/직렬 변환소자들에 입력시키는 단계;(b) 상기 아날로그/디지털 변환소자로부터 지속적으로 발생되는 병렬 데이터를 제2 병렬/직렬 변환소자들에 입력시키는 단계;(c) 상기 제1 병렬/직렬 변환소자들에 입력된 데이터를 상기 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 상기 제1 병렬/직렬 변환소자들 각각에 상응하는 직렬 입출력 시프트 레지스터들에 로딩시키는 단계;(d) 상기 제2 병렬/직렬 변환소자들에 입력된 데이터 및 상기 시프트 레지스터들에 로딩된 데이터를 상기 제2 클럭 주파수로써 상기 구동용 메모리에 저장시킴과 동시에, 상기 단계 (a)를 수행하는 단계; 및(e) 상기 단계들 (b), (c), 및 (d)를 반복 수행하는 단계를 포함한 것을 특징으로 하는 평판 표시 장치에서의 영상 신호 처리 방법.
- 제1항에 있어서, 상기 구동용 메모리는,상기 제1 비트수의 데이터 입출력 버스가 마련된 것을 특징으로 하는 평판 표시 장치에서의 영상 신호 처리 방법.
- 제1항에 있어서, 상기 아날로그/디지털 변환 소자에는,복합 영상 신호가 입력되는 것을 특징으로 하는 평판 표시 장치에서의 영상 신호 처리 방법.
- 제1항에 있어서, 상기 구동용 메모리에 순차적으로 저장된 상기 제1 비트수의 데이터는,저장된 순서대로 표시 패널 구동부에 입력되는 것을 특징으로 하는 평판 표시 장치에서의 영상 신호 처리 방법.
- 제1항에 있어서, 상기 제1 및 제2 병렬/직렬 변환소자들의 각 개수는,서로 같은 것을 특징으로 하는 평판 표시 장치에서의 영상 신호 처리 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980017572A KR100537599B1 (ko) | 1998-05-15 | 1998-05-15 | 평판표시장치에서의 영상 신호 처리 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980017572A KR100537599B1 (ko) | 1998-05-15 | 1998-05-15 | 평판표시장치에서의 영상 신호 처리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990085266A KR19990085266A (ko) | 1999-12-06 |
| KR100537599B1 true KR100537599B1 (ko) | 2006-03-03 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980017572A KR100537599B1 (ko) | 1998-05-15 | 1998-05-15 | 평판표시장치에서의 영상 신호 처리 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100537599B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07175452A (ja) * | 1993-12-17 | 1995-07-14 | Casio Comput Co Ltd | 液晶表示装置 |
| JPH07175451A (ja) * | 1993-12-17 | 1995-07-14 | Casio Comput Co Ltd | 液晶表示装置 |
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| KR100238822B1 (ko) * | 1992-10-24 | 2000-01-15 | 구본준 | 아날로그신호처리회로 |
-
1998
- 1998-05-15 KR KR1019980017572A patent/KR100537599B1/ko not_active IP Right Cessation
Patent Citations (4)
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|---|---|
| KR19990085266A (ko) | 1999-12-06 |
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