KR100537599B1 - 평판표시장치에서의 영상 신호 처리 방법 - Google Patents

평판표시장치에서의 영상 신호 처리 방법 Download PDF

Info

Publication number
KR100537599B1
KR100537599B1 KR1019980017572A KR19980017572A KR100537599B1 KR 100537599 B1 KR100537599 B1 KR 100537599B1 KR 1019980017572 A KR1019980017572 A KR 1019980017572A KR 19980017572 A KR19980017572 A KR 19980017572A KR 100537599 B1 KR100537599 B1 KR 100537599B1
Authority
KR
South Korea
Prior art keywords
parallel
data
conversion elements
serial conversion
input
Prior art date
Application number
KR1019980017572A
Other languages
English (en)
Other versions
KR19990085266A (ko
Inventor
전광훈
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1019980017572A priority Critical patent/KR100537599B1/ko
Publication of KR19990085266A publication Critical patent/KR19990085266A/ko
Application granted granted Critical
Publication of KR100537599B1 publication Critical patent/KR100537599B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/91—Television signal processing therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명의 평판 표시 장치에서의 영상 신호 처리 방법은, 제1 클럭 주파수로 동작하는 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 제1 비트수의 병렬 영상 데이터를 처리하여, 구동용 메모리에 순차적으로 저장시키는 평판 표시 장치에서의 영상 신호 처리 방법에 관한 것이다. 이 방법은, (a) 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 제1 비트수의 병렬 데이터를 제1 병렬/직렬 변환소자들에 입력시키는 단계를 포함한다. (b) 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 병렬 데이터를 제2 병렬/직렬 변환소자들에 입력시킨다. (c) 제1 병렬/직렬 변환소자들에 입력된 데이터를 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 제1 병렬/직렬 변환소자들 각각에 상응하는 직렬 입출력 시프트 레지스터들에 로딩시킨다. (d) 제2 병렬/직렬 변환소자들에 입력된 데이터 및 시프트 레지스터들에 로딩된 데이터를 제2 클럭 주파수로써 구동용 메모리에 저장시킴과 동시에, 상기 단계 (a)를 수행한다. (e) 단계들 (b), (c), 및 (d)를 반복 수행한다.

Description

평판 표시 장치에서의 영상 신호 처리 방법
본 발명은 평판 표시 장치에서의 영상 신호 처리 방법에 관한 것으로서, 보다 상세하게는, 입력되는 복합 영상 신호를 처리하여 표시 패널 구동부에 입력시키는 평판 표시 장치에서의 영상 신호 처리 방법에 관한 것이다.
도 1을 참조하면, 일반적인 평판 표시 장치에 입력되는 복합 영상 신호(1)는, 아날로그/디지털 변환소자(2), 병렬/직렬 변환부(3) 및 구동용 메모리(5)를 통하여 표시 패널 구동부(6)에 입력된다. 아날로그/디지털 변환소자(2)에서는, 지속적으로 입력되는 복합 영상 신호(1)가 디지털 데이터로 변환되어, 8 비트의 병렬 데이터로서 출력된다. 이 병렬 데이터는 병렬/직렬 변환부(3)를 통하여 직렬 데이터로 변환된다. 이 직렬 데이터는 구동용 메모리(5)에 순차적으로 저장된 후, 저장된 순서대로 표시 패널 구동부(6)에 입력된다. 이에 따라, 표시 패널 구동부(6)가 입력된 영상 데이터에 따른 수직 및 수평 구동 신호를 표시 패널에 인가함으로써, 상응하는 영상이 표시된다.
도 2를 참조하면, 종래의 영상 신호 처리 방법은, 병렬/직렬 변환부(30)에 비트수 8의 2 배인 16 개수의 병렬/직렬 변환소자들(301, ..., 318)이 배열된다. 아날로그/디지털 변환소자(도 1의 2)로부터의 8 개의 8 비트 병렬 데이터 D(N), ..., D(N+7)은, 제1 병렬/직렬 변환소자들(301, ..., 308)에 입력된다(제1 단계). 다음에, 아날로그/디지털 변환소자(2)로부터의 8 개의 8 비트 병렬 데이터 D(N+8), ..., D(N+15)는, 제2 병렬/직렬 변환소자들(311, ..., 318)에 입력된다(제2 단계). 다음에, 제1 병렬/직렬 변환소자들(301, ..., 308)에 8 개의 클럭 펄스들을 인가함에 따라, 8 개의 직렬 데이터가 데이터 선택부(41)에 입력된다(제3 단계). 다음에, 제2 병렬/직렬 변환소자들(311, ..., 318)에 8 개의 클럭 펄스들을 인가하여 8 개의 직렬 데이터를 데이터 선택부(41)에 입력시킴과 동시에, 상기 제1 단계를 수행한다(제4 단계). 상기 제2, 3, 4 단계는 반복 수행된다(제5 단계). 데이터 선택부(41)에서는 양 포트로 입력되는 8 개의 직렬 데이터를 타이밍 제어 신호에 따라 순서대로 출력시킨다. 출력된 8 개의 직렬 데이터는 구동용 메모리(5)에 지속적으로 저장되면서, 저장된 순서대로 표시 패널 구동부(도 1의 6)에 입력된다. 이에 따라, 표시 패널 구동부(6)가 입력된 영상 데이터에 따른 수직 및 수평 구동 신호를 표시 패널에 인가함으로써, 상응하는 영상이 표시된다.
상기와 같은 종래의 영상 신호 처리 방법은, 병렬/직렬 변환부(30)에 사용 비트수 2 배인 개수의 병렬/직렬 변환소자들(301, ..., 318)이 배열됨에 따라, 병렬/직렬 변환부(30) 및 데이터 선택부(41)의 하드웨어가 방대해지는 문제점이 있다.
본 발명의 목적은, 적용 비트수와 같은 개수의 병렬/직렬 변환소자들만 사용하면서도 전체적 처리 속도를 떨어뜨리지 않을 수 있는 평판 표시 장치에서의 영상 신호 처리 방법을 제공하는 것이다.
상기 목적을 이루기 위한 본 발명의 영상 신호 처리 방법은, 제1 클럭 주파수로 동작하는 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 제1 비트수의 병렬 영상 데이터를 처리하여, 구동용 메모리에 순차적으로 저장시키는 평판 표시 장치에서의 영상 신호 처리 방법에 관한 것이다. 이 방법은, (a) 상기 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 제1 비트수의 병렬 데이터를 제1 병렬/직렬 변환소자들에 입력시키는 단계를 포함한다. (b) 상기 단계 (a)가 수행되면, 상기 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 병렬 데이터를 제2 병렬/직렬 변환소자들에 입력시킨다. (c) 상기 제1 병렬/직렬 변환소자들에 입력된 데이터를 상기 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 상기 제1 병렬/직렬 변환소자들 각각에 상응하는 직렬 입출력 시프트 레지스터들에 로딩시킨다. (d) 상기 제2 병렬/직렬 변환소자들에 입력된 데이터 및 상기 시프트 레지스터들에 로딩된 데이터를 상기 제2클럭 주차수로써 상기 구동용 메모리에 저장시킴과 동시에, 상기 단계 (a)를 수행한다. 그리고, (e) 상기 단계들 (b), (c), 및 (d)를 반복 수행한다.
상기 본 발명의 영상 신호 처리 방법에 의하면, 상기 단계들 (c) 및 (d)가 상기 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 동시에 수행될 수 있고, 상기 단계 (d)에서 상기 단계 (a)가 동시에 수행된다. 이에 따라, 적용 비트수와 같은 개수의 병렬/직렬 변환소자들만 사용하면서도 전체적 처리 속도를 떨어뜨리지 않을 수 있다.
바람직하게는, 상기 제1 및 제2 병렬/직렬 변환소자들의 각 개수를 동일하게 한다.
이하, 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
도 3을 참조하면, 본 발명에 따른 영상 신호 처리 방법은, 병렬/직렬 변환부(30)에 적용 비트수와 동일한 8 개의 병렬/직렬 변환소자들(321, ..., 328)이 배열된다. 제1 클럭 주파수로 동작하는 아날로그/디지털 변환소자(도 1의 2)에서는, 지속적으로 입력되는 복합 영상 신호(1)가 디지털 데이터로 변환되어, 8 비트의 병렬 데이터로서 출력된다. 아날로그/디지털 변환 소자(2)로부터 지속적으로 발생되는 8 비트의 병렬 데이터 4 개 D(N), ..., D(N+3)는, 제1 병렬/직렬 변환소자들(321, ..., 324)에 입력된다(단계 a).
또한, 아날로그/디지털 변환 소자(2)로부터 지속적으로 발생되는 8 비트의 병렬 데이터 4 개 D(N+4), ..., D(N+7)는, 제2 병렬/직렬 변환소자들(325, ..., 328)에 입력된다(단계 b).
이에 따라, 아날로그/디지털 변환소자(도 1의 2)에서 병렬 데이터를 발생시키는 주기의 절반 동안에는, 제1 병렬/직렬 변환소자들(321, ..., 324)에 입력된 데이터 D(N), ..., D(N+3)가 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 제1 병렬/직렬 변환소자들(321, ..., 324) 각각에 상응하는 직렬 입출력 시프트 레지스터들(33; 331, ..., 334)에 로딩된다(단계 c). 보다 상세하게는, 아날로그/디지털변환소자(도 1의 2)에서 병렬 데이터를 발생시키는 주기의 절반 동안에는, 제1 병렬/직렬 변환소자들(321, ..., 324)이 상기 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 동작함과 동시에, 직렬 입출력 시프트 레지스터들(33; 331, ..., 334)이상기 제2 클럭 주파수로써 동작한다. 이에 따라, 제1 병렬/직렬 변환소자들(321, ..., 324)에 입력된 데이터 D(N), ..., D(N+3)가 제1 병렬/직렬 변환소자들(321, ..., 324) 각각에 상응하는 직렬 입출력 시프트 레지스터들(33; 331, ..., 334)에로딩된다(단계 c).
한편, 상기 단계 c가 수행되는 동안에는, 제2 병렬/직렬 변환소자들(325, ..., 328)에 입력된 데이터 D(N+4), ..., D(N+7) 및 시프트 레지스터들(33; 331, ..., 334)에 로딩된 데이터 D(N), ..., D(N+3)가 제2 클럭 주파수로써 데이터 선택부(42)에 저장됨과 동시에, 상기 단계 (a)가 수행된다.(단계 d). 보다 상세하게는, 아날로그/디지털 변환소자(2)에서 병렬 데이터를 발생시키는 주기의 나머지 절반 동안에는, 제2 병렬/직렬 변환소자들(325, ..., 328)이 상기 제2 클럭 주파수로써 동작함에 따라 제2 병렬/직렬 변환소자들(325, ..., 328)에 입력된 데이터 D(N+4), ..., D(N+7)가 데이터 선택부(42)에 저장되는 한편, 시프트 레지스터들(33; 331, ..., 334)이 상기 제2 클럭 주파수로써 동작함에 따라 시프트 레지스터들(33; 331, ..., 334)에 로딩된 데이터 D(N), ..., D(N+3)가 데이터 선택부(42)에 저장된다. 이와 동시에, 상기 단계 (a)가 수행된다(단계 d).
그리고, 단계 (b), (c), 및 (d)가 반복 수행된다(단계 e).
데이터 선택부(42)에서는 양 포트로 입력되는 8 개의 직렬 데이터를 타이밍 제어 신호에 따라 순서대로 출력시킨다. 출력된 8 개의 직렬 데이터는 구동용 메모리(5)에 지속적으로 저장되면서, 저장된 순서대로 표시 패널 구동부(도 1의 6)에 입력된다. 이에 따라, 표시 패널 구동부(6)가 입력된 영상 데이터에 따른 수직 및 수평 구동 신호를 표시 패널에 인가함으로써, 상응하는 영상이 표시된다.
이와 같은 본 실시예의 영상 신호 처리 방법에 의하면, 상기 단계 (c) 및 (d)가 상기 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 동시에 수행될 수 있고, 상기 단계 (d)에서 상기 단계 (a)가 동시에 수행된다. 이에 따라, 적용 비트수와 같은 8 개수의 병렬/직렬 변환소자들(321, ..., 328)만 사용하면서도 전체적 처리 속도를 떨어뜨리지 않을 수 있다.
이상 설명된 바와 같이, 본 발명에 따른 평판 표시 장치에서의 영상 신호 처리 방법에 의하면, 적용 비트수와 같은 개수의 병렬/직렬 변환소자들만 사용하면서도 전체적 처리 속도를 떨어뜨리지 않을 수 있으므로, 동일한 성능하에 하드웨어의 규모를 줄일 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 당업자의 수준에서 그 변형 및 개량이 가능하다.
도 1은 일반적인 평판 표시 장치에서의 영상 신호 흐름을 보여주는 블록도이다.
도 2는 종래의 평판 표시 장치에서의 영상 신호 처리 방법을 보여주는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 평판 표시 장치에서의 영상 신호 처리 방법을 보여주는 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
2...아날로그/디지털 변환소자, 3, 30, 32...병렬/직렬 변환부,
321, 322, 323, 324...제1 병렬/직렬 변환소자들,
325, 326, 327, 328...제1 병렬/직렬 변환소자들,
33...시프트 레지스터들, 41, 42...데이터 선택부,
5...구동용 메모리.

Claims (5)

  1. 제1 클럭 주파수로 동작하는 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 제1 비트수의 병렬 영상 데이터를 처리하여, 구동용 메모리에 순차적으로 저장시키는 평판 표시 장치에서의 영상 신호 처리 방법에 있어서,
    (a) 상기 아날로그/디지털 변환 소자로부터 지속적으로 발생되는 제1 비트수의 병렬 데이터를 제1 병렬/직렬 변환소자들에 입력시키는 단계;
    (b) 상기 아날로그/디지털 변환소자로부터 지속적으로 발생되는 병렬 데이터를 제2 병렬/직렬 변환소자들에 입력시키는 단계;
    (c) 상기 제1 병렬/직렬 변환소자들에 입력된 데이터를 상기 제1 클럭 주파수의 2 배인 제2 클럭 주파수로써 상기 제1 병렬/직렬 변환소자들 각각에 상응하는 직렬 입출력 시프트 레지스터들에 로딩시키는 단계;
    (d) 상기 제2 병렬/직렬 변환소자들에 입력된 데이터 및 상기 시프트 레지스터들에 로딩된 데이터를 상기 제2 클럭 주파수로써 상기 구동용 메모리에 저장시킴과 동시에, 상기 단계 (a)를 수행하는 단계; 및
    (e) 상기 단계들 (b), (c), 및 (d)를 반복 수행하는 단계를 포함한 것을 특징으로 하는 평판 표시 장치에서의 영상 신호 처리 방법.
  2. 제1항에 있어서, 상기 구동용 메모리는,
    상기 제1 비트수의 데이터 입출력 버스가 마련된 것을 특징으로 하는 평판 표시 장치에서의 영상 신호 처리 방법.
  3. 제1항에 있어서, 상기 아날로그/디지털 변환 소자에는,
    복합 영상 신호가 입력되는 것을 특징으로 하는 평판 표시 장치에서의 영상 신호 처리 방법.
  4. 제1항에 있어서, 상기 구동용 메모리에 순차적으로 저장된 상기 제1 비트수의 데이터는,
    저장된 순서대로 표시 패널 구동부에 입력되는 것을 특징으로 하는 평판 표시 장치에서의 영상 신호 처리 방법.
  5. 제1항에 있어서, 상기 제1 및 제2 병렬/직렬 변환소자들의 각 개수는,
    서로 같은 것을 특징으로 하는 평판 표시 장치에서의 영상 신호 처리 방법.
KR1019980017572A 1998-05-15 1998-05-15 평판표시장치에서의 영상 신호 처리 방법 KR100537599B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980017572A KR100537599B1 (ko) 1998-05-15 1998-05-15 평판표시장치에서의 영상 신호 처리 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980017572A KR100537599B1 (ko) 1998-05-15 1998-05-15 평판표시장치에서의 영상 신호 처리 방법

Publications (2)

Publication Number Publication Date
KR19990085266A KR19990085266A (ko) 1999-12-06
KR100537599B1 true KR100537599B1 (ko) 2006-03-03

Family

ID=37179189

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980017572A KR100537599B1 (ko) 1998-05-15 1998-05-15 평판표시장치에서의 영상 신호 처리 방법

Country Status (1)

Country Link
KR (1) KR100537599B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07175451A (ja) * 1993-12-17 1995-07-14 Casio Comput Co Ltd 液晶表示装置
JPH07175452A (ja) * 1993-12-17 1995-07-14 Casio Comput Co Ltd 液晶表示装置
KR980010993A (ko) * 1996-07-27 1998-04-30 구자홍 액정표시장치의 데이터 프로세싱 모듈
KR100238822B1 (ko) * 1992-10-24 2000-01-15 구본준 아날로그신호처리회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100238822B1 (ko) * 1992-10-24 2000-01-15 구본준 아날로그신호처리회로
JPH07175451A (ja) * 1993-12-17 1995-07-14 Casio Comput Co Ltd 液晶表示装置
JPH07175452A (ja) * 1993-12-17 1995-07-14 Casio Comput Co Ltd 液晶表示装置
KR980010993A (ko) * 1996-07-27 1998-04-30 구자홍 액정표시장치의 데이터 프로세싱 모듈

Also Published As

Publication number Publication date
KR19990085266A (ko) 1999-12-06

Similar Documents

Publication Publication Date Title
JP2827867B2 (ja) マトリックス表示装置のデータドライバ
US7259742B2 (en) Source driving circuit, display device and method of driving a source driver
US20060255994A1 (en) Source driving device and timing control method thereof
JP2862592B2 (ja) ディスプレイ装置
US7307613B2 (en) Video data transfer method, display control circuit, and liquid crystal display device
KR970007776A (ko) 액정표시장치의 데이타 드라이버
KR880004395A (ko) 화상 데이타 회전처리 방법 및 장치
JP3167435B2 (ja) ドライバー回路
JP3744285B2 (ja) シフトレジスタ及びその制御方法
JPH02894A (ja) 表示装置をアドレス指定する装置及び方法
US5022090A (en) Digital image processing apparatus for correctly addressing image memory
KR100537599B1 (ko) 평판표시장치에서의 영상 신호 처리 방법
JP2001337657A (ja) 液晶表示装置
US5016263A (en) Sample-hold circuit with outputs taken between gates of dynamic shift register to avoid skew from unequal interstage connection lengths
KR0153673B1 (ko) 디지탈 영상신호 처리장치
JPH08137446A (ja) 液晶表示装置の駆動回路
KR100280540B1 (ko) 엘씨디 소스 드라이버_
JP4061686B2 (ja) 液晶表示装置
KR100283467B1 (ko) 표시 데이터 구동회로
JP3232835B2 (ja) 直列並列変換回路
KR100542689B1 (ko) 박막 트랜지스터 액정표시소자의 게이트 드라이버
KR920022194A (ko) 액정디스플레이의 다단구동방법 및 회로
JPH06205323A (ja) ビデオ信号処理回路
JP2009271429A (ja) 表示駆動装置
KR960028372A (ko) 투사형 화상표시 시스템의 화면 상전환제어장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081127

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee