CN105913876B - 一次编程非易失性存储器及其读取感测方法 - Google Patents

一次编程非易失性存储器及其读取感测方法 Download PDF

Info

Publication number
CN105913876B
CN105913876B CN201510385655.XA CN201510385655A CN105913876B CN 105913876 B CN105913876 B CN 105913876B CN 201510385655 A CN201510385655 A CN 201510385655A CN 105913876 B CN105913876 B CN 105913876B
Authority
CN
China
Prior art keywords
bit line
voltage
source
transistor
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510385655.XA
Other languages
English (en)
Other versions
CN105913876A (zh
Inventor
陈勇叡
黄志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
eMemory Technology Inc
Original Assignee
eMemory Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by eMemory Technology Inc filed Critical eMemory Technology Inc
Publication of CN105913876A publication Critical patent/CN105913876A/zh
Application granted granted Critical
Publication of CN105913876B publication Critical patent/CN105913876B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states

Landscapes

  • Read Only Memory (AREA)

Abstract

本发明涉及一种一次编程非易失性存储器及其读取感测方法。该一次编程非易失性存储器中具有一存储器阵列，连接至多条位线。该读取方法包括下列步骤：将所述位线预充电至一预充电电压；由该存储器阵列中决定一选定存储单元，其中该选定存储单元连接至所述位线中的一第一位线；将该选定存储单元所对应的该第一位线连接至该数据线，并将该数据线放电至一重置电压；接收该选定存储单元所输出的一存储单元电流，使得该数据线上的一电压电平由该重置电压开始变化；以及根据一比较电压以及该数据线上的该电压电平产生一输出信号。

Description

一次编程非易失性存储器及其读取感测方法
技术领域
本发明涉及一种非易失性存储器及其读取感测方法，且特别是有关于一种一次编程(one time programmable，简称OTP)非易失性存储器及其读取感测方法。
背景技术
众所周知，一次编程(OTP)非易失性存储器的OTP存储单元进行一次编程动作之后即决定OTP存储单元的储存状态，且OTP存储单元的储存状态无法再被更改。
基本上，OTP存储单元可区分为熔丝型OTP存储单元(fuse OTP memory cell)与反熔丝型OTP存储单元(anti-fuse OTP memory cell)。
举例来说，当反熔丝型OTP存储单元未进行编程(program)时，其为高阻抗(highimpedance)的储存状态；反之，当反熔丝型OTP存储单元被编程时，其为低阻抗(lowimpedance)的储存状态。另外，当熔丝型OTP存储单元未进行编程时，其为低阻抗的储存状态；反之，当熔丝型OTP存储单元被编程时，其为高阻抗的储存状态。
由于各种类型的OTP存储单元结构与特性不同，为了要能够正确的判断各种类型OTP存储单元的储存状态，所搭配的读取感测电路也会不同。
请参照图1A至图1C，其所绘示为US8,223,526所揭示的反熔丝型OTP非易失性存储器、读取感测方法、与相关信号示意图。如图1A所示，非易失性存储器的存储器阵列中包括：预充电电路(precharge circuit)110、OTP存储单元102与104、字线WL1～Wli、位线BL1与BL2、隔离晶体管(isolation transistor)106与108、参考充电电路(reference chargecircuit)REF、位线感测放大器(bitline sense amplifier)114。其中，OTP存储单元102与104为反熔丝型OTP存储单元。
字线WL1～WL1连接至对应的OTP存储单元102与104。再者，OTP存储单元102与104分别连接至位线BL1与BL2。其中，预充电信号(precharge signal)BLPCH用来控制预充电电路110，使得位线BL1与BL2被充电至预充电电压(precharge voltage)VPCH。另外，致能信号(enable signal)REF_EN用来控制参考充电电路REF，使得未被选定的位线BL1或BL2被充电至参考电压(reference voltage)。再者，隔离信号ISO控制隔离晶体管106与108，用以将位线BL1与BL2与感测线SL1与SL2之间的连接或不连接。
再者，位线感测放大器114根据高逻辑电平致能信号(high logic level enablesignal)H_EN与低逻辑电平致能信号(low logic level enable signal)L_EN来运作。
如图1B所示的读取感测方法。以位线感测放大器114感测OTP存储单元102为例来进行说明。首先，如步骤200所示，将位线BL1与BL2以及感测线SL1与SL2预充电至第一供电电压(亦即预充电电压VPCH)。此时，由于隔离信号ISO为高电平，隔离晶体管106与108将位线BL1与BL2连接至对应的感测线SL1与SL2。
接着，如步骤202所示，以读取电压VREAD来驱动选定字线。亦即，提供读取电压VREAD至字线WL1，而其他字线WL2～WLi则不驱动。同时，如步骤204所示，将参考电压充电至未选定的位线与感测线。亦即，位线BL2与感测线SL2会被充电至参考电压。
接着，如步骤206所示，断开(decouple)选定OTP存储单元与感测线之间的连接关系。亦即，控制隔离信号ISO为低电平，隔离晶体管106与108断开位线BL1与BL2与感测线SL1与SL2之间的连接关系。之后，如步骤208所示，动作(activate)位线感测放大器114，即可感测出选定OTP存储单元的储存状态。
如图1C所示的信号，其为读取OTP存储单元102的相关信号示意图，且读取OTP存储单元102为高阻抗的储存状态。
由示意图可知，当预充电信号BLPCH为高电平的期间，隔离信号ISO亦为高电平，因此位线BL1与BL2以及感测线SL1与SL2被预充电至预充电电压VPCH，例如接地电压。
当位线BL1与BL2以及感测线SL1与SL2被预充电至预充电电压VPCH之后，字线WL1与致能信号REF_EN动作。因此，OTP存储单元102为选定存储单元，位线BL1为选定位线，且位线BL2为未选定位线。
再者，于位线WL1与参考信号REF_EN的动作期间，位线BL1与BL2以及感测线SL1与SL2皆由预充电电压VPCH开始上升。由于OTP存储单元为高阻抗的储存状态，使得选定位线BL1与感测线SL1的上升速度小于未选定位线BL2与感测线SL2的上升速度。
再者，于时间点t1时，隔离信号ISO为低电平，隔离晶体管106与108断开位线BL1与BL2以及感测线SL1与SL2之间的连接关系。此时，选定位线BL1与感测线SL1的电压电平小于未选定位线BL2与感测线SL2的电压电平。
再者，于时间点t2时，由于位线BL1与BL2以及感测线SL1与SL2之间已经未连接，所以位线BL1与位线BL2会维持在先前的电压电平。再者，由于位线感测放大器114动作，使得电压电平较高的感测线SL2再被提高至高逻辑电平致能信号H_EN的电压电平；且电压电平较低的感测线SL1被降低至低逻辑电平致能信号L_EN的电压电平。因此，于时间点t2之后，根据感测线SL2的电压电平大于感测线SL1的电压电平，可以确认选定OTP存储单元为高阻抗的储存状态。
反之，如果位线感测放大器114动作时，感测线SL1的电压电平大于感测线SL2的电压电平，则可以确认选定OTP存储单元102为低阻抗的储存状态。
由以上的说明可知，图1A的非易失性存储器的相关电路中，于读取选定OTP存储单元的储存状态时，需要先断开位线与感测线。之后，再根据感测线上的电压来判断OTP存储单元的储存状态。
另外，US8,259,518以及US7,269,047也针对不同结构的OTP存储单元揭示对应的OTP存储单元读取机制(read scheme)。
发明内容
本发明的主要目的在于，提出一种一次编程非易失性存储器及其读取感测方法。于读取周期(read cycle)时，选定OTP存储单元所对应的选定位线持续连接于感测放大器并进行充电，而根据充电的电压电平变化来判断选定OTP存储单元的储存状态。
本发明涉及一种一次编程非易失性存储器，包括：一存储器阵列，具有M×N个存储单元，且该存储器阵列连接至M条字线与N条位线；一控制电路，具有一电压发生器，产生多个供电电压至该存储器阵列；一字线驱动器，连接至该M条字线，用以决定该M条字线其中之一为一选定字线；一列驱动器，产生N个列解码信号，且该N个列解码信号中仅有其中之一可被驱动；以及，一时序控制器，产生一预充电信号、一重置信号与一致能信号；一预充电电路，连接于该N条位线，且于该预充电信号动作时，提供一预充电电压至该N条位线；一列选择器，连接于该N条位线与一数据线，且该列选择器根据该N个列解码信号决定该N条位线其中之一为一选定位线，并将该选定位线连接至该数据线；一重置电路，连接于该数据线，且于该重置信号动作时，提供一重置电压至该数据线；以及一感测放大器，连接至该数据线并接收一比较电压，并于该致能信号动作时，根据该数据线的一电压电平与该比较电压来产生一输出信号。
本发明涉及一种一次编程非易失性存储器的读取感测方法，该一次编程非易失性存储器具有多个存储单元的一存储器阵列，且该存储器阵列连接至多条位线，该读取方法包括下列步骤：将所述位线预充电至一预充电电压；由该存储器阵列中决定一选定存储单元，其中该选定存储单元连接至所述位线中的一第一位线；将该选定存储单元所对应的该第一位线连接至该数据线，并将该数据线放电至一重置电压；接收该选定存储单元所输出的一存储单元电流，使得该数据线上的一电压电平由该重置电压开始变化；以及根据一比较电压以及该数据线上的该电压电平产生一输出信号。
本发明涉及一种一次编程非易失性存储器，包括：一存储器阵列，具有M×N个存储单元，且该存储器阵列连接至M条字线与2N条位线，其中该2N条位线被区分为N个位线对；一控制电路，具有一电压发生器，产生多个供电电压至该存储器阵列；一字线驱动器，连接至该M条字线，用以决定该M条字线其中之一为一选定字线；一列驱动器，产生N个列解码信号，且该N个列解码信号中仅有其中之一可被驱动；以及，一时序控制器，产生一预充电信号、一重置信号与一致能信号；一预充电电路，连接于该2N条位线，且于该预充电信号动作时，提供一预充电电压至该2N条位线；一列选择器，连接于该2N条位线、一参考线与一数据线，且该列选择器根据该N个列解码信号决定该N个位线对其中之一为一选定位线对，并将该选定位线对中的一第一位线连接至该数据线，将该选定位线对中的一互补的第一位线连接至该参考线；一重置电路，连接于该数据线与该参考线，且于该重置信号动作时，提供一重置电压至该数据线与该参考线；以及一感测放大器，连接至该数据线与该参考线，并于该致能信号动作时，根据该数据线的一电压电平与该参考线上的一比较电压来产生一输出信号。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并结合附图详细说明如下。
附图说明
图1A至图1C所绘示为US8,223,526所揭示的反熔丝型OTP非易失性存储器、读取感测方法、与相关信号示意图。
图2A与图2B所绘示为组成本发明一次编程非易失性存储器的各种OTP存储单元示意图。
图3所绘示为本发明一次编程非易失性存储器的示意图。
图4所绘示为本发明一次编程非易失性存储器的读取感测方法。
图5所绘示为本发明一次编程非易失性存储器于读取周期时的相关信号示意图。
图6A与图6B所绘示为一次编程非易失性存储器中运用于具差分模式感测放大器的各种OTP存储单元的示意图。
图7所绘示为本发明另一个一次编程非易失性存储器示意图。
【附图符号说明】
102、104：OTP存储单元
106、108：隔离晶体管
110：预充电电路
114：位线感测放大器
200～208：步骤流程
300、500：一次编程非易失性存储器
310、510：控制电路
312、512：电压发生器
313、513：字线驱动器
314、514：列驱动器
315、515：脉冲发生器
316、516：时序控制器
320、520：存储器阵列
330、530：预充电电路
340、540：列选择器
360、560：感测放大器
362、562：比较器
370、570：重置电路
S410～A460：步骤流程
具体实施方式
请参照图2A与图2B，其所绘示为组成本发明一次编程非易失性存储器的各种OTP存储单元示意图。如图2A所示，OTP非易失性存储器由2×2个OTP存储单元C11、C12、C21、C22组成一存储器阵列(memory array)。其中，每个OTP存储单元C11、C12、C21、C22由三个电子元件(electronic component)所构成。当然，本发明的存储单元阵列数目，可以根据实际需要而更改为M×N大小的存储器阵列，亦即M条字线与N条位线，且M与N为正整数。
在图2A中，OTP存储单元C11、C21为未被编程的(non-programmed)OTP存储单元；OTP存储单元C12、C22为被编程的(programmed)OTP存储单元。
以未被编程的OTP存储单元C11为例来说明。未被编程的OTP存储单元C11包括一选择晶体管(select transistor)T1与二电容器c1、c2。选择晶体管T的栅极连接至字线WL1；选择晶体管T的第一源极/漏极(source/drain)端与供电电压V1之间连接电容器c1，第一源极/漏极端与供电电压V2之间连接电容器c2；选择晶体管T的第二源极/漏极端连接至位线BL1。
再者，当OTP存储单元被编程之后，电容器c1或者电容器c2中的介电层(dielectric layer)会破裂(rupture)，而成为电阻。以被编程的OTP存储单元C22为例来说明。被编程的OTP存储单元C22包括一选择晶体管T、一电阻r1与电容器c2。选择晶体管T的栅极连接至字线WL2；选择晶体管T的第一源极/漏极端与供电电压V1之间连接电阻r1，第一源极/漏极端与供电电压V2之间连接电容器c2；选择晶体管T的第二源极/漏极端连接至位线BL2。当然，电容器c1以及电容器c2中的介电层都被破裂而形成两个电阻也可以视为被编程的OTP存储单元。
再者，根据被驱动的字线与位线，即可由存储单元阵列中决定一选定OTP存储单元(selected OTP memory cell)。举例来说，当字线WL2与位线BL1动作时，OTP存储单元C21即为选定OTP存储单元。此时，OTP存储单元C21会产生存储单元电流(cell current)至位线BL1。由以上的说明可知，当字线WL2为选定字线且位线BL1为选定位线时，OTP存储单元C21即为选定OTP存储单元。
再者，由于图2A中的OTP存储单元为反熔丝型OTP存储单元。所以选择未编程的OTP存储单元为选定存储单元时，由于具备高阻抗的储存状态，所以产生的存储单元电流会较小；且选择编程的OTP存储单元为选定存储单元时，由于具备低阻抗的储存状态，所以产生的存储单元电流会较大。
如图2B所示，OTP非易失性存储器由2×2个OTP存储单元C11、C12、C21、C22组成一存储器阵列。其中，每个OTP存储单元C11、C12、C21、C22由三个电子元件所构成。
在图2B中。OTP存储单元C11、C21为未被编程的OTP存储单元；OTP存储单元C12、C22为被编程的OTP存储单元。
以未被编程的OTP存储单元C11为例来说明。未被编程的OTP存储单元C11包括一选择晶体管T1、一偏压晶体管T2与一电容器c1。选择晶体管T1的栅极连接至字线WL1；选择晶体管T1的第一源极/漏极(source/drain)端连接至偏压晶体管T2的第一源极/漏极端；选择晶体管T1的第二源极/漏极端连接至位线BL1。偏压晶体管T2的栅极连接至供电电压V2；偏压晶体管T2的第二源极/漏极端与供电电压V1之间连接电容器c1。
另外，上述电容器c1可以由变容器(varactor)所取代，其中变容器对应的电容值可根据其接收的偏压而改变。
再者，当OTP存储单元被编程之后，电容器c1中的介电层会破裂，而成为电阻。以被编程的OTP存储单元C22为例来说明。被编程的OTP存储单元C22包括一选择晶体管T1、一偏压晶体管T2、与一电阻r1。选择晶体管T1的栅极连接至字线WL1；选择晶体管T1的第一源极/漏极端连接至偏压晶体管T2的第一源极/漏极端；选择晶体管T1的第二源极/漏极端连接至位线BL1。偏压晶体管T2的栅极连接至供电电压V2；偏压晶体管T2的第二源极/漏极端与供电电压V1之间连接电阻r1。
同理，根据被驱动的字线与位线，即可由存储单元阵列中决定一选定OTP存储单元(selected OTP memory cell)。举例来说，当字线WL2为选定字线且位线BL1为选定位线时，OTP存储单元C21即为选定OTP存储单元。
再者，由于图2B中的OTP存储单元为反熔丝型OTP存储单元。所以选择未编程的OTP存储单元为选定存储单元时，对应存储单元电流会较小；且选择编程的OTP存储单元为选定存储单元时，对应存储单元电流会较大。
请参照图3，其所绘示为本发明一次编程非易失性存储器的示意图。一次编程非易失性存储器300包括：控制电路310、存储器阵列320、预充电电路(precharge circuit)330、列选择器(column selector)340、感测放大器(sense amplifier)360与重置电路(resetcircuit)370。其中，存储器阵列320中包括多个OTP存储单元。再者，图3仅绘示第n列OTP存储单元Cn1～Cn4对应的连接至位线BL1～BL4。虽然本发明以每一行有4个OTP存储单元为例来进行说明，然而本发明并未限定存储器阵列320中每一行OTP存储单元的数目。再者，OTP存储单元Cn1～Cn4可为图2A或者图2B所揭示的OTP存储单元。
控制电路310中包括：电压发生器312、字线驱动器(word line driver)313、列驱动器(column driver)314、脉冲发生器315与时序控制器(timing controller)316。电压发生器312可产生供电电压V1与V2至存储器阵列320。字线驱动器313连接至存储器阵列320中多条字线，字线驱动器313可驱动其中一条位线使其成为选定位线。列驱动器314可产生四个列解码信号Y1～Y4，用以决定位线BL1～BL4其中之一为选定位线。脉冲发生器315产生脉冲信号CLK。时序控制器316接收脉冲信号CLK，并产生预充电信号Ppcg、重置信号Prst与致能信号EN。
预充电电路330中包括4个开关晶体管ma1～ma4，开关晶体管ma1～ma4的控制端接收预充电信号Ppcg，开关晶体管ma1～ma4的第一端连接至一预充电电压(prechargevoltage)Vpcg；开关晶体管ma1～ma4的第二端连接至对应的位线BL1～BL4。当预充电信号Ppcg动作时，所有的位线BL1～BL4皆被预充电至预充电电压Vpcg。
列选择器330中包括4个选择晶体管M1～M4，选择晶体管M1～M4的控制端接收对应的列解码信号Y1～Y4，选择晶体管M1～M4的第一端连接至对应的位线BL1～BL4；选择晶体管M1～M4的第二端连接至数据线DL。基本上，列驱动器314每次仅会动作列解码信号Y1～Y4其中之一，以决定选定位线。
重置电路370中包括一开关晶体管mb，开关晶体管mb的控制端接收重置信号Prst，开关晶体管mb的第一端连接至数据线DL；开关晶体管mb的第二端连接至重置电压Vrst(例如接地电压)。当重置信号Prst动作时，字线DL皆被放电(discharge)至重置电压Vrst。
感测放大器360中包括一比较器362连接至该数据线并接收一比较电压Vcmp，并于该致能信号EN动作时，根据该数据线DL的一电压电平与该比较电压Vcmp来产生一输出信号Dout。
根据本发明的实施例，于一次编程非易失性存储器的读取周期(read cycle)时，电压发生器312产生供电电压V1与V2至存储器阵列320。于决定选定OTP存储单元之前，时序控制器316先动作预充电信号Ppcg，并使得所有位线BL1～BL4预充电至预充电电压Vpcg。接着，根据字线驱动器313与列驱动器314来决定选定字线与选定位线，并决定选定OTP存储单元且使得选定OTP存储单元对应的位线连接至数据线DL。接着，动作重置信号Prst，使得数据线DL及选定存储单元对应的位线被放电(discharge)至重置电压Vrst。之后，于致能信号EN动作时，感测放大器360即可判断比较电压Vcmp与数据线DL上的电压电平，并据以产生输出数据Dout。而输出数据Dout即可代表选定存储单元的储存状态。
请参照图4，其所绘示为本发明一次编程非易失性存储器的读取感测方法。以下以图3OTP存储单元Cn2为选定存储单元为例来作说明。首先，于读取周期开始时，电压发生器312会输出供电电压V1与V2至存储器阵列320。
如步骤S410所示，将所有位线预充电至预充电电压。于执行步骤S410时，时序控制器316先动作预充电信号Ppcg，用以控制预充电电路330中所有的开关晶体管ma1～ma4为关闭状态(close state)，使得位线BL1～BL4被预充电至预充电电压Vpcg。之后，时序控制器316不动作预充电信号Ppcg，使得预充电电路330中所有的选择晶体管ma1～ma4为开路状态(open state)，而所有位线BL1～BL4皆维持在预充电电压Vpcg。
如步骤S420所示，决定一选定OTP存储单元。于执行步骤S420时，字线驱动电路313驱动字线WLn而成为选定字线。另外，列驱动器314驱动列解码信号Y2，不驱动列解码信号Y1、Y3、Y4，所以列选择器340中选择晶体管M2为关闭状态(close state)，其他选择晶体管M1、M3、M4为开路状态(open state)。因此，位线BL2为选定位线并连接至数据线DL。再者，根据选定字线以及选定位线可以确定OTP存储单元Cn2为选定OTP存储单元。
如步骤S430所示，将选定位线及数据线DL放电至重置电压。于执行步骤S430时，时序控制器316动作重置信号Prst，用以控制重置电路370中的开关晶体管mb为关闭状态(close state)，使得数据线DL以及选定位线BL2被放电至重置电压Vrst。之后，时序控制器316不动作重置信号Pb，使得重置电路370中的开关晶体管mb为开路状态(open state)。
如步骤S440所示，接收选定OTP存储单元输出的存储单元电流，用以改变数据线DL上的电压电平。于执行步骤S440时，由于选定位线BL2连接至数据线DL，且选定位线BL2以及数据线DL被放电至重置电压Vrst。因此，选定OTP存储单元所产生的存储单元电流流经选定位线BL2并对数据线DL进行充电，使得数据线DL上的电压电平由重置电压Vrst开始往上变化。
如步骤S450所示，致能感测放大器360并产生输出信号。于执行步骤S440时，时序控制器316动作致能信号EN，进而致能感测放大器360，使得感测放大器360判断比较电压Vcmp与数据线DL上的电压电平，并据以产生输出数据Dout。而输出数据Dout即代表选定存储单元的储存状态。
接着，如步骤S460所示，是否还要读取其他OTP存储单元。如果还需要读取其他OTP存储单元则回到步骤S410；若不需要读取其他OTP存储单元时，则结束读取周期。
请参照图5，其所绘示为本发明一次编程非易失性存储器于读取周期时的相关信号示意图。基本上，时序控制器316根据脉冲信号CLK来产生预充电信号Ppcg、重置信号Pb与致能信号EN。且感测放大器360可在脉冲信号CLK的一个脉冲周期判断出一个OTP选定存储单元的储存状态。
如图5所示，时间点t1至时点t6为脉冲周期I且字线WLn被驱动。首先，于时间点t1至时间点t2，预充电信号Ppcg动作，数据线DL被预充电至预充电电压Vpcg。接着，于时间点t2至时间点t3，重置信号Prst动作，数据线DL被放电至重置电压Vrst。
于时间点t3至时间点t4，数据线DL接收选定OTP存储单元的存储单元电流，使得数据线DL上的电压电平由重置电压Vrst开始往上变化。基本上，数据线DL上电压电平变化的速度由选定OTP存储单元的存储单元电流决定。当选定OTP存储单元的存储单元电流较大，数据线DL上电压电平变化的速度较快；反之，当选定OTP存储单元的存储单元电流较小，数据线DL上电压电平变化的速度较慢。
于时间点t4时，致能信号EN动作，并使得致能感测放大器360运作，用以判断比较电压Vcmp与数据线DL上的电压电平之间的关系。并且，于时间点t5时，由于比较电压Vcmp小于数据线DL上的电压电平，致能感测放大器360产生第一电平(例如高电平)的输出信号，用以代表选定OTP存储单元为低阻抗的储存状态。
再者，时间点t6至时点t11为脉冲周期II且字线WLn-1被驱动。首先，于时间点t6至时间点t7，预充电信号Ppcg动作，数据线DL被预充电至预充电电压Vpcg。接着，于时间点t7至时间点t8，重置信号Prst动作，数据线DL被放电至重置电压Vrst。
于时间点t8至时间点t9，数据线DL接收选定OTP存储单元的存储单元电流，使得数据线DL上的电压电平由重置电压Vrst开始往上变化。
于时间点t9时，致能信号EN动作，并使得致感测放大器360运作，用以判断比较电压Vcmp与数据线DL上的电压电平之间的关系。并且，于时间点t10时，由于比较电压Vcmp大于数据线DL上的电压电平，致能感测放大器360产生第二电平(例如低电平)的输出信号，用以代表选定OTP存储单元为高阻抗的储存状态。
同理，脉冲周期III的动作原理与上述类似，不再赘述。
由以上的说明可知，本发明于读取周期(read cycle)，选定OTP存储单元所对应的选定位线持续连接于数据线DL，使得选定OTP存储单元所产生的存储单元电流可以持续地充电数据线DL，并且感测放大器360可以判断选定存储单元的储存状态。
在图5中，时序控制器316仅在一个脉冲周期中致能一感测放大器360。当然，本领域的技术人员也可以控制时序控制器316在一个脉冲周期中致能多次感测放大器360，并产生多个输出信号Dout。而根据多个输出信号Dout来决定选定OTP存储单元的储存状态，如此可以降低感测放大器360误判的机率。
再者，上述图3所示的一次编程非易失性存储器中，利用单端点模式(singleended mode)的感测放大器360来感测选定OTP存储单元的储存状态。当然，本发明的一次编程非易失性存储器中，也可利用差分模式(differentialmode)的感测放大器来感测选定OTP存储单元的储存状态。
请参照图6A与图6B，其所绘示为一次编程非易失性存储器中运用于具差分模式感测放大器的各种OTP存储单元的示意图。如图6A所示，OTP非易失性存储器由2×2个OTP存储单元C11、C12、C21、C22组成一存储器阵列(memory array)。其中，每个OTP存储单元C11、C12、C21、C22由六个电子元件所构成，可进一步再被区分为两个单元元件(cell element)。其中，两个单元元件的储存状态为互补的储存状态(complementary storage state)。当然，本发明的存储单元阵列数目，可以根据实际需要而更改为M×N大小的存储器阵列，亦即M条字线与2N条位线，且M与N为正整数。
在图6A中，OTP存储单元C11、C21为第一型OTP存储单元；OTP存储单元C12、C22为第二型OTP存储单元。
以第一型OTP存储单元C11为例来说明。第一型OTP存储单元C11中，单元元件a11包括：一选择晶体管T与二电容器c1、c2；以及，单元元件a11′包括：一选择晶体管T、一电阻r1与一电容器c1。很明显地，第一型OTP存储单元C11中，单元元件a11为高阻抗的储存状态，单元元件a11′为低阻抗的储存状态。
再者，单元元件a11中，选择晶体管T的栅极连接至字线WL1；选择晶体管T的第一源极/漏极端与供电电压V1之间连接电容器c1，第一源极/漏极端与供电电压V2之间连接电容器c2；选择晶体管T的第二源极/漏极端连接至位线BL1。单元元件a11′中，选择晶体管T的栅极连接至字线WL1；选择晶体管T的第一源极/漏极端与供电电压V1之间连接电阻r1，第一源极/漏极端与供电电压V2之间连接电容器c2；选择晶体管T的第二源极/漏极端连接至位线BL1′。其中，位线BL1与位线BL1′为互补的位线对(complementary bit line pair)。
以第二型OTP存储单元C12为例来说明。第二型OTP存储单元C12中，单元元件a12包括：一选择晶体管T、一电阻r1与一电容器c1；以及，单元元件a12′包括：一选择晶体管T与二电容器c1、c2。很明显地，第二型OTP存储单元C12中，单元元件a12为低阻抗的储存状态，单元元件a12′为高阻抗的储存状态。
再者，单元元件a12中，选择晶体管T的栅极连接至字线WL1；选择晶体管T的第一源极/漏极端与供电电压V1之间连接电阻r1，第一源极/漏极端与供电电压V2之间连接电容器c2；选择晶体管T的第二源极/漏极端连接至位线BL2。单元元件a12′中，选择晶体管T的栅极连接至字线WL1；选择晶体管T的第一源极/漏极端与供电电压V1之间连接电容器c1，第一源极/漏极端与供电电压V2之间连接电容器c2；选择晶体管T的第二源极/漏极端连接至位线BL2′。其中，位线BL2与位线BL2′为互补的位线对。
再者，根据被驱动的字线与位线对，即可由存储单元阵列中决定一选定OTP存储单元(selected OTP memory cell)。举例来说，当字线WL2与位线对BL1与BL1′动作时，OTP存储单元C21即为选定OTP存储单元。此时，单元元件a21会产生存储单元电流至位线BL1，单元元件a21′会产生存储单元电流至位线BL1′。由以上的说明可知，当字线WL2为选定字线且位线对BL1与BL1′为选定位线对时，OTP存储单元C21即为选定OTP存储单元。
如图6B所示，OTP非易失性存储器由2×2个OTP存储单元C11、C12、C21、C22组成一存储器阵列。其中，每个OTP存储单元C11、C12、C21、C22由六个电子元件所构成，可进一步再被区分为两个单元元件。其中，两个单元元件的储存状态为互补的储存状态。
在图6B中。OTP存储单元C11、C21为第一型OTP存储单元；OTP存储单元C12、C22为第二型OTP存储单元。
以第一型OTP存储单元C11为例来说明。第一型OTP存储单元C11中，单元元件a11包括：一选择晶体管T1、一偏压晶体管T2、与一电容器c1；以及，单元元件a11′包括：一选择晶体管T1、一偏压晶体管T2与一电阻r1。很明显地，第一型OTP存储单元C11中，单元元件a11为高阻抗的储存状态，单元元件a11′为低阻抗的储存状态。
再者，单元元件a11中，选择晶体管T1的栅极连接至字线WL1；选择晶体管T1的第一源极/漏极端连接至偏压晶体管T2的第一源极/漏极端；选择晶体管T1的第二源极/漏极端连接至位线BL1。偏压晶体管T2的栅极连接至供电电压V2；偏压晶体管T2的第二源极/漏极端与供电电压V1之间连接电容器c1。单元元件a11′中，选择晶体管T1的栅极连接至字线WL1；选择晶体管T1的第一源极/漏极端连接至偏压晶体管T2的第一源极/漏极端；选择晶体管T1的第二源极/漏极端连接至位线BL1′。偏压晶体管T2的栅极连接至供电电压V2；偏压晶体管T2的第二源极/漏极端与供电电压V1之间连接电阻r1。其中，位线BL1与位线BL1′为互补的位线对。
以第二型OTP存储单元C12为例来说明。第二型OTP存储单元C12中，单元元件a12包括：一选择晶体管T1、一偏压晶体管T2与一电阻r1；以及，单元元件a11′包括：一选择晶体管T1、一偏压晶体管T2、与一电容器c1。很明显地，第二型OTP存储单元C12中，单元元件a12为低阻抗的储存状态，单元元件a12′为高阻抗的储存状态。
再者，单元元件a12中，选择晶体管T1的栅极连接至字线WL1；选择晶体管T1的第一源极/漏极端连接至偏压晶体管T2的第一源极/漏极端；选择晶体管T1的第二源极/漏极端连接至位线BL2。偏压晶体管T2的栅极连接至供电电压V2；偏压晶体管T2的第二源极/漏极端与供电电压V1之间连接电阻r1。单元元件a12′中，选择晶体管T1的栅极连接至字线WL1；选择晶体管T1的第一源极/漏极端连接至偏压晶体管T2的第一源极/漏极端；选择晶体管T1的第二源极/漏极端连接至位线BL2′。偏压晶体管T2的栅极连接至供电电压V2；偏压晶体管T2的第二源极/漏极端与供电电压V1之间连接电容器c1。其中，位线BL2与位线BL2′为互补的位线对。
同理，根据被驱动的字线与位线对，即可由存储单元阵列中决定一选定OTP存储单元(selected OTP memory cell)。举例来说，当字线WL2为选定字线且位线对BL1与BL1′为选定位线对时，OTP存储单元C21即为选定OTP存储单元。
请参照图7，其所绘示为本发明另一个一次编程非易失性存储器示意图。一次编程非易失性存储器500包括：控制电路510、存储器阵列520、预充电电路530、列选择器540、感测放大器560与重置电路570。其中，存储器阵列520中包括多个OTP存储单元。再者，图7仅绘示第n行OTP存储单元Cn1～Cn2对应的连接至两个位线对BL1、BL1′、BL2、BL2′。再者，OTP存储单元Cn1～Cn2可为图6A或者图6B所揭示的OTP存储单元。再者，图7中的控制电路510的动作原理与图3中的控制电路310相同，此处不再赘述。
预充电电路530中包括4个开关晶体管ma1、ma1′、ma2、ma2′，开关晶体管ma1、ma1′、ma2、ma2′的控制端接收预充电信号Ppcg，开关晶体管ma1、ma1′、ma2、ma2′的第一端连接至一预充电电压Vpcg；开关晶体管ma1、ma1′、ma2、ma2′的第二端连接至对应的位线BL1、BL1′、BL2、BL2′。当预充电信号Ppcg动作时，所有的位线BL1、BL1′、BL2、BL2′皆被预充电至预充电电压Vpcg。
列选择器540中包括4个选择晶体管M1、M1′、M2、M2′，选择晶体管M1、M1′的控制端接收列解码信号Y1，选择晶体管M2、M2′的控制端接收列解码信号Y2，选择晶体管M1、M1′、M2、M2′的第一端连接至对应的位线BL1、BL1′、BL2、BL2′；选择晶体管M1、M2的第二端连接至数据线DL，选择晶体管M1′、M2′的第二端连接至参考线REF。基本上，列驱动器514每次仅会动作列解码信号Y1与Y2其中之一，以决定选定位线对。
重置电路570中包括开关晶体管mb、mb′，开关晶体管mb、mb′的控制端接收重置信号Prst，开关晶体管mb的第一端连接至数据线DL，开关晶体管mb的第二端连接至重置电压Vrst(例如接地电压)；开关晶体管mb′的第一端连接至参考线REF，开关晶体管mb的第二端连接至重置电压Vrst。当重置信号Prst动作时，字线DL与参考线REF皆被放电至重置电压Vrst。
感测放大器560中包括一比较器562连接至数据线DL与参考线REF，并于该致能信号EN动作时，根据该数据线DL的一电压电平与该参考线REF上的该比较电压Vcmp来产生一输出信号Dout。
根据本发明的实施例，于一次编程非易失性存储器的读取周期(read cycle)时，电压发生器512产生供电电压V1与V2至存储器阵列520。于决定选定OTP存储单元之前，时序控制器516先动作预充电信号Ppcg，并使得所有位线BL1、BL1′、BL2、BL2′预充电至预充电电压Vpcg。接着，根据字线驱动器513与列驱动器514来决定选定字线与选定的位线对，并决定选定OTP存储单元且使得选定OTP存储单元对应的位线对分别连接至数据线DL与参考线REF。接着，动作重置信号Prst，使得数据线DL、参考线REF及选定存储单元对应的位线对被放电至重置电压Vrst。之后，于致能信号EN动作时，感测放大器560即可判断参考线REF上的比较电压Vcmp与数据线DL上的电压电平，并据以产生输出数据Dout。而输出数据Dout即可代表选定存储单元的储存状态。
由以上的说明可知，选定存储单元中的两个单元元件可产生两个存储单元电流，经由对应的位线对可分别对数据线DL与参考线REF进行充电。并且，于感测放大器560被致能时，比较器562及可根据数据线DL上的电压电平以及参考线REF上的比较电压Vcmp来产生输出信号Dout，用以指示选定存储单元为第一型OTP存储单元或者第二型OTP存储单元。
再者，由于两个单元元件中为互补的储存状态，因此两个存储单元电流之间的差异非常大，导致数据线DL上的电压电平以及参考线REF上的比较电压Vcmp差异很大，因此感测放大器560能够产生更准确的输出信号Dout。
由以上说明可知，本发明的优点在于提出一种一次编程非易失性存储器及其读取感测方法。于读取周期，选定OTP存储单元所对应的选定位线持续连接于感测放大器并进行充电，而根据充电的电压电平变化来判断选定OTP存储单元的储存状态。
综上所述，虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明。本领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围以权利要求书为准。

Claims (21)

1.一种一次编程非易失性存储器，包括：
一存储器阵列，具有M×N个存储单元，且该存储器阵列连接至M条字线与N条位线；
一控制电路，具有一电压发生器，产生多个供电电压至该存储器阵列；一字线驱动器，连接至该M条字线，用以决定该M条字线其中之一为一选定字线；一列驱动器，产生N个列解码信号，且该N个列解码信号中仅有其中之一可被驱动；以及，一时序控制器，产生一预充电信号、一重置信号与一致能信号；
一预充电电路，连接于该N条位线，且于该预充电信号动作时，提供一预充电电压至该N条位线；
一列选择器，连接于该N条位线与一数据线，且该列选择器根据该N个列解码信号决定该N条位线其中之一为一选定位线，并将该选定位线连接至该数据线，其中根据该选定字线以及该选定位线可以确定一选定存储单元；
一重置电路，连接于该数据线，且于该重置信号动作时，提供一重置电压至该数据线，其中该预充电电压大于该重置电压；以及
一感测放大器，连接至该数据线并接收一比较电压，且该选定存储单元所产生的一存储单元电流流经该选定位线并对该数据线进行充电，并于该致能信号动作时，根据该数据线的一电压电平与该比较电压来产生一输出信号。
2.根据权利要求1所述的一次编程非易失性存储器，其中该预充电电路包括：N个开关晶体管；该N个开关晶体管的控制端接收该预充电信号，该N个开关晶体管的第一端连接至该预充电电压；以及，该N个开关晶体管的第二端连接至对应的该N条位线。
3.根据权利要求1所述的一次编程非易失性存储器，其中该列选择器包括：N个选择晶体管；且该N个选择晶体管的控制端接收对应的N个列解码信号，该N个选择晶体管的第一端连接至对应的该N条位线；以及该N个选择晶体管的第二端连接至该数据线。
4.根据权利要求1所述的一次编程非易失性存储器，其中该重置电路包括：一开关晶体管；该开关晶体管的一控制端接收该重置信号，该开关晶体管的一第一端连接至该数据线，该开关晶体管的一第二端连接至该重置电压。
5.根据权利要求1所述的一次编程非易失性存储器，其中该感测放大器包括：一比较器，连接至该数据线并接收该比较电压，并于该致能信号动作时，产生该输出信号。
6.根据权利要求1所述的一次编程非易失性存储器，其中该选定字线与该选定位线可决定该存储器阵列中的一选定存储单元。
7.根据权利要求6所述的一次编程非易失性存储器，其中于一读取周期时，该选定存储单元所产生的一存储单元电流对该数据线进行充电，使得该数据线上的该电压电平由该重置电压开始变化。
8.根据权利要求1所述的一次编程非易失性存储器，其中所述供电电压包括一第一供电电压与一第二供电电压，且该M×N个存储单元中具有一第一存储单元，包括：
一第一选择晶体管，具有一栅极连接至所述字线中的一第一字线，一第一源极/漏极端，以及一第二源极/漏极端连接至所述位线中的一第一位线；
一第一电容器，连接于该第一选择晶体管的该第一源极/漏极端与该第一供电电压之间；以及
一第二电容器，连接于该第一选择晶体管的该第一源极/漏极端与该第二供电电压之间。
9.根据权利要求8所述的一次编程非易失性存储器，其中该M×N个存储单元中具有一第二存储单元，包括：
一第二选择晶体管，具有一栅极连接至所述字线中的一第二字线，一第一源极/漏极端，以及一第二源极/漏极端连接至所述位线中的一第二位线；
一第一电阻，连接于该第二选择晶体管的该第一源极/漏极端与该第一供电电压之间；以及
一第三电容器，连接于该第二选择晶体管的该第一源极/漏极端与该第二供电电压之间。
10.根据权利要求1所述的一次编程非易失性存储器，其中所述供电电压包括一第一供电电压与一第二供电电压，且该M×N个存储单元中具有一第一存储单元，包括：
一第一选择晶体管，具有一栅极连接至所述字线中的一第一字线，一第一源极/漏极端，以及一第二源极/漏极端连接至所述位线中的一第一位线；
一第一偏压晶体管，具有一栅极连接至该第二供电电压，一第一源极/漏极端连接至该第一选择晶体管的该第一源极/漏极端，以及一第二源极/漏极端；以及
一第一电容器，连接于该第一偏压晶体管的该第二源极/漏极端与该第一供电电压之间。
11.根据权利要求10所述的一次编程非易失性存储器，其中该M×N个存储单元中具有一第二存储单元，包括：
一第二选择晶体管，具有一栅极连接至所述字线中的一第二字线，一第一源极/漏极端，以及一第二源极/漏极端连接至所述位线中的一第二位线；
一第二偏压晶体管，具有一栅极连接至该第二供电电压，一第一源极/漏极端连接至该第二选择晶体管的该第一源极/漏极端，以及一第二源极/漏极端；以及
一第一电阻，连接于该第二偏压晶体管的该第二源极/漏极端与该第一供电电压之间。
12.一种一次编程非易失性存储器的读取感测方法，该一次编程非易失性存储器具有多个存储单元的一存储器阵列，且该存储器阵列连接至多条位线，该读取方法包括下列步骤：
将所述位线预充电至一预充电电压；
由该存储器阵列中决定一选定存储单元，其中该选定存储单元连接至所述位线中的一第一位线；
将该选定存储单元所对应的该第一位线连接至一数据线，并将该数据线放电至一重置电压，其中该预充电电压大于该重置电压；
接收该选定存储单元所输出的一存储单元电流，且该存储单元电流流经该第一位线并对该数据线进行充电，使得该数据线上的一电压电平由该重置电压开始变化；以及
根据一比较电压以及该数据线上的该电压电平产生一输出信号。
13.一种一次编程非易失性存储器，包括：
一存储器阵列，具有M×N个存储单元，且该存储器阵列连接至M条字线与2N条位线，其中该2N条位线被区分为N个位线对；
一控制电路，具有一电压发生器，产生多个供电电压至该存储器阵列；一字线驱动器，连接至该M条字线，用以决定该M条字线其中之一为一选定字线；一列驱动器，产生N个列解码信号，且该N个列解码信号中仅有其中之一可被驱动；以及，一时序控制器，产生一预充电信号、一重置信号与一致能信号；
一预充电电路，连接于该2N条位线，且于该预充电信号动作时，提供一预充电电压至该2N条位线；
一列选择器，连接于该2N条位线、一参考线与一数据线，且该列选择器根据该N个列解码信号决定该N个位线对其中之一为一选定位线对，并将该选定位线对中的一第一位线连接至该数据线，将该选定位线对中的一互补的第一位线连接至该参考线，其中根据该选定字线以及该选定位线对可以确定一选定存储单元；
一重置电路，连接于该数据线与该参考线，且于该重置信号动作时，提供一重置电压至该数据线与该参考线，其中该预充电电压大于该重置电压；以及
一感测放大器，连接至该数据线与该参考线，且该选定存储单元所产生的两个存储单元电流分别流经该第一位线与该互补的第一位线对并对该数据线与该参考线进行充电，并于该致能信号动作时，根据该数据线的一电压电平与该参考线上的一比较电压来产生一输出信号。
14.根据权利要求13所述的一次编程非易失性存储器，其中该预充电电路包括：2N个开关晶体管；该2N个开关晶体管的控制端接收该预充电信号，该2N个开关晶体管的第一端连接至该预充电电压；以及，该2N个开关晶体管的第二端连接至对应的该2N条位线。
15.根据权利要求13所述的一次编程非易失性存储器，其中该列选择器包括：2N个选择晶体管，被区分为N个选择晶体管对；且该N个选择晶体管对的控制端接收对应的N个列解码信号；该N个选择晶体管对包括：一第一选择晶体管与一第二选择晶体管，该一第一选择晶体管的一第一端与该第二选择晶体管的一第一端连接至对应的位线对，该一第一选择晶体管的一第二端连接至该数据线，该第二选择晶体管的一第二端连接至该参考线。
16.根据权利要求13所述的一次编程非易失性存储器，其中该重置电路包括：一第一开关晶体管与一第二开关晶体管；该第一开关晶体管的一控制端接收该重置信号，该第一开关晶体管的一第一端连接至该数据线，该第一开关晶体管的一第二端连接至该重置电压；该第二开关晶体管的一控制端接收该重置信号，该第二开关晶体管的一第一端连接至该参考线，该第二开关晶体管的一第二端连接至该重置电压，当该重置信号动作时，该数据线与该参考线皆被放电至该重置电压。
17.根据权利要求13所述的一次编程非易失性存储器，其中该感测放大器包括：一比较器，连接至该数据线与该参考线，并于该致能信号动作时，产生该输出信号。
18.根据权利要求13所述的一次编程非易失性存储器，其中该选定字线与该选定位线对可决定该存储器阵列中的一选定存储单元。
19.根据权利要求18所述的一次编程非易失性存储器，其中于一读取周期时，该选定存储单元所产生的一第一存储单元电流对该数据线进行充电，使得该数据线上的该电压电平由该重置电压开始变化；以及，该选定存储单元所产生的一第二存储单元电流对该参考线进行充电，使得该参考线上的该比较电压由该重置电压开始变化。
20.根据权利要求13所述的一次编程非易失性存储器，其中所述供电电压包括一第一供电电压与一第二供电电压，且该M×N个存储单元中具有一第一存储单元，包括：
一第一单元元件，包括：一第一选择晶体管，具有一栅极连接至所述字线中的一第一字线，一第一源极/漏极端，以及一第二源极/漏极端连接至该第一位线；一第一电容器，连接于该第一选择晶体管的该第一源极/漏极端与该第一供电电压之间；以及，一第二电容器，连接于该第一选择晶体管的该第一源极/漏极端与该第二供电电压之间；以及
一第二单元元件，包括：一第二选择晶体管，具有一栅极连接至该第一字线，一第一源极/漏极端，以及一第二源极/漏极端连接至该互补的第一位线；一第一电阻，连接于该第二选择晶体管的该第一源极/漏极端与该第一供电电压之间；以及一第三电容器，连接于该第二选择晶体管的该第一源极/漏极端与该第二供电电压之间。
21.根据权利要求13所述的一次编程非易失性存储器，其中所述供电电压包括一第一供电电压与一第二供电电压，且该M×N个存储单元中具有一第一存储单元，包括：
一第一单元元件，包括：一第一选择晶体管，具有一栅极连接至所述字线中的一第一字线，一第一源极/漏极端，以及一第二源极/漏极端连接至该第一位线；一第一偏压晶体管，具有一栅极连接至该第二供电电压，一第一源极/漏极端连接至该第一选择晶体管的该第一源极/漏极端，以及一第二源极/漏极端；以及一第一电容器，连接于该第一偏压晶体管的该第二源极/漏极端与该第一供电电压之间；以及
一第二单元元件，包括：一第二选择晶体管，具有一栅极连接至该第一字线，一第一源极/漏极端，以及一第二源极/漏极端连接至该互补的第一位线；一第二偏压晶体管，具有一栅极连接至该第二供电电压，一第一源极/漏极端连接至该第二选择晶体管的该第一源极/漏极端，以及一第二源极/漏极端；以及，一第一电阻，连接于该第二偏压晶体管的该第二源极/漏极端与该第一供电电压之间。
CN201510385655.XA 2015-02-25 2015-06-30 一次编程非易失性存储器及其读取感测方法 Active CN105913876B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/630,766 US9627088B2 (en) 2015-02-25 2015-02-25 One time programmable non-volatile memory and read sensing method thereof
US14/630,766 2015-02-25

Publications (2)

Publication Number Publication Date
CN105913876A CN105913876A (zh) 2016-08-31
CN105913876B true CN105913876B (zh) 2019-10-18

Family

ID=56690533

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510385655.XA Active CN105913876B (zh) 2015-02-25 2015-06-30 一次编程非易失性存储器及其读取感测方法

Country Status (3)

Country Link
US (2) US9627088B2 (zh)
CN (1) CN105913876B (zh)
TW (1) TWI569276B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11817163B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting state of anti-fuse storage unit and memory device thereof
US11817159B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting anti-fuse memory cell state and memory
US11854633B2 (en) 2020-07-16 2023-12-26 Changxin Memory Technologies, Inc. Anti-fuse memory cell state detection circuit and memory
US11854605B2 (en) 2020-07-16 2023-12-26 Changxin Memory Technologies, Inc. State detection circuit for anti-fuse memory cell, and memory

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923204B2 (en) * 2010-08-20 2021-02-16 Attopsemi Technology Co., Ltd Fully testible OTP memory
US10916317B2 (en) 2010-08-20 2021-02-09 Attopsemi Technology Co., Ltd Programmable resistance memory on thin film transistor technology
US10586832B2 (en) 2011-02-14 2020-03-10 Attopsemi Technology Co., Ltd One-time programmable devices using gate-all-around structures
US9613714B1 (en) * 2016-01-19 2017-04-04 Ememory Technology Inc. One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
DE102016110049A1 (de) * 2016-05-31 2017-11-30 Infineon Technologies Ag Ermitteln eines Zustands einer Speicherzelle
TWI618074B (zh) * 2017-03-06 2018-03-11 力旺電子股份有限公司 一次編程非揮發性記憶體及其讀取感測方法
US11062786B2 (en) 2017-04-14 2021-07-13 Attopsemi Technology Co., Ltd One-time programmable memories with low power read operation and novel sensing scheme
US11615859B2 (en) 2017-04-14 2023-03-28 Attopsemi Technology Co., Ltd One-time programmable memories with ultra-low power read operation and novel sensing scheme
US10770160B2 (en) 2017-11-30 2020-09-08 Attopsemi Technology Co., Ltd Programmable resistive memory formed by bit slices from a standard cell library
US10580489B2 (en) * 2018-04-23 2020-03-03 Arm Ltd. Method, system and device for complementary impedance states in memory bitcells
US10867674B1 (en) * 2018-06-04 2020-12-15 Synopsys, Inc. One-time programmable (OTP) anti-fuse memory cell
US10685727B2 (en) * 2018-08-10 2020-06-16 Ememory Technology Inc. Level shifter
US10847236B2 (en) * 2018-10-17 2020-11-24 Ememory Technology Inc. Memory cell with a sensing control circuit
CN109524050A (zh) * 2018-11-13 2019-03-26 中国电子科技集团公司第四十七研究所 一种反熔丝存储器自检测和自修复方法
TWI708253B (zh) * 2018-11-16 2020-10-21 力旺電子股份有限公司 非揮發性記憶體良率提升的設計暨測試方法
CN111199767B (zh) * 2018-11-16 2022-08-16 力旺电子股份有限公司 非易失性存储器良率提升的设计及测试方法
US11508719B2 (en) * 2019-05-13 2022-11-22 Ememory Technology Inc. Electrostatic discharge circuit
US11295788B2 (en) * 2019-08-13 2022-04-05 Ememory Technology Inc. Offset cancellation voltage latch sense amplifier for non-volatile memory
JP6928698B1 (ja) * 2020-08-05 2021-09-01 ウィンボンド エレクトロニクス コーポレーション 半導体装置および読出し方法
US11699496B2 (en) * 2021-07-08 2023-07-11 Changxin Memory Technologies, Inc. Anti-fuse memory circuit
CN115641897A (zh) * 2021-07-19 2023-01-24 长鑫存储技术有限公司 反熔丝存储电路
CN113345506B (zh) * 2021-08-04 2021-11-05 南京沁恒微电子股份有限公司 一种反熔丝存储单元及其数据读写电路
US20230260558A1 (en) * 2022-02-15 2023-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with reset voltage control

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1444231A (zh) * 2002-02-27 2003-09-24 三因迪斯克公司 减少非易失性存储器的编程和读取干扰的操作技术
CN1695202A (zh) * 2003-05-13 2005-11-09 富士通株式会社 半导体存储装置
CN102394107A (zh) * 2011-10-27 2012-03-28 上海新储集成电路有限公司 一种位级非易失性静态随机存取存储器及其实现方法
CN104167222A (zh) * 2013-05-16 2014-11-26 力旺电子股份有限公司 单次可编程内存单元及编程和读取内存数组的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4282529B2 (ja) * 2004-04-07 2009-06-24 株式会社東芝 半導体集積回路装置及びそのプログラム方法
US8767433B2 (en) * 2004-05-06 2014-07-01 Sidense Corp. Methods for testing unprogrammed OTP memory
US7511982B2 (en) * 2004-05-06 2009-03-31 Sidense Corp. High speed OTP sensing scheme
US8077533B2 (en) * 2006-01-23 2011-12-13 Freescale Semiconductor, Inc. Memory and method for sensing data in a memory using complementary sensing scheme
US7269047B1 (en) 2006-03-06 2007-09-11 Kilopass Technology, Inc. Memory transistor gate oxide stress release and improved reliability
US7593248B2 (en) 2006-11-16 2009-09-22 Aptina Imaging Corporation Method, apparatus and system providing a one-time programmable memory device
US7894264B2 (en) * 2007-11-07 2011-02-22 Micron Technology, Inc. Controlling a memory device responsive to degradation
US8223526B2 (en) 2009-02-27 2012-07-17 Sidense Corp. Low power antifuse sensing scheme with improved reliability
KR101728068B1 (ko) * 2010-06-01 2017-04-19 삼성전자 주식회사 적층 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 관통전극 결함리페어 방법
US8259518B2 (en) 2010-06-08 2012-09-04 Sichuan Kiloway Electronics Inc. Low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense MOSFET
US8467258B2 (en) * 2010-08-30 2013-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for bit cell repair
KR101893143B1 (ko) * 2011-03-16 2018-08-31 삼성전자주식회사 비휘발성 메모리 장치, 그것의 프로그램 방법 및 읽기 방법, 및 그것을 포함하는 메모리 시스템
KR101115756B1 (ko) * 2011-09-23 2012-03-06 권의필 고집적 프로그램이 가능한 비휘발성 메모리 및 그 제조 방법
US8861250B1 (en) * 2013-07-31 2014-10-14 Ememory Technology Inc. Mask read-only memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1444231A (zh) * 2002-02-27 2003-09-24 三因迪斯克公司 减少非易失性存储器的编程和读取干扰的操作技术
CN1695202A (zh) * 2003-05-13 2005-11-09 富士通株式会社 半导体存储装置
CN102394107A (zh) * 2011-10-27 2012-03-28 上海新储集成电路有限公司 一种位级非易失性静态随机存取存储器及其实现方法
CN104167222A (zh) * 2013-05-16 2014-11-26 力旺电子股份有限公司 单次可编程内存单元及编程和读取内存数组的方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11817163B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting state of anti-fuse storage unit and memory device thereof
US11817159B2 (en) 2020-07-16 2023-11-14 Changxin Memory Technologies, Inc. Circuit for detecting anti-fuse memory cell state and memory
US11854633B2 (en) 2020-07-16 2023-12-26 Changxin Memory Technologies, Inc. Anti-fuse memory cell state detection circuit and memory
US11854605B2 (en) 2020-07-16 2023-12-26 Changxin Memory Technologies, Inc. State detection circuit for anti-fuse memory cell, and memory

Also Published As

Publication number Publication date
US20160247580A1 (en) 2016-08-25
TW201631593A (zh) 2016-09-01
US9627088B2 (en) 2017-04-18
TWI569276B (zh) 2017-02-01
CN105913876A (zh) 2016-08-31
US9653177B1 (en) 2017-05-16
US20170125121A1 (en) 2017-05-04

Similar Documents

Publication Publication Date Title
CN105913876B (zh) 一次编程非易失性存储器及其读取感测方法
US9786383B2 (en) One time programmable non-volatile memory and read sensing method thereof
CN108538334A (zh) 一次性可编程非易失性存储器及其读取传感方法
US7978499B2 (en) Semiconductor storage device
CN102063937B (zh) 非易失性半导体存储器器件
JP6874081B2 (ja) クロスバーアレイにおける漏れ電流の補償
US9093169B2 (en) Nonvolatile semiconductor memory apparatus and data sensing method thereof
CN104835519B (zh) 存储器电路及相关方法
US8913434B2 (en) Non-volatile memory device and method for driving the same
US10811102B2 (en) Flash memory storage apparatus and reading method thereof
US10573382B2 (en) Phase-change memory with selectors in BJT technology and differential-reading method thereof
JP2013054800A (ja) 半導体装置及び半導体装置の製造方法
CN108172250A (zh) 高速和低功率读出放大器
CN103093810A (zh) 电阻式存储器装置
CN107886982A (zh) 补偿跳脱电压的变化的存储器装置及其读取方法
US8441845B2 (en) Semiconductor memory device and control method thereof
TWI734582B (zh) 非揮發性記憶體及其相關寫入驗證方法
CN1229994A (zh) 半导体存储器件
JP5925644B2 (ja) 半導体記憶装置
JP2004227757A (ja) メモリ・セル選択方法
US10002672B2 (en) Memory device with progressive row reading and related reading method
CN101042924B (zh) 决定闪存元件感测时间的方法和装置
CN108962324B (zh) 存储器存储装置
JP2014203469A (ja) 半導体装置
TW201911321A (zh) 快閃記憶體儲存裝置及其讀取方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant