CN108538334B - 一次性可编程非易失性存储器及其读取传感方法 - Google Patents

Abstract

一种一次性可编程非易失性存储器的读取传感方法，该一次性可编程非易失性存储器中具有一存储器阵列，连接至多条位线。该读取传感方法包括下列步骤：由该存储器阵列中决定一选定存储单元，其中所述位线的其中之一定义为一选定位线，且该选定位线连接至该选定存储单元，其他位线定义为非选定位线；将所述非选定位线预充电至一预充电电压；将该选定位线连接至一数据线，并且将该数据线放电至一重置电压，其中该预充电电压大于该重置电压；接收该选定存储单元所输出的一存储单元电流，使得该数据线上的一电压电平由该重置电压开始变化；以及至少比较该数据线上的该电压电平以及一比较电压一次以产生一输出信号。

Description

一次性可编程非易失性存储器及其读取传感方法

技术领域

本发明是有关于一种非易失性存储器及其读取传感方法，且特别是有关于一种一次性可编程(one time programmable，简称OTP)非易失性存储器及其读取传感方法。

背景技术

众所周知，一次性可编程(OTP)非易失性存储器的OTP存储单元进行一次性可编程动作之后即决定OTP存储单元的储存状态，且OTP存储单元的储存状态无法再被更改。

基本上，OTP存储单元可区分为熔丝型OTP存储单元(fuse OTP memory cell)与反熔丝型OTP存储单元(anti-fuse OTP memory cell)。

举例来说，当反熔丝型OTP存储单元未进行编程(program)时，其为高阻抗(highimpedance)的储存状态；反之，当反熔丝型OTP存储单元被编程时，其为低阻抗(lowimpedance)的储存状态。另外，当熔丝型OTP存储单元未进行编程时，其为低阻抗的储存状态；反之，当熔丝型OTP存储单元被编程时，其为高阻抗的储存状态。

由于各种类型的OTP存储单元结构与特性不同，为了要能够正确的判断各种类型OTP存储单元的储存状态，所搭配的读取传感电路也会不同。

请参照图1A至图1C，其为US8,223,526所公开的反熔丝型OTP非易失性存储器、读取传感方法、与相关信号示意图。

如图1A所示，非易失性存储器的存储器阵列中包括：预充电电路 (prechargecircuit)110、OTP存储单元102与104、字线WL1～Wli、位线BL1 与BL2、隔绝晶体管(isolation transistor)106与108、参考充电电路(reference charge circuit)REF、位线传感放大器(bitline sense amplifier)114。其中，OTP 存储单元102与104为反熔丝型OTP存储单元。

字线WL1～WL1连接至对应的OTP存储单元102与104。再者，OTP存储单元102与104分别连接至位线BL1与BL2。其中，预充电信号(precharge signal)BLPCH用来控制预充电电路110，使得位线BL1与BL2被充电至预充电电压(precharge voltage)VPCH。另外，使能信号(enable signal)REF_EN用来控制参考充电电路REF，使得未被选定的位线BL1或BL2被充电至参考电压 (reference voltage)。再者，隔绝信号ISO控制隔绝晶体管106与108，用以将位线BL1与BL2与传感线SL1与SL2之间的连接或不连接。

再者，位线传感放大器114根据高逻辑电平使能信号(high logic level enablesignal)H_EN与低逻辑电平使能信号(low logic level enable signal)L_EN 来运行。

如图1B所示的读取传感方法。以位线传感放大器114传感OTP存储单元102为例来进行说明。首先，如步骤200所示，将位线BL1与BL2以及传感线SL1与SL2预充电至第一供应电压(亦即预充电电压VPCH)。此时，由于隔绝信号ISO为高逻辑电平，隔绝晶体管106与108将位线BL1与BL2 连接至对应的传感线SL1与SL2。

接着，如步骤202所示，以读取电压VREAD来驱动选定字线。亦即，提供读取电压VREAD至字线WL1，而其他字线WL2～WLi则不驱动。同时，如步骤204所示，将参考电压充电至未选定的位线与传感线。亦即，位线BL2 与传感线SL2会被充电至参考电压。

接着，如步骤206所示，断开(decouple)选定OTP存储单元与传感线之间的连接关系。亦即，控制隔绝信号ISO为低逻辑电平，隔绝晶体管106与 108断开位线BL1与BL2与传感线SL1与SL2之间的连接关系。之后，如步骤208所示，激活(activate)位线传感放大器114，即可传感出选定OTP存储单元的储存状态。

如图1C所示的信号，其为读取OTP存储单元102的相关信号示意图，且读取OTP存储单元102为高阻抗的储存状态。

由示意图可知，当预充电信号BLPCH为高逻辑电平的期间，隔绝信号 ISO亦为高逻辑电平，因此位线BL1与BL2以及传感线SL1与SL2被预充电至预充电电压VPCH，例如接地电压。

当位线BL1与BL2以及传感线SL1与SL2被预充电至预充电电压VPCH 之后，字线WL1与使能信号REF_EN激活。因此，OTP存储单元102为选定存储单元，位线BL1为选定位线，且位线BL2为未选定位线。

再者，于字 线WL1与参考信号REF_EN的激活期间，位线BL1与BL2 以及传感线SL1与SL2皆由预充电电压VPCH开始上升。由于OTP存储单元为高阻抗的储存状态，使得选定位线BL1与传感线SL1的上升速度小于未选定位线BL2与传感线SL2的上升速度。

再者，在时间点t1时，隔绝信号ISO为低逻辑电平，隔绝晶体管106与 108断开位线BL1与BL2以及传感线SL1与SL2之间的连接关系。此时，选定位线BL1与传感线SL1的电压电平小于未选定位线BL2与传感线SL2 的电压电平。

再者，在时间点t2时，由于位线BL1与BL2以及传感线SL1与SL2之间已经未连接，所以位线BL1与位线BL2会维持在先前的电压电平。再者，由于位线传感放大器114激活，使得电压电平较高的传感线SL2再被提高至高逻辑电平使能信号H_EN的电压电平；且电压电平较低的传感线SL1被降低至低逻辑电平使能信号L_EN的电压电平。因此，在时间点t2之后，根据传感线SL2的电压电平大于传感线SL1的电压电平，可以确认选定OTP存储单元为高阻抗的储存状态。

反之，如果位线传感放大器114激活时，传感线SL1的电压电平大于传感线SL2的电压电平，则可以确认选定OTP存储单元102为低阻抗的储存状态。

由以上的说明可知，图1A的非易失性存储器的相关电路中，在读取选定OTP存储单元的储存状态时，需要先断开位线与传感线。之后，再根据传感线上的电压来判断OTP存储单元的储存状态。

另外，US8,259,518以及US7,269,047也针对不同结构的OTP存储单元公开对应的OTP存储单元读取机制(read scheme)。

发明内容

本发明的主要目的在于提出一种一次性可编程非易失性存储器及其读取传感方法。在读取周期(read cycle)时，选定OTP存储单元所对应的选定位线持续连接于传感放大器并进行充电，而根据充电的电压电平变化来判断选定 OTP存储单元的储存状态。

本发明是有关于一种一次性可编程非易失性存储器，包括：一存储器阵列，具有M×N个存储单元，且该存储器阵列连接至M条字线与N条位线；一控制电路，具有一电压产生器，产生多个供应电压至该存储器阵列；一字线驱动器，连接至该M条字线，用以决定该M条字线其中之一为一选定字线；一行驱动器，产生N个行解码信号，且该N个行解码信号中仅有其中之一可被驱动；以及，一时序控制器，产生一重置信号与一使能信号；一行选择器，连接于该N条位线与一数据线，且该行选择器根据该N个行解码信号决定该N条位线其中之一为一选定位线以及其他(N-1)条位线为非选定位线，并将该选定位线连接至该数据线；一预充电电路，连接于该N条位线，该预充电电路根据该N个行解码信号而供应一预充电电压至该(N-1)条非选定位线；一重置电路，连接于该数据线，且在该重置信号激活时，提供一重置电压至该数据线，且该预充电电压大于该重置电压；以及一传感放大器，连接至该数据线并接收一比较电压，并在该使能信号激活时，至少比较该数据线的一电压电平与该比较电压一次来产生一输出信号。

本发明是有关于一种一次性可编程非易失性存储器的读取传感方法，该一次性可编程非易失性存储器具有多数个存储单元所组成的一存储器阵列，且该存储器阵列连接至复数条位线，该读取传感方法包括下列步骤：由该存储器阵列中决定一选定存储单元，其中所述位线的其中之一定义为一选定位线，且该选定位线连接至该选定存储单元，其他位线定义为非选定位线；将所述非选定位线预充电至一预充电电压；将该选定位线连接至一数据线，并且将该数据线放电至一重置电压，其中该预充电电压大于该重置电压；接收该选定存储单元所输出的一存储单元电流，使得该数据线上的一电压电平由该重置电压开始变化；以及至少比较该数据线上的该电压电平以及一比较电压一次以产生一输出信号。

本发明是有关于一种一次性可编程非易失性存储器，包括：一存储器阵列，具有M×N个存储单元，且该存储器阵列连接至M条字线与N条位线；一控制电路，具有一电压产生器，产生多个供应电压至该存储器阵列；一字线驱动器，连接至该M条字线，用以决定该M条字线其中之一为一选定字线；一行驱动器，产生N个读取用的行解码信号与N个编程用的行解码信号；以及，一时序控制器，产生一重置信号与一使能信号；一行选择器，包括一读取用的行选择器连接至该N条位线与一数据线，以及一编程用的行选择器连接至该N条位线与一编程线；其中，根据该N个读取用的行解码信号与该 N个编程用的行解码信号，使得该读取用的行选择器与该编程用的行选择器其中之一可以运行；根据该N个读取用的行解码信号，该读取用的行选择器决定该N条位线其中之一为一选定位线以及其他(N-1)条位线为非选定位线，且该选定位线连接至该数据线；以及根据该N个编程用的行解码信号，该编程用的行选择器决定该N条位线其中之一为该选定位线以及其他(N-1)条位线为非选定位线，且该选定位线连接至该编程线；一预充电电路，连接于该N 条位线，该预充电电路根据该N个编程用的行解码信号与该N个读取用的行解码信号而供应一预充电电压至该(N-1)条非选定位线；一重置电路，连接于该数据线，且在该重置信号激活时，提供一重置电压至该数据线，且该预充电电压大于该重置电压；一传感放大器，连接至该数据线并接收一比较电压，并在该使能信号激活时，至少比较该数据线的一电压电平与该比较电压一次来产生一输出信号；以及一写入缓冲器，连接至该编程线。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：。

附图说明

图1A至图1C所绘示为US8,223,526所公开的反熔丝型OTP非易失性存储器、读取传感方法、与相关信号示意图。

图2A与图2B所绘示为组成本发明一次性可编程非易失性存储器的各种 OTP存储单元示意图。

图3所绘示为本发明一次性可编程非易失性存储器的第一实施例示意图。

图4所绘示为本发明第一实施例一次性可编程非易失性存储器的读取传感方法。

图5所绘示为本发明一次性可编程非易失性存储器在读取周期时的相关信号示意图。

图6A与图6B所绘示为一次性可编程非易失性存储器中运用于具差动模式传感放大器的各种OTP存储单元的示意图。

图7所绘示为本发明一次性可编程非易失性存储器的第二实施例示意图。

图8所绘示为本发明一次性可编程非易失性存储器的第三实施例示意图。

图9所绘示为本发明第二实施例一次性可编程非易失性存储器的读取传感方法。

图10所绘示为本发明一次性可编程非易失性存储器的第四实施例示意图。

图11为第四实施例中的预充电电路与行选择器。

具体实施方式

请参照图2A与图2B，其所绘示为组成本发明一次性可编程非易失性存储器的各种OTP存储单元示意图。

如图2A所示，OTP非易失性存储器是由2×2个OTP存储单元C11、 C12、C21、C22组成一存储器阵列(memory array)。其中，每个OTP存储单元C11、C12、C21、C22是由三个电子组件(electronic component)所构成。当然，本发明的存储单元阵列数目，可以根据实际需要而更改为M×N大小的存储器阵列，亦即M条字线与N条位线，且M与N为正整数。

在图2A中，OTP存储单元C11、C21为未被编程的(non-programmed)OTP 存储单元；OTP存储单元C12、C22为被编程的(programmed)OTP存储单元。

以未被编程的OTP存储单元C11为例来说明。未被编程的OTP存储单元C11包括一选择晶体管(select transistor)T与二电容器c1、c2。选择晶体管 T的闸极连接至字线WL1；选择晶体管T的第一源/漏(source/drain)端与供应电压V1之间连接电容器c1，第一源/漏端与供应电压V2之间连接电容器c2；选择晶体管T的第二源/漏端连接至位线BL1。

再者，当OTP存储单元被编程之后，电容器c1或者电容器c2中的介电层(dielectric layer)会破裂(rupture)，而成为电阻。以被编程的OTP存储单元 C22为例来说明。被编程的OTP存储单元C22包括一选择晶体管T、一电阻 r1与电容器c2。选择晶体管T的闸极连接至字线WL2；选择晶体管T的第一源/漏端与供应电压V1之间连接电阻r1，第一源/漏端与供应电压V2之间连接电容器c2；选择晶体管T的第二源/漏端连接至位线BL2。当然，电容器 c1以及电容器c2中的介电层都被破裂而形成二个电阻也可以视为被编程的OTP存储单元。

再者，根据被驱动的字线与位线，即可由存储单元阵列中决定一选定OTP 存储单元(selected OTP memory cell)。举例来说，当字线WL2与位线BL1激活时，OTP存储单元C21即为选定OTP存储单元。此时，OTP存储单元C21 会产生存储单元电流(cell current)至位线BL1。由以上的说明可知，当字线 WL2为选定字线且位线BL1为选定位线时，OTP存储单元C21即为选定OTP 存储单元。

再者，由于图2A中的OTP存储单元为反熔丝型OTP存储单元。所以选择未编程的OTP存储单元为选定存储单元时，由于具备高阻抗的储存状态，所以产生的存储单元电流会较小；且选择编程的OTP存储单元为选定存储单元时，由于具备低阻抗的储存状态，所以产生的存储单元电流会较大。

如图2B所示，OTP非易失性存储器是由2×2个OTP存储单元C11、 C12、C21、C22组成一存储器阵列。其中，每个OTP存储单元C11、C12、 C21、C22是由三个电子组件所构成。

在图2B中。OTP存储单元C11、C21为未被编程的OTP存储单元；OTP 存储单元C12、C22为被编程的OTP存储单元。

以未被编程的OTP存储单元C11为例来说明。未被编程的OTP存储单元C11包括一选择晶体管T1、一偏压晶体管T2与一电容器c1。选择晶体管 T1的闸极连接至字线WL1；选择晶体管T1的第一源/漏(source/drain)端连接至偏压晶体管T2的第一源/漏端；选择晶体管T1的第二源/漏端连接至位线 BL1。偏压晶体管T2的闸极连接至供应电压V2；偏压晶体管T2的第二源/ 漏端与供应电压V1之间连接电容器c1。

另外，上述电容器c1可以由变容器(varactor)所取代，其中变容器对应的电容值可根据其接收的偏压而改变。

再者，当OTP存储单元被编程之后，电容器c1中的介电层会破裂，而成为电阻。以被编程的OTP存储单元C22为例来说明。被编程的OTP存储单元C22包括一选择晶体管T1、一偏压晶体管T2、与一电阻r1。选择晶体管T1的闸极连接至字线WL1；选择晶体管T1的第一源/漏端连接至偏压晶体管T2的第一源/漏端；选择晶体管T1的第二源/漏端连接至位线BL1。偏压晶体管T2的闸极连接至供应电压V2；偏压晶体管T2的第二源/漏端与供应电压V1之间连接电阻r1。

同理，根据被驱动的字线与位线，即可由存储单元阵列中决定一选定OTP 存储单元(selected OTP memory cell)。举例来说，当字线WL2为选定字线且位线BL1为选定位线时，OTP存储单元C21即为选定OTP存储单元。

再者，由于图2B中的OTP存储单元为反熔丝型OTP存储单元。所以选择未编程的OTP存储单元为选定存储单元时，对应存储单元电流会较小；且选择编程的OTP存储单元为选定存储单元时，对应存储单元电流会较大。

请参照图3，其所绘示为本发明一次性可编程非易失性存储器的第一实施例示意图。一次性可编程非易失性存储器300包括：控制电路310、存储器阵列320、预充电电路(precharge circuit)330、行选择器(column selector)340、传感放大器(senseamplifier)360与重置电路(reset circuit)370。其中，存储器阵列320中包括多数个OTP存储单元。再者，图3仅绘示第n列OTP存储单元Cn1～Cn4对应的连接至位线BL1～BL4。虽然本发明以每一列有4个OTP 存储单元为例来进行说明，然而本发明并未限定存储器阵列320中每一列 OTP存储单元的数目。再者，OTP存储单元Cn1～Cn4可为图2A或者图2B 所公开的OTP存储单元。

控制电路310中包括：电压产生器312、字线驱动器(word line driver)313、行驱动器(column driver)314、时脉产生器315与时序控制器(timing controller)316。电压产生器312可产生供应电压V1与V2至存储器阵列320。字线驱动器313连接至存储器阵列320中复数条字线，字线驱动器313可驱动其中一条位线使其成为选定位线。行驱动器314可产生四个行解码信号 Yr1～Yr4，用以决定位线BL1～BL4其中之一为选定位线。时脉产生器315产生时脉信号CLK。时序控制器316接收时脉信号CLK，并产生预充电信号 Ppcg、重置信号Prst与使能信号EN。

预充电电路330中包括4个开关晶体管ma1～ma4，开关晶体管ma1～ma4 的控制端接收预充电信号Ppcg，开关晶体管ma1～ma4的第一端连接至一预充电电压(prechargevoltage)Vpcg；开关晶体管ma1～ma4的第二端连接至对应的位线BL1～BL4。当预充电信号Ppcg激活时，所有的位线BL1～BL4皆被预充电至预充电电压Vpcg。

行选择器340中包括4个选择晶体管M1～M4，选择晶体管M1～M4的控制端接收对应的行解码信号Yr1～Yr4，选择晶体管M1～M4的第一端连接至对应的位线BL1～BL4；选择晶体管M1～M4的第二端连接至数据线DL。基本上，行驱动器314每次仅会激活行解码信号Yr1～Yr4其中之一，以决定选定位线。

重置电路370中包括一开关晶体管mb，开关晶体管mb的控制端接收重置信号Prst，开关晶体管mb的第一端连接至数据线DL；开关晶体管mb的第二端连接至重置电压Vrst(例如接地电压)。当重置信号Prst激活时，数据 线 DL皆被放电(discharge)至重置电压Vrst。

传感放大器360中包括一比较器362连接至该数据线并接收一比较电压 Vcmp，并在该使能信号EN激活时，根据该数据线DL的一电压电平与该比较电压Vcmp来产生一输出信号Dout。

根据本发明的实施例，在一次性可编程非易失性存储器的读取周期(read cycle)时，电压产生器312产生供应电压V1与V2至存储器阵列320。在决定选定OTP存储单元之前，时序控制器316先激活预充电信号Ppcg，并使得所有位线BL1～BL4预充电至预充电电压Vpcg。接着，根据字线驱动器313决定一条选定字线(selected word line)以及其他的未选定字线(unselected word line)。行驱动器314决定一条选定位线(selected bit line)以及其他的未选定位线(unselected bit line)。因此，根据选定字线与选定位线即可决定选定OTP存储单元且使得选定OTP存储单元对应的选定位线连接至数据线DL。当然，在读取周期时，控制电路310也可以在决定选定OTP存储单元的同时激活预充电信号Ppcg。

接着，激活重置信号Prst，使得数据线DL及选定存储单元对应的位线被放电(discharge)至重置电压Vrst。之后，在使能信号EN激活时，传感放大器360即可判断比较电压Vcmp与数据线DL上的电压电平，并据以产生输出数据Dout。而输出数据Dout即可代表选定存储单元的储存状态。

请参照图4，其所绘示为本发明第一实施例的一次性可编程非易失性存储器的读取传感方法。以下以图3OTP存储单元Cn2为选定存储单元为例来作说明。首先，在读取周期开始时，电压产生器312会输出供应电压V1与 V2至存储器阵列320。

如步骤S410所示，将所有位线预充电至预充电电压Vpcg。在执行步骤 S410时，时序控制器316先激活预充电信号Ppcg，用以控制预充电电路330 中所有的开关晶体管ma1～ma4为关闭状态(close state)，使得位线BL1～BL4 被预充电至预充电电压Vpcg。之后，时序控制器316不激活预充电信号Ppcg，使得预充电电路330中所有的开关 晶体管ma1～ma4为开路状态(open state)，而所有位线BL1～BL4皆维持在预充电电压Vpcg。

如步骤S420所示，决定一选定OTP存储单元。在执行步骤S420时，字线驱动器 313驱动字线WLn而成为选定字线，而其他位线为未选定字线。另外，行驱动器314驱动行解码信号Yr2，不驱动行解码信号Yr1、Yr3、Yr4，所以行选择器340中选择晶体管M2为关闭状态(close state)，其他选择晶体管 M1、M3、M4为开路状态(open state)。因此，位线BL1、BL3、BL4为未选定位线，而位线BL2为选定位线并连接至数据线DL。再者，根据选定字线以及选定位线可以确定OTP存储单元Cn2为选定OTP存储单元。当然，在读取周期时，步骤S410与步骤S420也可以同时执行。

如步骤S430所示，将选定位线及数据线DL放电至重置电压。在执行步骤S430时，时序控制器316激活重置信号Prst，用以控制重置电路370中的开关晶体管mb为关闭状态(close state)，使得数据线DL以及选定位线BL2 被放电至重置电压Vrst。之后，时序控制器316不激活重置信号Pb，使得重置电路370中的开关晶体管mb为开路状态(open state)。

如步骤S440所示，接收选定OTP存储单元输出的存储单元电流，用以改变数据线DL上的电压电平。在执行步骤S440时，由于选定位线BL2连接至数据线DL，且选定位线BL2以及数据线DL被放电至重置电压Vrst。因此，选定OTP存储单元所产生的存储单元电流流经选定位线BL2并对数据线DL 进行充电，使得数据线DL上的电压电平由重置电压Vrst开始往上变化。

如步骤S450所示，使能传感放大器360并产生输出信号。在执行步骤 S440时，时序控制器316激活使能信号EN，进而使能传感放大器360，使得传感放大器360判断比较电压Vcmp与数据线DL上的电压电平，并据以产生输出数据Dout。而输出数据Dout即代表选定存储单元的储存状态。

接着，如步骤S460所示，是否还要读取其他OTP存储单元。如果还需要读取其他OTP存储单元则回到步骤S410；若不需要读取其他OTP存储单元时，则结束读取周期。

请参照图5，其所绘示为本发明第一实施例的一次性可编程非易失性存储器在读取周期时的相关信号示意图。基本上，时序控制器316是根据时脉信号CLK来产生预充电信号Ppcg、重置信号Pb与使能信号EN。且传感放大器360可在时脉信号CLK的一个时脉周期判断出一个OTP选定存储单元的储存状态。

如图5所示，时间点t1至时间 点t6为时脉周期I且选定字线WLn与一条选定位线被驱动。首先，在时间点t1至时间点t2，预充电信号Ppcg激活，数据线DL被预充电至预充电电压Vpcg。接着，在时间点t2至时间点t3，重置信号Prst激活，数据线DL被放电至重置电压Vrst。

在时间点t3至时间点t4，数据线DL接收选定OTP存储单元的存储单元电流，使得数据线DL上的电压电平由重置电压Vrst开始往上变化。基本上，数据线DL上电压电平变化的速度是由选定OTP存储单元的存储单元电流决定。当选定OTP存储单元的存储单元电流较大，数据线DL上电压电平变化的速度较快；反之，当选定OTP存储单元的存储单元电流较小，数据线DL 上电压电平变化的速度较慢。

在时间点t4时，使能信号EN激活，并使得使能传感放大器360运行，用以判断比较电压Vcmp与数据线DL上的电压电平之间的关系。并且，在时间点t5时，由于比较电压Vcmp小于数据线DL上的电压电平，使能传感放大器360产生第一电平(例如高逻辑电平)的输出信号，用以代表选定OTP 存储单元为低阻抗的储存状态。

再者，时间点t6至时点t11为时脉周期II且选定字线WLn-1与一条选定位线被驱动。首先，在时间点t6至时间点t7，预充电信号Ppcg激活，数据线DL被预充电至预充电电压Vpcg。接着，在时间点t7至时间点t8，重置信号Prst激活，数据线DL被放电至重置电压Vrst。

在时间点t8至时间点t9，数据线DL接收选定OTP存储单元的存储单元电流，使得数据线DL上的电压电平由重置电压Vrst开始往上变化。

在时间点t9时，使能信号EN激活，并使得致传感放大器360运行，用以判断比较电压Vcmp与数据线DL上的电压电平之间的关系。并且，在时间点t10时，由于比较电压Vcmp大于数据线DL上的电压电平，使能传感放大器360产生第二电平(例如低逻辑电平)的输出信号，用以代表选定OTP存储单元为高阻抗的储存状态。

同理，时脉周期III的激活原理与上述类似，不再赘述。

由以上的说明可知，本发明于读取周期(read cycle)，选定OTP存储单元所对应的选定位线是持续连接于数据线DL，使得选定OTP存储单元所产生的存储单元电流可以持续地充电数据线DL，并且传感放大器360可以判断选定存储单元的储存状态。

在图5中，时序控制器316仅在一个时脉周期中使能一传感放大器360。当然，在此领域的技术人员也可以控制时序控制器316在一个时脉周期中多次使能传感放大器360，使得传感放大器360多次比较数据线DL与比较电压Vcmp并产生多个比较结果。而输出信号Dout是根据多个比较结果而产生。因此，由输出信号Dout来决定选定OTP存储单元的储存状态将可大幅降低传感放大器360误判的机率。

除此之外，也可以在图3的传感放大器360中增加一个漏电流补偿器 (leakagecurrent compensator)。此漏电流补偿器为一个偏压的MOS晶体管，其漏极连接至数据线DL，源极练接至接地电压，闸极连接至一偏压电压。漏电流补偿器可以根据偏压电压产生一补偿电流。此补偿电流可以补偿行选择器340中没有被选到的晶体管所产生的漏电流。如此，比较器362才可以接收到由选定OTP存储单元输出的正确存储单元电流，用以正确的判断选定存储单元的储存状态。

再者，上述图3所示的一次性可编程非易失性存储器中，是利用单端点模式(single ended mode)的传感放大器360来传感选定OTP存储单元的储存状态。当然，本发明的一次性可编程非易失性存储器中，也可利用差动模式 (differential mode)的传感放大器来传感选定OTP存储单元的储存状态。

请参照图6A与图6B，其所绘示为一次性可编程非易失性存储器中运用于具差动模式传感放大器的各种OTP存储单元的示意图。

如图6A所示，OTP非易失性存储器是由2×2个OTP存储单元C11、 C12、C21、C22组成一存储器阵列(memory array)。其中，每个OTP存储单元C11、C12、C21、C22是由六个电子组件所构成，可进一步再被区分为二个晶胞组件(cell element)。其中，二个晶胞组件的储存状态为互补的储存状态 (complementary storage state)。当然，本发明的存储单元阵列数目，可以根据实际需要而更改为M×N大小的存储器阵列，亦即M条字线与2N条位线，且M与N为正整数。

在图6A中，OTP存储单元C11、C21为第一型OTP存储单元；OTP存储单元C12、C22为第二型OTP存储单元。

以第一型OTP存储单元C11为例来说明。第一型OTP存储单元C11中，晶胞组件a11包括：一选择晶体管T与二电容器c1、c2；以及，晶胞组件a11’包括：一选择晶体管T、一电阻r1与一电容器c1。很明显地，第一型OTP 存储单元C11中，晶胞组件a11为高阻抗的储存状态，晶胞组件a11’为低阻抗的储存状态。

再者，晶胞组件a11中，选择晶体管T的闸极连接至字线WL1；选择晶体管T的第一源/漏端与供应电压V1之间连接电容器c1，第一源/漏端与供应电压V2之间连接电容器c2；选择晶体管T的第二源/漏端连接至位线BL1。晶胞组件a11’中，选择晶体管T的闸极连接至字线WL1；选择晶体管T的第一源/漏端与供应电压V1之间连接电阻r1，第一源/漏端与供应电压V2之间连接电容器c2；选择晶体管T的第二源/漏端连接至位线BL1’。其中，位线 BL1与位线BL1’是互补的位线对(complementary bit line pair)。

以第二型OTP存储单元C12为例来说明。第二型OTP存储单元C12中，晶胞组件a12包括：一选择晶体管T、一电阻r1与一电容器c1；以及，晶胞组件a12’包括：一选择晶体管T与二电容器c1、c2。很明显地，第二型OTP 存储单元C12中，晶胞组件a12为低阻抗的储存状态，晶胞组件a12’为高阻抗的储存状态。

再者，晶胞组件a12中，选择晶体管T的闸极连接至字线WL1；选择晶体管T的第一源/漏端与供应电压V1之间连接电阻r1，第一源/漏端与供应电压V2之间连接电容器c2；选择晶体管T的第二源/漏端连接至位线BL2。晶胞组件a12’中，选择晶体管T的闸极连接至字线WL1；选择晶体管T的第一源/漏端与供应电压V1之间连接电容器c1，第一源/漏端与供应电压V2之间连接电容器c2；选择晶体管T的第二源/漏端连接至位线BL2’。其中，位线 BL2与位线BL2’是互补的位线对。

再者，根据被驱动的字线与位线对，即可由存储单元阵列中决定一选定 OTP存储单元(selected OTP memory cell)。举例来说，当字线WL2与位线对 BL1与BL1’激活时，OTP存储单元C21即为选定OTP存储单元。此时，晶胞组件a21会产生存储单元电流至位线BL1，晶胞组件a21’会产生存储单元电流至位线BL1’。由以上的说明可知，当字线WL2为选定字线且位线对BL1 与BL1’为选定位线对时，OTP存储单元C21即为选定OTP存储单元。

如图6B所示，OTP非易失性存储器是由2×2个OTP存储单元C11、 C12、C21、C22组成一存储器阵列。其中，每个OTP存储单元C11、C12、 C21、C22是由六个电子组件所构成，可进一步再被区分为二个晶胞组件。其中，二个晶胞组件的储存状态为互补的储存状态。

在图6B中。OTP存储单元C11、C21为第一型OTP存储单元；OTP存储单元C12、C22为第二型OTP存储单元。

以第一型OTP存储单元C11为例来说明。第一型OTP存储单元C11中，晶胞组件a11包括：一选择晶体管T1、一偏压晶体管T2、与一电容器c1；以及，晶胞组件a11’包括：一选择晶体管T1、一偏压晶体管T2与一电阻r1。很明显地，第一型OTP存储单元C11中，晶胞组件a11为高阻抗的储存状态，晶胞组件a11’为低阻抗的储存状态。

再者，晶胞组件a11中，选择晶体管T1的闸极连接至字线WL1；选择晶体管T1的第一源/漏端连接至偏压晶体管T2的第一源/漏端；选择晶体管 T1的第二源/漏端连接至位线BL1。偏压晶体管T2的闸极连接至供应电压 V2；偏压晶体管T2的第二源/漏端与供应电压V1之间连接电容器c1。晶胞组件a11’中，选择晶体管T1的闸极连接至字线WL1；选择晶体管T1的第一源/漏端连接至偏压晶体管T2的第一源/漏端；选择晶体管T1的第二源/漏端连接至位线BL1’。偏压晶体管T2的闸极连接至供应电压V2；偏压晶体管 T2的第二源/漏端与供应电压V1之间连接电阻r1。其中，位线BL1与位线 BL1’是互补的位线对。

以第二型OTP存储单元C12为例来说明。第二型OTP存储单元C12中，晶胞组件a12包括：一选择晶体管T1、一偏压晶体管T2与一电阻r1；以及，晶胞组件a11’包括：一选择晶体管T1、一偏压晶体管T2、与一电容器c1。很明显地，第二型OTP存储单元C12中，晶胞组件a12为低阻抗的储存状态，晶胞组件a12’为高阻抗的储存状态。

再者，晶胞组件a12中，选择晶体管T1的闸极连接至字线WL1；选择晶体管T1的第一源/漏端连接至偏压晶体管T2的第一源/漏端；选择晶体管 T1的第二源/漏端连接至位线BL2。偏压晶体管T2的闸极连接至供应电压 V2；偏压晶体管T2的第二源/漏端与供应电压V1之间连接电阻r1。晶胞组件a12’中，选择晶体管T1的闸极连接至字线WL1；选择晶体管T1的第一源 /漏端连接至偏压晶体管T2的第一源/漏端；选择晶体管T1的第二源/漏端连接至位线BL2’。偏压晶体管T2的闸极连接至供应电压V2；偏压晶体管T2 的第二源/漏端与供应电压V1之间连接电容器c1。其中，位线BL2与位线 BL2’是互补的位线对。

同理，根据被驱动的字线与位线对，即可由存储单元阵列中决定一选定 OTP存储单元(selected OTP memory cell)。举例来说，当字线WL2为选定字线且位线对BL1与BL1’为选定位线对时，OTP存储单元C21即为选定OTP 存储单元。

请参照图7，其所绘示为本发明一次性可编程非易失性存储器的第二实施例示意图。一次性可编程非易失性存储器500包括：控制电路510、存储器阵列520、预充电电路530、行选择器540、传感放大器560与重置电路570。其中，存储器阵列520中包括多数个OTP存储单元。再者，图7仅绘示第n 列OTP存储单元Cn1～Cn2对应的连接至二个位线对BL1、BL1’、BL2、BL2’。再者，OTP存储单元Cn1～Cn2可为图6A或者图6B所公开的OTP存储单元。再者，图7中的控制电路510的激活原理与图3中的控制电路310相同，此处不再赘述。

预充电电路530中包括4个开关晶体管ma1、ma1’、ma2、ma2’，开关晶体管ma1、ma1’、ma2、ma2’的控制端接收预充电信号Ppcg，开关晶体管 ma1、ma1’、ma2、ma2’的第一端连接至一预充电电压Vpcg；开关晶体管ma1、 ma1’、ma2、ma2’的第二端连接至对应的位线BL1、BL1’、BL2、BL2’。当预充电信号Ppcg激活时，所有的位线BL1、BL1’、BL2、BL2’皆被预充电至预充电电压Vpcg。

行选择器540中包括4个选择晶体管M1、M1’、M2、M2’，选择晶体管 M1、M1’的控制端接收行解码信号Yr1，选择晶体管M2、M2’的控制端接收行解码信号Yr2，选择晶体管M1、M1’、M2、M2’的第一端连接至对应的位线BL1、BL1’、BL2、BL2’；选择晶体管M1、M2的第二端连接至数据线 DL，选择晶体管M1’、M2’的第二端连接至参考线REF。基本上，行驱动器 514每次仅会激活行解码信号Yr1与Yr2其中之一，以决定选定位线对。

重置电路570中包括开关晶体管mb、mb’，开关晶体管mb、mb’的控制端接收重置信号Prst，开关晶体管mb的第一端连接至数据线DL，开关晶体管mb的第二端连接至重置电压Vrst(例如接地电压)；开关晶体管mb’的第一端连接至参考线REF，开关晶体管mb的第二端连接至重置电压Vrst。当重置信号Prst激活时，字线DL与参考线REF皆被放电至重置电压Vrst。

传感放大器560中包括一比较器562连接至数据线DL与参考线REF，并在该使能信号EN激活时，根据该数据线DL的一电压电平与该参考线REF 上的该比较电压Vcmp来产生一输出信号Dout。

根据本发明的实施例，在一次性可编程非易失性存储器的读取周期(read cycle)时，电压产生器512产生供应电压V1与V2至存储器阵列520。在决定选定OTP存储单元之前，时序控制器516先激活预充电信号Ppcg，并使得所有位线BL1、BL1’、BL2、BL2’预充电至预充电电压Vpcg。接着，根据字线驱动器513决定一选定字线，以及其他的未选定字线。行驱动器514决定一选定位线对，以及其他未选定位线对。因此，根据选定字线与选定位线对即决定一选定OTP存储单元且使得选定OTP存储单元对应的位线对分别连接至数据线DL与参考线REF。当然，在读取周期时，控制电路510也可以在选定OTP存储单元决定的同时激活预充电信号Ppcg。

接着，激活重置信号Prst，使得数据线DL、参考线REF及选定存储单元对应的位线对被放电至重置电压Vrst。之后，在使能信号EN激活时，传感放大器560即可判断参考线REF上的比较电压Vcmp与数据线DL上的电压电平，并据以产生输出数据Dout。而输出数据Dout即可代表选定存储单元的储存状态。

由以上的说明可知，选定存储单元中的二个晶胞组件可产生二个存储单元电流，经由对应的位线对可分别对数据线DL与参考线REF进行充电。并且，在传感放大器560被使能时，比较器562及可根据数据线DL上的电压电平以及参考线REF上的比较电压Vcmp来产生输出信号Dout，用以指示选定存储单元是第一型OTP存储单元或者第二型OTP存储单元。

再者，由于二个晶胞组件中是互补的储存状态，因此二个存储单元电流之间的差异非常大，导致数据线DL上的电压电平以及参考线REF上的比较电压Vcmp差异很大，因此传感放大器560能够产生更准确的输出信号Dout。

当然，上述的实施例经过适度的修改，仍可以达到本发明的目的。举例来说，图7中的传感放大器560中可增加二个漏电流补偿器。第一个漏电流补偿器为一个偏压的MOS晶体管，其漏极连接至数据线DL，源极练接至接地电压，闸极连接至一偏压电压。第二个漏电流补偿器也为一个偏压的MOS 晶体管，其漏极连接至参考线REF，源极练接至接地电压，闸极连接至一偏压电压。此二漏电流补偿器可以根据偏压电压各别产生一补偿电流。此补偿电流可以补偿行选择器540中没有被选到的晶体管所产生的漏电流。如此，比较器562才可以接收到由选定OTP存储单元输出的二个正确存储单元电流，用以正确的判断选定存储单元的储存状态。

请参照图8，其所绘示为本发明一次性可编程非易失性存储器的第三实施例示意图。一次性可编程非易失性存储器600包括：控制电路610、存储器阵列320、预充电电路630、行选择器640、传感放大器360与重置电路370。其中，存储器阵列320、重置电路370与传感放大器360与第一实施例相同，此处不再赘述。

相较于图3的第一实施例，第三实施例中的时序控制器616不产生预充电信号Ppcg至预充电电路630。而预充电电路630中的4个开关晶体管 ma1～ma4，是由行驱动器314输出的行解码信号Yr1～Yr4所控制。如此，非选定位线可以被预充电至预充电电压Vpcg，而选定位线将无法被充电至预充电电压Vpcg。

举例来说，行驱动器314驱动行解码信号Yr2为高逻辑电平，而驱动其他行解码信号Yr1、Yr3、Yr4为低逻辑电平。因此，行选择器640中选择晶体管M2为关闭状态(closestate)，M1、M3、M4为开路状态(open state)。亦即，位线BL1、BL3、BL4为非选定位线，而位线BL2为选定位线并连接至数据线DL。由于行解码信号Yr1、Yr3、Yr4为低逻辑电平，预充电电路630 中的开关晶体管ma1、ma3、ma4为关闭状态(close state)，使得非选定位线 BL1、BL3、BL4被预充电至预充电电压Vpcg。同时，由于行解码信号Yr2 为高逻辑电平，预充电电路630中的开关晶体管ma2为开路状态(open state)，使得而选定位线BL2无法被充电至预充电电压Vpcg。

请参照图9，其所绘示为本发明第三实施例的一次性可编程非易失性存储器的读取传感方法。以下以图8OTP存储单元Cn2为选定存储单元为例来作说明。首先，在读取周期开始时，电压产生器312会输出供应电压V1与 V2至存储器阵列320。

如步骤S710所示，决定一选定OTP存储单元。也就是说，字线驱动器 313驱动一选定字线WLn，而行驱动器314驱动行解码信号Yr2，但不驱动行解码信号Yr1、Yr3、Yr4。如此，位线BL1、BL3、BL4为非选定位线，位线BL2为选定位线，并连接至数据线DL。如此，根据选定字线WLn以及选定位线BL2，使得OTP存储单元Cn2成为选定OTP存储单元。

如步骤S720所示，将非选定位线预充电至预充电电压Vpcg。由于行解码信号Yr1、Yr3、Yr4为低逻辑电平，所以非选定位线BL1、BL3、BL4被充电至预充电电压Vpcg。值得一提的，在第一实施例中，选定位线以及非选定位线皆会被预充电至预充电电压Vpcg。然而，在第三实施例中，仅有非选定位线被预充电至预充电电压Vpcg。当然，步骤S710与步骤S720也可以同时被执行。

如步骤S730所示，将选定位线BL2以及数据线DL放电至重置电压Vrst。亦即，时序控制器616激活重置信号Prst。因此，重置电路370中的开关晶体管mb成为关闭状态，使得数据线DL以及选定位线BL2被放电至重置电压Vrst。之后，时序控制器316不激活重置信号Pb，使得重置电路370中的开关晶体管mb为开路状态(open state)。其中，预充电电压Vpcg大于重置电压Vrst。

如步骤S740所示，接收选定OTP存储单元输出的存储单元电流，用以改变数据线DL上的电压电平。在执行步骤S740时，由于选定位线BL2连接至数据线DL，且选定位线BL2以及数据线DL被放电至重置电压Vrst。因此，选定OTP存储单元所产生的存储单元电流流经选定位线BL2并对数据线DL 进行充电，使得数据线DL上的电压电平由重置电压Vrst开始往上变化。

如步骤S750所示，使能传感放大器360并产生输出信号。由于时序控制器316激活使能信号EN，进而使能传感放大器360，使得传感放大器360 判断比较电压Vcmp与数据线DL上的电压电平，并据以产生输出数据Dout。而输出数据Dout即代表选定存储单元的储存状态。当然，在此领域的技术人员也可以控制时序控制器616在一个时脉周期中多次使能传感放大器360，使得传感放大器360多次比较数据线DL与比较电压Vcmp并产生多个比较结果。而输出信号Dout是根据多个比较结果而产生。因此，由输出信号Dout 来决定选定OTP存储单元的储存状态将可大幅降低传感放大器360误判的机率。

接着，如步骤S760所示，是否还要读取其他OTP存储单元。如果还需要读取其他OTP存储单元则回到步骤S710；若不需要读取其他OTP存储单元时，则结束读取周期。

请参照图10，其所绘示为本发明一次性可编程非易失性存储器的第四实施例示意图。一次性可编程非易失性存储器800包括：控制电路810、存储器阵列320、预充电电路830、行选择器840、传感放大器360与重置电路370。其中，存储器阵列320、重置电路370与传感放大器360与第一实施例相同，此处不再赘述。

控制电路810中包括：电压产生器312、字线驱动器313、行驱动器814、时脉产生器315与时序控制器616。其中，电压产生器312、字线驱动器313、时脉产生器315与时序控制器616与第三实施例相同，此处不再赘述。

行驱动器814可产生四个读取用的行解码信号Yr1～Yr4或者四个编程用的行解码信号Yp1～Yp4，用以决定位线BL1～BL4其中之一为选定位线。举例来说，在编程周期时，行驱动器814将读取用的行解码信号Yr1～Yr4维持在低逻辑电平，而将编程用的行解码信号Yp1～Yp4其中之一驱动为高逻辑电平用来决定选定位线。而读取周期时，行驱动器814将编程用的行解码信号 Yp1～Yp4维持在低逻辑电平，而将读取用的行解码信号Yr1～Yr4其中之一驱动为高逻辑电平用来决定选定位线。

预充电电路830接收读取用的行解码信号Yr1～Yr4与编程用的行解码信号Yp1～Yp4。预充电电路830可在读取周期或者编程周期，将非选定位线预充电至预充电电压Vpcg。

行选择器840中包括一读取用的行选择器842与一编程用的行选择器 848。读取用的行选择器842接收读取用的行解码信号Yr1～Yr4，编程用的行选择器848接收编程用的行解码信号Yp1～Yp4。其中，读取用的行选择器842 与编程用的行选择器848每次仅有一个会激活。亦即，在编程周期时，读取用的行选择器842未激活，而编程用的行选择器848根据编程用的行解码信号Yp1～Yp4将选定位线连接至编程线PL，使得写入缓冲器870输出的编程电压经由编程线PL传递至选定OTP存储单元，并使得选定OTP存储单元产生存储单元电流。另外，在读取周期时，编程用的行选择器848未激活，而读取用的行选择器842根据读取用的行解码信号Yr1～Yr4将选定位线连接至数据线DL，使得选定OTP存储单元产生的存储单元电流经由数据线DL传递至传感放大器360。

图11为第四实施例中的预充电电路与行选择器。预充电电路830包括八个开关晶体管ma1～ma4、mc1～mc4，用以形成四条预充电路径(precharge path)。其中，开关晶体管ma1～ma4的控制端接收对应的读取用的行解码信号 Yr1～Yr4，开关晶体管mc1～mc4的控制端接收对应的编程用的行解码信号 Yp1～Yp4；开关晶体管ma1～ma4的第一端皆接收预充电电压Vpcg；开关晶体管ma1～ma4的第二端连接至对应的开关晶体管mc1～mc4的第一端；开关晶体管mc1～mc4的第二端连接至对应的位线BL1～BL4。因此，第一预充电路径由读取用的行解码信号Yr1与编程用的行解码信号Yp1所控制；第二预充电路径由读取用的行解码信号Yr2与编程用的行解码信号Yp2所控制；第三预充电路径由读取用的行解码信号Yr3与编程用的行解码信号Yp3所控制；第四预充电路径由读取用的行解码信号Yr4与编程用的行解码信号Yp4所控制。

行选择器840中的读取用的行选择器842包括4个选择晶体管Mr1～Mr4。选择晶体管Mr1～Mr4的控制端接收对应的读取用的行解码信号Yr1～Yr4；选择晶体管Mr1～Mr4的第一端连接至对应的位线BL1～BL4；选择晶体管 Mr1～Mr4的第二端连接至数据线DL。

行选择器840中的编程用的行选择器848包括4个选择晶体管 Mp1～Mp4。选择晶体管Mp1～Mp4的控制端接收对应的编程用的行解码信号 Yp1～Yp4；选择晶体管Mp1～Mp4的第一端连接至对应的位线BL1～BL4；选择晶体管Mp1～Mp4的第二端连接至编程线PL。

根据本发明的第四实施例，在读取周期时，行驱动器814驱动读取用的行解码信号Yr1～Yr4其中之一，并将编程用的行解码信号Yp1～Yp4维持在低逻辑电平。如此，选定位线会连接至数据线DL，而未选定位线会被预充电至预充电电压Vpcg。

同理，在编程周期时，行驱动器814驱动编程用的行解码信号Yp1～Yp4 其中之一，并将读取用的行解码信号Yr1～Yr4维持在低逻辑电平。如此，选定位线会连接至编程线PL，而未选定位线会被预充电至预充电电压Vpcg。

举例来说，在读取周期时，行驱动器814将读取用的行解码信号Yr1驱动为高逻辑电平，其他读取用的行解码信号Yr2～Yr4以及编程用的行解码信号Yp1～Yp4维持在低逻辑电平。如此，位线BL1为选定位线并被读取用的行选择器连接至数据线DL。再者，位线BL2～BL4为未选定位线，预充电电路 830的第二预充电路径、第三预充电路径、第四预充电路径成为关闭状态(close state)，用以将位线BL2～BL4预充电至预充电电压Vpcg。

当未选定位线BL2～BL4被预充电至预充电电压Vpcg后，选择位线BL1 与数据线DL被重置电路370放电至重置电压Vrst。接着，选定OTP存储单元产生的存储单元电流经过选定位线BL对数据线DL进行充电。如此，数据线DL上的电压会由重置电压Vrst逐渐升高。

充电一段时间之后，时序控制器616激活使能信号EN，使得传感放大器360被使能，并产生输出信号Dout。亦即，传感放大器360根据比较电压 Vcmp以及数据线DL上的电压来产生输出信号Dout，用以指示选定OTP存储单元的储存状态。

除此之外，第四实施例也可以适当地修正。举例来说，可在图8与图10 的传感放大器360中增加一个漏电流补偿器，用以补偿行选择器640、840中没有被选到的晶体管所产生的漏电流。

由以上说明可知，本发明的优点在于提出一种一次性可编程非易失性存储器及其读取传感方法。在读取周期，选定OTP存储单元所对应的选定位线持续连接于传感放大器并进行充电，而根据充电的电压电平变化来判断选定 OTP存储单元的储存状态。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更改与润饰。因此，本发明的保护范围以后附的申请专利范围所界定者为准。

符号说明

102、104：OTP存储单元

106、108：隔绝晶体管

110：预充电电路

114：位线传感放大器

200～208：步骤流程

300、500、600、800：一次性可编程非易失性存储器

310、510、610、810：控制电路

312、512：电压产生器

313、513：字线驱动器

314、514、814：行驱动器

315、515：时脉产生器

316、516、616：时序控制器

320、520：存储器阵列

330、530、630、830：预充电电路

340、540、640、840：行选择器

360、560：传感放大器

362、562：比较器

370、570：重置电路

842：读取用的行选择器

848：编程用的行选择器

870：写入缓冲器

S410～S460、S710～S760：步骤流程

Claims (27)

1.一种一次性可编程非易失性存储器，包括：

一存储器阵列，具有M×N个存储单元，且该存储器阵列连接至M条字线与N条位线；

一控制电路，具有一电压产生器，产生多个供应电压至该存储器阵列；一字线驱动器，连接至该M条字线，用以决定该M条字线其中之一为一选定字线；一行驱动器，产生N个行解码信号，且该N个行解码信号中仅有其中之一可被驱动；以及，一时序控制器，产生一重置信号与一使能信号；

一行选择器，连接于该N条位线与一数据线，且该行选择器根据该N个行解码信号决定该N条位线其中之一为一选定位线以及其他(N-1)条位线为非选定位线，并将该选定位线连接至该数据线；

一预充电电路，连接于该N条位线，该预充电电路根据该N个行解码信号而供应一预充电电压至该(N-1)条非选定位线；

一重置电路，连接于该数据线，且在该重置信号激活时，提供一重置电压至该数据线，且该预充电电压大于该重置电压；以及

一传感放大器，连接至该数据线并接收一比较电压，并在该使能信号激活时，至少比较该数据线的一电压电平与该比较电压一次来产生一输出信号。

2.如权利要求1所述的一次性可编程非易失性存储器，其中该预充电电路包括：N个开关晶体管；该N个开关晶体管的控制端接收对应的该N个行解码信号，该N个开关晶体管的第一端连接至该预充电电压；以及，该N个开关晶体管的第二端连接至对应的该N条位线。

3.如权利要求1所述的一次性可编程非易失性存储器，其中该行选择器包括：N个选择晶体管；且该N个选择晶体管的控制端接收对应的N个行解码信号，该N个选择晶体管的第一端连接至对应的该N条位线；以及该N个选择晶体管的第二端连接至该数据线。

4.如权利要求1所述的一次性可编程非易失性存储器，其中该重置电路包括：一开关晶体管；该开关晶体管的一控制端接收该重置信号，该开关晶体管的一第一端连接至该数据线，该开关晶体管的一第二端连接至该重置电压。

5.如权利要求1所述的一次性可编程非易失性存储器，其中该传感放大器包括：一比较器，连接至该数据线并接收该比较电压，并在该使能信号激活时，至少比较该数据线的该电压电平与该比较电压一次来产生该输出信号。

6.如权利要求5所述的一次性可编程非易失性存储器，其中该传感放大器中也包括一漏电流补偿器。

7.如权利要求6所述的一次性可编程非易失性存储器，其中该漏电流补偿器包括一MOS晶体管，具有一控制端接收一偏压电压，一第一端连接至该数据线，一第二端接收一接地电压。

8.如权利要求1所述的一次性可编程非易失性存储器，其中当该使能信号激活时，该传感放大器比较该数据线的该电压电平与该比较电压多次后，并据以产生该输出信号。

9.如权利要求1所述的一次性可编程非易失性存储器，其中该选定字线与该选定位线可决定该存储器阵列中的一选定存储单元。

10.如权利要求9所述的一次性可编程非易失性存储器，其中在一读取周期时，该选定存储单元所产生的一存储单元电流对该数据线进行充电，使得该数据线上的该电压电平由该重置电压开始变化。

11.如权利要求1所述的一次性可编程非易失性存储器，其中所述供应电压包括一第一供应电压与一第二供应电压，且该M×N个存储单元中具有一第一存储单元，包括：

一第一选择晶体管，具有一闸极连接至所述字线中的一第一字线，一第一源/漏端，以及一第二源/漏端连接至所述位线中的一第一位线；

一第一电容器，连接于该第一选择晶体管的该第一源/漏端与该第一供应电压之间；以及

一第二电容器，连接于该第一选择晶体管的该第一源/漏端与该第二供应电压之间。

12.如权利要求11所述的一次性可编程非易失性存储器，其中该M×N个存储单元中具有一第二存储单元，包括：

一第二选择晶体管，具有一闸极连接至所述字线中的一第二字线，一第一源/漏端，以及一第二源/漏端连接至所述位线中的一第二位线；

一第一电阻，连接于该第二选择晶体管的该第一源/漏端与该第一供应电压之间；以及

一第三电容器，连接于该第二选择晶体管的该第一源/漏端与该第二供应电压之间。

13.如权利要求1所述的一次性可编程非易失性存储器，其中所述供应电压包括一第一供应电压与一第二供应电压，且该M×N个存储单元中具有一第一存储单元，包括：

一第一选择晶体管，具有一闸极连接至所述字线中的一第一字线，一第一源/漏端，以及一第二源/漏端连接至所述位线中的一第一位线；

一第一偏压晶体管，具有一闸极连接至该第二供应电压，一第一源/漏端连接至该第一选择晶体管的该第一源/漏端，以及一第二源/漏端；以及

一第一电容器，连接于该第一偏压晶体管的该第二源/漏端与该第一供应电压之间。

14.如权利要求13所述的一次性可编程非易失性存储器，其中该M×N个存储单元中具有一第二存储单元，包括：

一第二选择晶体管，具有一闸极连接至所述字线中的一第二字线，一第一源/漏端，以及一第二源/漏端连接至所述位线中的一第二位线；

一第二偏压晶体管，具有一闸极连接至该第二供应电压，一第一源/漏端连接至该第二选择晶体管的该第一源/漏端，以及一第二源/漏端；以及

一第一电阻，连接于该第二偏压晶体管的该第二源/漏端与该第一供应电压之间。

15.一种一次性可编程非易失性存储器的读取传感方法，该一次性可编程非易失性存储器具有多数个存储单元所组成的一存储器阵列，且该存储器阵列连接至复数条位线，该读取传感方法包括下列步骤：

由该存储器阵列中决定一选定存储单元，其中所述位线的其中之一定义为一选定位线，且该选定位线连接至该选定存储单元，其他位线定义为非选定位线；

将所述非选定位线预充电至一预充电电压；

将该选定位线连接至一数据线，并且将该数据线放电至一重置电压，其中该预充电电压大于该重置电压；

接收该选定存储单元所输出的一存储单元电流，使得该数据线上的一电压电平由该重置电压开始变化；以及

至少比较该数据线上的该电压电平以及一比较电压一次以产生一输出信号。

16.如权利要求15所述的读取传感方法，其中当所述非选定位线预充电至该预充电电压时，该选定位线也预充电至该预充电电压。

17.如权利要求15所述的读取传感方法，其中，也包括比较该数据线的该电压电平与该比较电压多次后，并据以产生该输出信号。

18.一种一次性可编程非易失性存储器，包括：

一存储器阵列，具有M×N个存储单元，且该存储器阵列连接至M条字线与N条位线；

一控制电路，具有一电压产生器，产生多个供应电压至该存储器阵列；一字线驱动器，连接至该M条字线，用以决定该M条字线其中之一为一选定字线；一行驱动器，产生N个读取用的行解码信号与N个编程用的行解码信号；以及，一时序控制器，产生一重置信号与一使能信号；

一行选择器，包括一读取用的行选择器连接至该N条位线与一数据线，以及一编程用的行选择器连接至该N条位线与一编程线；其中，根据该N个读取用的行解码信号与该N个编程用的行解码信号，使得该读取用的行选择器与该编程用的行选择器其中之一可以运行；根据该N个读取用的行解码信号，该读取用的行选择器决定该N条位线其中之一为一选定位线以及其他(N-1)条位线为非选定位线，且该选定位线连接至该数据线；以及根据该N个编程用的行解码信号，该编程用的行选择器决定该N条位线其中之一为该选定位线以及其他(N-1)条位线为非选定位线，且该选定位线连接至该编程线；

一预充电电路，连接于该N条位线，该预充电电路根据该N个编程用的行解码信号与该N个读取用的行解码信号而供应一预充电电压至该(N-1)条非选定位线；

一重置电路，连接于该数据线，且在该重置信号激活时，提供一重置电压至该数据线，且该预充电电压大于该重置电压；

一传感放大器，连接至该数据线并接收一比较电压，并在该使能信号激活时，至少比较该数据线的一电压电平与该比较电压一次来产生一输出信号；以及

一写入缓冲器，连接至该编程线。

19.如权利要求18所述的一次性可编程非易失性存储器，其中该预充电电路包括：N条预充电路径连接至对应的N条位线，且根据该N个编程用的行解码信号与该N个读取用的行解码信号，使得(N-1)条预充电路径供应该预充电电压至该(N-1)条非选定位线。

20.如权利要求18所述的一次性可编程非易失性存储器，其中该读取用的行选择器包括：N个选择晶体管；且该N个选择晶体管的控制端接收对应的N个读取用的行解码信号，该N个选择晶体管的第一端连接至对应的该N条位线；以及该N个选择晶体管的第二端连接至该数据线。

21.如权利要求18所述的一次性可编程非易失性存储器，其中该编程用的行选择器包括：N个选择晶体管；且该N个选择晶体管的控制端接收对应的N个编程用的行解码信号，该N个选择晶体管的第一端连接至对应的该N条位线；以及该N个选择晶体管的第二端连接至该编程线。

22.如权利要求18所述的一次性可编程非易失性存储器，其中该重置电路包括：一开关晶体管；该开关晶体管的一控制端接收该重置信号，该开关晶体管的一第一端连接至该数据线，该开关晶体管的一第二端连接至该重置电压。

23.如权利要求18所述的一次性可编程非易失性存储器，其中该传感放大器包括：一比较器，连接至该数据线并接收该比较电压，并在该使能信号激活时，至少比较该数据线的该电压电平与该比较电压一次来产生该输出信号。

24.如权利要求23所述的一次性可编程非易失性存储器，其中该传感放大器中也包括一漏电流补偿器。

25.如权利要求24所述的一次性可编程非易失性存储器，其中该漏电流补偿器包括一MOS晶体管，具有一控制端接收一偏压电压，一第一端连接至该数据线，一第二端接收一接地电压。

26.如权利要求18所述的一次性可编程非易失性存储器，其中当该使能信号激活时，该传感放大器比较该数据线的该电压电平与该比较电压多次后，并据以产生该输出信号。

27.如权利要求18所述的一次性可编程非易失性存储器，其中该选定字线与该选定位线可决定该存储器阵列中的一选定存储单元，且在一读取周期时，该选定存储单元所产生的一存储单元电流对该数据线进行充电，使得该数据线上的该电压电平由该重置电压开始变化。

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