CN101083136A - 非易失性可编程逻辑电路架构 - Google Patents
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Abstract
非易失性可编程逻辑器件架构，主要涉及电子技术，特别涉及集成电路技术。本发明包括第一控制电路和第二控制电路，由M×N个逻辑单元构成矩阵，M≥2，N≥3，每个逻辑单元包括顺次连接的非易失性存储器、易失性存储器和控制管。本发明的有益效果包括：易于加工；具有很高工艺可移植性；能实现在系统可重构；有利于提高器件的工作速度，降低器件的静态功耗。
Description
技术领域
本发明涉及电子技术，特别涉及集成电路技术。
背景技术
针对可编程逻辑器件的逻辑实现，国外现有的技术是采用FLASH单元构成阵列，其中一个FLASH单元包含一个存储晶体管和一个选择晶体管。如图1所示。图1中虚线框内为FLASH单元，上方为选择晶体管，下方为存储晶体管。实现的逻辑功能为“线与”。该结构的存储晶体管为FLASH晶体管，为确保实现逻辑功能的电路性能，主要指速度指标，图1中的FLASH晶体管设计不同于常规存储器电路的FLASH晶体管，这必然增加了工艺的实现难度。同时，为进一步提高速度指标，需要进一步增加FLASH晶体管的尺寸，对于浮栅结构的FLASH晶体管，更多增加尺寸，工艺无法实现。或者是提高FLASH晶体管的栅电压，这样会大大增加电路设计的复杂性和电路的功耗。
发明内容
本发明所要解决的技术问题是，提供一种非易失性可编程逻辑电路架构，能够实现在系统可重构以及高速反应，并可以通过较低成本的工艺实现。
本发明解决所述技术问题采用的技术方案是，非易失性可编程逻辑电路架构，包括第一控制电路和第二控制电路，由M×N个逻辑单元构成矩阵，M是行数，N是列数，M≥2，N≥3，每个逻辑单元包括顺次连接的非易失性存储器、易失性存储器和控制管。
进一步的，所述控制管为MOS管，所述非易失性存储器为FLASH、EEPROM或OTP，所述易失性存储器为SRAM。逻辑单元包括两个或两个以上串联的控制管。每一个逻辑单元包括两个串联的控制管，其中第一个控制管的栅极与第一控制电路连接，漏极通过第二控制电路接出端，源极与第二个控制管的漏极连接；第二个控制管的栅极与易失性存储器连接，源极接地。
更进一步的，每一行中，各个逻辑单元的输出端连接到同一点，通过第二控制电路连接到相应的输出端；每一列中，各个逻辑单元的易失性储存器的输入端与配置电路中对应的端口连接。各个逻辑单元的易失性储存器相互独立，即单独成片的存储器。
本发明的有益效果包括：
采用常规内嵌FLASH memory的工艺制程，易于加工；
采用MOS管实现逻辑单元矩阵设计，降低了电路的设计难度，不用完全依赖于工艺线，具有很高工艺可移植性；
能实现在系统可重构；
由于采用SRAM控制NMOS结构，有利于提高器件的工作速度，降低器件的静态功耗。
以下结合附图和具体实施方式对本发明作进一步说明。
附图说明
图1是现有技术的示意图。
图2是本发明的架构框图。
图3是本发明的一个实施例的架构示意图。
图4是本发明的一个逻辑单元的结构示意图。
具体实施方式
本发明的应用架构见图2，由JTAG ISP、嵌入式OTP/EEPROM/FLASH存储器、配置电路、SRAM-MOS阵列和逻辑功能单元构成。
实施例1：参见图3。本实施例是一个4×4的矩阵，并且每个逻辑单元有两个串联的MOS管作为控制管。图3中，虚线框内为SRAM-MOS阵列。
图示的连接方式即为本发明所称“串联”，例如，就MOS管而言，如果将漏极视为输出，源极视为输入，将一个MOS管的输出与另一个MOS管的输入相接，即为串联。以此类推可以得到多个MOS管的串联。
本实施例中，每个逻辑单元包括第一个控制管和第二个控制管，第一个控制管的栅极与第一控制电路连接，漏极通过第二控制电路接出端，源极与第二个控制管的漏极连接；第二个控制管的栅极与易失性存储器连接，源极接地。每一行中，各个逻辑单元的输出端连接到同一点，通过第二控制电路连接到相应的输出端；每一列中，各个逻辑单元的易失性储存器的输入端连接到配置电路中对应的端口。可以通过总线的方式一一对应到配置电路中对应的端口。
配置电路控制非易失性存储器和易失性存储器之间的信号传输。
具体的说，参见图3。以矩阵方式排列各个逻辑单元为
11、12、13、14
21、22、23、24
31、32、33、34
41、42、43、44
每一个逻辑单元中的上方的MOS管称为为a，下方的MOS管称为b。
各行中MOS管a的漏极都连接到各行的输出点OUT1～OUTT4，MOS管b的源极都接地。
各列中，MOS管a的栅极都连接到各列的控制点A～D，MOS管b的栅极都通过各单元的易失性存储器连接到各列的配置电路端口。
本实施例以整片非易失性存储器的不同存储区域作为各个逻辑单元的非易失性存储器，例如，在一个整片的FLASH中，划分出不同的存储区域，作为各个逻辑单元的非易失性存储器。这样，虽然在逻辑上，各个逻辑单元都有各自独立的FLASH存储器，但在空间上是不必各自独立的，可以对一片或数片FLASH存储器自由划分。参见图4。而本实施例的各个逻辑单元中的易失性存储器是相互独立的，并非由大容量的易失性存储器分割而成。
如图2。作为本发明的辅助电路，JTAG ISP模块为器件提供了在线可编程的功能，可以对内嵌存储器直接进行编程；也可以通过配置电路(Configuration Circuit)对SRAM阵列直接进行配置；可对内嵌存储器与局部SRAM阵列对应的存储区域进行重编程，实现在系统可重构；还可实现边界扫描测试功能。
本发明的配置电路可以根据配置选项，从内嵌存储器中读取数据送到相应的SRAM单元中，从而实现可编程逻辑的逻辑功能配置；在上电时刻或者需要重新配置的时刻，配置电路能够自动读取数据对SRAM进行配置；配置电路中含有一时钟电路，可以根据配置选项产生不同频率的时钟信号，从而以不同的速度来完成器件的上电配置过程及在系统可重构。
本发明的非易失性存储器可以采用标准或定制内嵌存储器IP进行设计，根据需求，可采用OTP、EEPROM或者FLASH来实现。
实施例的逻辑实现为：
在正常工作时，第一控制电路将每一列的控制管分别对应接到输入A-D上；第二控制电路将每一行的控制管的漏极接到输出OUT1-OUT4上。如图3所示，假设SRAM-MOS单元旁带黑点的表示有效，那么图中或非阵列的逻辑就是：
OUT1＝！(A+C)，OUT2＝！(A+B+C)，OUT3＝！(A+D)，OUT4＝！(B+D)。
Claims (7)
1、非易失性可编程逻辑电路架构，包括第一控制电路和第二控制电路，其特征在于，由M×N个逻辑单元构成矩阵，M≥2，N≥3，每个逻辑单元包括顺次连接的非易失性存储器、易失性存储器和控制管。
2、如权利要求1所述的非易失性可编程逻辑电路架构，其特征在于，所述控制管为MOS管，所述非易失性存储器为FLASH、EEPROM或OTP，所述易失性存储器为SRAM。
3、如权利要求1所述的非易失性可编程逻辑电路架构，其特征在于，逻辑单元包括两个或两个以上串联的控制管。
4、如权利要求3所述的非易失性可编程逻辑电路架构，其特征在于，每一个逻辑单元包括两个串联的控制管，其中第一个控制管的栅极与第一控制电路连接，漏极通过第二控制电路接输出端，源极与第二个控制管的漏极连接；第二个控制管的栅极与易失性存储器连接，源极接地。
5、如权利要求3所述的非易失性可编程逻辑电路架构，其特征在于，每一行中，各个逻辑单元的输出端连接到同一点，通过第二控制电路连接到相应的输出端；每一列中，各个逻辑单元的易失性储存器的输入端连接到配置电路中对应的端口。
6、如权利要求3所述的非易失性可编程逻辑电路架构，其特征在于，各个逻辑单元的易失性储存器相互独立。
7、如权利要求3所述的非易失性可编程逻辑电路架构，其特征在于，以整片非易失性存储器的不同存储区域作为各个逻辑单元的非易失性存储器。
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| CN103811051B (zh) * | 2014-02-17 | 2017-01-11 | 上海新储集成电路有限公司 | 一种分层存储器阵列及其工作方法 |
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