KR101354397B1 - 누설에 비해 향상된 성능을 위하여 차등 ｎｆｅｔ 대 ｐｆｅｔ 디봇들을 생성하기 위한 차등 질화물 풀백 - Google Patents

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Abstract

논리 회로들, 아날로그 장치들 및/또는 메모리 장치들에 대한 최적의 성능 대 안정성(즉, 최적의 구동 전류 대 누설 전류)을 제공하기 위해 절연 영역-반도체 본체 계면들에서 상이한 디봇 특징들을 갖는 전계 효과 트랜지스터들을 구비하는 집적 회로 구조의 실시예들이 개시된다. 또한, 집적 회로 구조 실시예들을 형성하는 방법의 실시예들이 개시된다. 이러한 방법 실시예들은 모두는 아니지만 일부 반도체 본체들에 인접하는 디봇의 형성을 방지하기 위한(또는 적어도 최소화하기 위한) 선택된 반도체 본체들 상의 캡층 풀백 기술 및 후속 습식 에치 프로세스의 이용을 포함한다.

Description

누설에 비해 향상된 성능을 위하여 차등 ＮＦＥＴ 대 ＰＦＥＴ 디봇들을 생성하기 위한 차등 질화물 풀백{DIFFERENTIAL NITRIDE PULLBACK TO CREATE DIFFERENTIAL NFET TO PFET DIVOTS FOR IMPROVED PERFORMANCE VERSUS LEAKAGE}
본 발명의 실시예들은 일반적으로 집적 회로 구조들에 관한 것으로서, 구체적으로는 복수의 전계 효과 트랜지스터(FET)를 포함하는 집적 회로 구조에 관한 것이며, 복수의 전계 효과 트랜지스터 중 적어도 하나는 채널 폭 에지들에서의 디봇 형성을 방지하기 위해 질화물 풀백 기술을 이용하여 형성된다.
집적 회로 구조들은 종종 성능과 안정성 사이의(즉, 구동 전류와 누설 전류 사이의) 균형을 갖도록 설계된다. 예를 들어, 아날로그 회로들은 향상된 구동 전류보다는 안정성으로부터 더 이익을 얻을 수 있다. 이와 달리, 고전력 메모리 회로들(예를 들어, 고전력 정적 랜덤 액세스 메모리(SRAM) 어레이들)은 안정성보다는 향상된 구동 전류 및 용량으로부터 더 이익을 얻을 수 있다. 고전력 논리 회로들과 같은 일부 회로들에서, 그러한 균형은 트랜지스터 레벨에서 이루어질 수 있으며, n형 전계 효과 트랜지스터(NFET)와 p형 전계 효과 트랜지스터(PFET)에 대해 상이할 수 있다.
최적의 성능 대 안정성(즉, 최적의 구동 전류 대 누설 전류)을 제공하기 위해 절연 영역-반도체 본체 계면들에서 상이한 디봇 특징들을 갖는 전계 효과 트랜지스터들을 구비하는 집적 회로 구조의 실시예들이 본 명세서에 개시된다.
본 발명의 집적 회로 구조의 일 실시예는 기판 상에 논리 회로용 제1 및 제2 트랜지스터들을 갖는 기판을 포함한다. 제1 및 제2 트랜지스터들은 상이한 도전형들을 가질 수 있다(예를 들어, 각각 n형 및 p형 트랜지스터들일 수 있다). 제1 트랜지스터는 제1 측벽을 갖는 제1 반도체 본체를 포함할 수 있다. 제1 절연 영역이 제1 측벽에 인접하여 배치될 수 있다. 이러한 제1 절연 영역은 제1 측벽의 상부(즉, 제1 상부)에 인접하여 제1 디봇을 갖거나 디봇을 갖지 않을 수 있다. 제2 트랜지스터는 제2 측벽을 갖는 제2 반도체 본체를 포함할 수 있다. 제2 절연 영역이 제2 측벽에 인접하여 배치될 수 있다. 이러한 제2 절연 영역은 제2 측벽의 상부(즉, 제2 상부)에 인접하는 제2 디봇을 가질 수 있다. 그러나, 제2 트랜지스터의 경우, 제2 디봇은 제1 절연 영역에 제1 디봇이 존재할 경우에 제1 디봇보다 크기가 클 수 있다(즉, 더 큰 깊이를 가질 수 있다).
본 발명의 집적 회로 구조의 다른 실시예는 위에서 상세히 설명된 바와 같은 제1 및 제2 트랜지스터들을 갖는 논리 회로를 포함한다. 또한, 집적 회로 구조의 이 실시예는 기판 상에 복수의 아날로그 장치도 포함할 수 있다. 이러한 아날로그 장치들은 제3 및 제4 트랜지스터들을 포함할 수 있다. 제3 및 제4 트랜지스터들은 상이한 도전형을 가질 수 있으며(예를 들어, 각각 n형 및 p형 트랜지스터들일 수 있으며), 논리 회로 내의 제1 트랜지스터와 동일한 방식으로 구성될 수 있다. 즉, 제3 트랜지스터는 제3 측벽을 갖는 제3 반도체 본체를 포함할 수 있다. 제3 절연 영역이 제3 측벽에 인접하여 배치될 수 있다. 이러한 제3 절연 영역은 제3 측벽의 상부(즉, 제3 상부)에 인접하여 제3 디봇을 갖거나 디봇을 갖지 않을 수 있다. 마찬가지로, 제4 트랜지스터는 제4 측벽을 갖는 제4 반도체 본체를 포함할 수 있다. 제4 절연 영역이 제4 측벽에 인접하여 배치될 수 있다. 이러한 제4 절연 영역은 제4 측벽의 상부(즉, 제4 상부)에 인접하여 제4 디봇을 갖거나 디봇을 갖지 않을 수 있다. 이 경우, 제1, 제3 및 제4 디봇들은 모두 크기가 대략 동일할 수 있다(즉, 제2 디봇의 깊이보다 작은 대략 동일한 깊이들을 가질 수 있다).
본 발명의 집적 회로 구조의 또 다른 실시예는 위에서 상세히 설명된 바와 같은 제1 및 제2 트랜지스터들을 갖는 논리 회로를 포함한다. 이 실시예는 옵션으로서 위에서 상세히 설명된 바와 같은 제3 및 제4 트랜지스터들을 포함하는 아날로그 장치들을 포함할 수 있다. 또한, 이 실시예는 제5 및 제6 트랜지스터들을 포함하는 메모리 회로를 포함할 수 있다. 제5 및 제6 트랜지스터들은 상이한 도전형들을 가질 수 있으며(예를 들어, 각각 n형 및 p형 트랜지스터들일 수 있으며), 논리 회로의 제2 트랜지스터와 동일한 방식으로 구성될 수 있다. 즉, 제5 트랜지스터는 제5 측벽을 갖는 제5 반도체 본체를 포함할 수 있다. 제5 절연 영역이 제5 측벽에 인접하여 배치될 수 있다. 이러한 제5 절연 영역은 제5 측벽의 상부(즉, 제5 상부)에 인접하여 제5 디봇을 가질 수 있다. 마찬가지로, 제6 트랜지스터는 제6 측벽을 갖는 제6 반도체 본체를 포함할 수 있다. 제6 절연 영역이 제6 측벽에 인접하여 배치될 수 있다. 이러한 제6 절연 영역은 제6 측벽의 상부(즉, 제6 상부)에 인접하여 제6 디봇을 가질 수 있다. 이 경우, 제2, 제5 및 제6 디봇들은 모두 크기가 대략 동일할 수 있다(즉, 제1 디봇의 깊이보다 큰 대략 동일한 깊이들을 가질 수 있다).
전술한 바와 같은 집적 회로 구조 실시예들을 형성하는 방법의 실시예들도 개시된다. 이러한 방법 실시예들은 모두는 아니지만 일부 반도체 본체들에 인접하는 디봇의 형성을 방지하기 위한(또는 적어도 최소화하기 위한) 선택된 반도체 본체들 상의 캡층(cap layer) 풀백 기술 및 후속 습식 에치 프로세스의 이용을 포함한다.
본 발명의 방법의 일 실시예는 특히 논리 회로의 형성과 관련된다. 이 실시예는 기판 상에 제1 측벽 및 제1 캡층을 갖는 제1 반도체 본체 및 제2 측벽 및 제2 캡층을 갖는 제2 반도체 본체를 형성하기 위해 제1 절연층-반도체층 스택을 패터닝하는 단계를 포함한다. 이어서, 제1 반도체 본체 상의 제1 캡층의 에지 부분들을 선택적으로 제거하여, 제1 반도체 본체의 상부 에지들을 노출시키고, 제2 캡층은 그대로 둔다. 이어서, 제1 절연층과 다른 제2 절연층을 퇴적하여, 제1 측벽에 인접하는 제1 절연 영역 및 제2 측벽에 인접하는 제2 절연 영역을 형성한다.
제2 절연층을 퇴적한 후에, 평탄화 프로세스를 수행하여, 제1 절연층의 나머지 부분들의 상면들을 노출시킨다(즉, 제1 캡층의 나머지 부분의 상면을 노출시키고, 또한 제2 캡층의 상면을 노출시킨다). 이어서, 습식 에치 프로세스를 수행하여, 제1 및 제2 반도체 본체들 위로부터 노출된 제1 절연층을 선택적으로 제거한다. 결과적으로, 제1 반도체 본체의 상부 코너들이 제2 절연층에 의해 보호된 상태로 유지된다. 이러한 보호는 후속 공정에서 제1 측벽에 인접하는 제1 절연 영역에서의 디봇 형성이 최소화되는 것을 보장한다. 즉, 이러한 보호는 후속 공정에서 제1 절연 영역에는 제1 디봇이 형성되거나 디봇이 형성되지 않고, 제2 절연 영역에는 존재할 경우에 제1 디봇보다 큰 깊이를 갖는 제2 디봇이 형성되는 것을 보장한다.
본 발명의 방법의 추가 실시예는 논리 회로의 형성은 물론, 아날로그 장치들 및/또는 메모리 회로의 형성과 관련된다. 본 발명의 이 실시예는 기판 상에 각자 측벽들 및 캡층을 갖는 복수의 반도체 본체를 형성하기 위해 제1 절연층-반도체층 스택을 패터닝하는 단계를 포함한다. 이어서, 제1 그룹 내의 반도체 본체들로부터 캡층의 부분들을 선택적으로 제거하여, 그 반도체 본체들의 상부 에지들을 노출시키고, 제2 그룹 내의 반도체 본체들 상의 캡층은 그대로 둔다. 이어서, 제1 절연층과 다른 제2 절연층을 퇴적하여, 모든 반도체 본체의 측벽들에 인접하는 절연 영역들을 형성한다.
제2 절연층을 퇴적한 후에, 평탄화 프로세스를 수행하여, 제1 절연층의 나머지 부분들의 상면들을 노출시킨다(즉, 모든 반도체 본체 상의 캡층들을 노출시킨다. 이어서, 습식 에치 프로세스를 수행하여, 반도체 본체들 위로부터 노출된 제1 절연층을 선택적으로 제거한다. 결과적으로, 제1 그룹 내의 반도체 본체들의 상부 코너들은 제2 절연층에 의해 보호된 상태로 유지된다. 이러한 보호는 후속 공정에서 제1 그룹 내의 반도체 본체들의 측벽들에 인접하는 절연 영역들에서의 디봇 형성이 최소화되는 것을 보장한다. 즉, 이러한 보호는 후속 공정에서 제1 그룹 내의 반도체 본체들의 측벽들에 인접하는 절연 영역들에서는 비교적 작은 디봇들이 형성되거나 디봇이 형성되지 않고, 제2 그룹 내의 반도체 본체들의 측벽들에 인접하는 절연 영역들에서는 비교적 큰 제2 디봇들(즉, 더 큰 깊이를 갖는 디봇들)이 형성되는 것을 보장한다. 마지막으로, 논리 회로는 물론, 아날로그 장치들 및/또는 메모리 회로를 위한 상이한 도전형의 트랜지스터들이 상이한 그룹들로부터의 반도체 본체들을 이용하여 기판 상에 형성된다.
본 발명의 실시예들은 도면들을 참조하여 아래의 상세한 설명으로부터 더 잘 이해될 것이며, 도면들은 반드시 실제와 비례하게 도시되는 것은 아니다.
도 1a-1b는 전통적인 전계 효과 트랜지스터(FET) 공정 동안의 절연 영역 디봇 형성을 각각 나타내는 평면도 및 단면도이다.
도 2a-2b는 전통적인 FET 공정 동안의 절연 영역 디봇들 내의 수직 게이트 형성을 각각 나타내는 평면도 및 단면도이다.
도 3a는 본 발명의 집적 회로 구조(1000)의 일 실시예를 나타내는 평면도이다.
도 3b는 도 3a의 구조(1100)를 나타내는 단면도.
도 3c는 도 3a의 구조(1200)를 나타내는 단면도.
도 3d는 도 3a의 구조(1300)를 나타내는 단면도.
도 4는 본 발명의 방법의 일 실시예를 나타내는 흐름도.
도 5는 부분적으로 완성된 집적 회로 구조(1000)를 나타내는 단면도.
도 6은 부분적으로 완성된 집적 회로 구조(1000)를 나타내는 단면도.
도 7은 부분적으로 완성된 집적 회로 구조(1000)를 나타내는 단면도.
도 8은 부분적으로 완성된 집적 회로 구조(1000)를 나타내는 단면도.
도 9는 부분적으로 완성된 집적 회로 구조(1000)를 나타내는 단면도.
도 10은 본 발명의 방법의 다른 실시예를 나타내는 흐름도.
본 발명의 실시예들 및 이들의 다양한 특징들 및 이로운 상세들은 첨부 도면들에 도시되고 아래의 설명에서 상술되는 비제한적인 실시예들과 관련하여 더 충분히 설명된다.
전술한 바와 같이, 집적 회로 구조들은 종종 성능과 안정성 사이의(즉, 구동 전류와 누설 전류 사이의) 균형을 갖도록 설계된다. 예를 들어, 아날로그 회로들은 향상된 구동 전류보다는 안정성으로부터 더 이익을 얻을 수 있다. 이와 달리, 고전력 메모리 회로들(예를 들어, 고전력 정적 랜덤 액세스 메모리(SRAM) 어레이들)은 안정성보다는 향상된 구동 전류 및 용량으로부터 더 이익을 얻을 수 있다. 고전력 논리 회로들과 같은 일부 회로들에서, 그러한 균형은 트랜지스터 레벨에서 이루어질 수 있으며, n형 전계 효과 트랜지스터(NFET)와 p형 전계 효과 트랜지스터(PFET)에 대해 상이할 수 있다.
구체적으로, 도 1a-1b를 참조하면, 전통적인 평면 전계 효과 트랜지스터(FET) 공정에 고유한 한 가지 문제는 절연 영역들(20) 내의 디봇(30)의 형성이다. 구체적으로, 전통적인 FET 공정에서는 기판(1) 상에 질화물층-반도체층 스택이 형성된다. 이 스택은 각자 측벽들(15) 및 캡층을 갖는 복수의 평행한 반도체 본체(10)를 형성하기 위해 패터닝된다. 이어서, 반도체 본체들(10)의 측벽들(15)에 인접하게 절연 영역들(20)이 형성된다. 후속 공정(예를 들어, 캡층의 화학적 기계적 폴리싱(CMP), 레지스트 스트립, 세정 등)은 불가피하게 절연 영역들(20) 내에, 특히 절연 영역-반도체 본체 계면들에서 디봇들(30)을 유발한다. 이러한 디봇들(30)은 반도체 본체 측벽들(15)의 상부들(16)을 노출시킨다.
도 2a-2b를 참조하면, 절연 영역들(20)의 형성에 이어서, 반도체 본체(10)의 중심 영역의 상면을 가로질러 게이트 구조(40)가 형성된다. (게이트 유전층 및 게이트 도체를 포함하는) 게이트 구조(40)는 또한 디봇들(30) 내를 채운다. 단부 영역들 내의 반도체 본체들(10)의 상면에는 NFET들 및 PFET들에 대한 소스/드레인 영역들(19) 및 옵션으로서 소스/드레인 연장부들 및 헤일로(halo)들을 형성하기 위해 적절한 도펀트들이 주입된다. 게이트 구조(40)의 수평부(41)는 단부 영역들에 주입된 소스/드레인 도펀트들과 더불어 반도체 본체(10)의 상면에 수평 채널 영역(11)을 정의한다.
디봇들(30)은 결과적인 FET들 내의 채널 폭 에지들에서 불가피하게 전류 누설을 유발하여, 안정성을 저하시킨다. 그러나, 현재 사용중인 반도체 웨이퍼 구조들 및 패터닝 기술들이 주어질 경우, 통상적으로 측벽(25)은 정공들에 대해 최적의 이동도를 갖는 결정 배향(예를 들어, [110] 배향)을 가질 것이다. 따라서, PFET의 경우, 측벽(25)의 상부(16)에 인접하는 디봇(30) 내의 게이트 구조(40)의 수직부(42)는 반도체 본체(10)의 상부 코너에 수직 채널 영역(12)을 형성하여, PFET 구동 전류를 향상시킬 것이다. NFET의 경우에는, 측벽(15)의 결정 배향이 전자 이동도에 최적이 아니므로, 구동 전류의 향상은 최소가 된다.
일부 회로들(예를 들어, 고전력 정적 랜덤 액세스 메모리(SRAM) 어레이들)에서, PFET들 및 NFET들 양자에서의 향상된 구동 전류는 안정성에서의 임의의 손실과 균형을 이룬다. 일부 회로들(예를 들어, 고전력 논리 회로)에서, 크게 향상된 PFET 구동 전류는 안정성의 손실을 능가한다. 그러나, 단지 최소로 향상된 NFET 구동 전류는 그렇지 않을 것이다. 또 다른 회로들(예를 들어, 아날로그 회로들)에서는 안정성에 대한 필요가 중요하며, 향상된 구동 전류는 얼마나 큰지에 관계없이 안정성에 대한 필요를 능가하지 못한다. 따라서, 회로 타입에 의존하는 최적의 성능 대 안정성(즉, 최적의 구동 전류 대 누설 전류)을 제공하기 위해 절연 영역-반도체 본체 계면들에서 상이한 디봇 특징들을 갖는 전계 효과 트랜지스터들을 구비하는 집적 회로 구조 및 집적 회로 구조 형성 방법에 대한 필요가 이 분야에 존재한다.
따라서, 회로 타입에 의존하는 최적의 성능 대 안정성(즉, 최적의 구동 전류 대 누설 전류)을 제공하기 위해 절연 영역-반도체 본체 계면들에서 상이한 디봇 특징들을 갖는 전계 효과 트랜지스터들을 구비하는 집적 회로 구조의 일 실시예가 본 명세서에 개시된다. 구체적으로, 도 3a-d를 함께 참조하면, 본 발명의 집적 회로 구조(1000)의 실시예들 각각은 기판(1001) 및 기판(1001) 위의 절연층(1002)(예를 들어, 매립 산화물층 또는 다른 적절한 절연층)을 포함한다. 또한, 집적 회로 구조(1000)는 절연층(1002) 위에 제1 회로(1100)(예를 들어, 고전력 논리 회로)를 포함할 수 있다. 옵션으로서, 집적 회로 구조(1000)는 복수의 아날로그 장치(1200), 메모리 회로(1300)(예를 들어, 고전력 정적 랜덤 액세스 메모리(SRAM) 어레이), 및/또는 상이한 디봇 특징들을 갖는 트랜지스터들을 구비하는 이익을 가질 수 있는 임의의 다른 타입의 회로를 더 포함할 수 있다.
도 3a와 더불어 도 3b를 참조하면, 논리 회로(1100)는 기판(1001) 위의 절연층(1002) 상의 적어도 2개의 트랜지스터[즉, 제1 트랜지스터(150) 및 제2 트랜지스터(250)]를 포함할 수 있다. 제1 트랜지스터(150)는 (단면 A-A'를 통과하는) 제1 중심 영역(170), 제1 단부 영역들(160), 제1 상면(113) 및 제1 측벽들(115)을 구비하는 제1 반도체 본체(110)를 포함할 수 있다. 제1 측벽들(115)은 제1 상부들(116)을 구비할 수 있다. 제1 절연 영역(120)이 제1 반도체 본체(110) 주위에, 구체적으로는 제1 측벽들(115)에 인접하게 배치될 수 있다. 제1 절연 영역(120)은 제1 측벽들(115)의 제1 상부들(116)에 인접하게 (도시된 바와 같은) 제1 디봇들(131)을 갖거나 디봇을 갖지 않을 수 있다. 구체적으로, 제1 트랜지스터(150)의 형성 동안(후술하는 방법 실시예들을 참조한다), 제1 절연 영역(120)과 제1 측벽들(115) 사이의 계면에서의 제1 절연 영역(120) 내의 디봇(131)의 형성이 최소화된다(또는 완전히 방지된다). 따라서, 제1 트랜지스터(150)의 (게이트 유전층 및 게이트 도체층을 포함하는) 제1 게이트(140)는 제1 측벽들(115)을 따르는 수직 게이트 특징들이 존재하더라도 거의 없는 채로 제1 중심 영역(170) 상에 제1 상면(113)에 인접하게 배치된다.
유사하게, 제2 트랜지스터(250)는 제2 중심 영역(270), 제2 단부 영역들(260), 제2 상면(213) 및 제2 측벽들(215)을 구비하는 제2 반도체 본체(210)를 포함할 수 있다. 제2 측벽들(215)은 제2 상부들(216)을 구비할 수 있다. 제2 절연 영역(220)이 제2 반도체 본체(210) 주위에, 구체적으로는 제2 측벽들(215)에 인접하게 배치될 수 있다. 제2 절연 영역(220)은 제2 측벽들(215)의 제2 상부들(216)에 인접하는 제2 디봇들(232)을 구비할 수 있다. 이러한 제2 디봇들(232)은 존재할 경우에 제1 디봇들(131)보다 크기가 클 수 있다(즉, 제2 디봇들(232)은 제1 디봇들(131)보다 큰 깊이를 가질 수 있다). 따라서, 제2 반도체 본체(210)의 제2 측벽들(215)의 제2 상부들(216)은 제1 반도체 본체(110)의 제1 측벽들(115)의 제1 상부들(116)보다 더 많이 노출된다. 구체적으로, 제2 트랜지스터(250)의 형성 동안(후술하는 방법 실시예들을 참고한다), 제2 절연 영역(220)과 제2 측벽들(215) 사이의 계면에서의 제2 절연 영역(220) 내의 디봇(232)의 형성이 허용된다(즉, 증진된다). 따라서, 제2 트랜지스터(250)의 (게이트 유전층 및 게이트 도체층을 포함하는) 제2 게이트(240)는 제2 중심 영역(270) 상에 제2 상면(213)에 인접하게, 또한 제2 측벽들(215)의 제2 상부들(216)에 인접하는 제2 디봇들(232) 내에 배치된다. 즉, 제2 절연 영역들(220) 내의 디봇(232) 형성의 증진으로 인해, 제2 게이트(240)는 제2 상면(213)을 따르는 수평 게이트 특징들(241)에 더하여 제2 측벽들을 따르는 수직 게이트 특징들(242)을 포함한다.
제1 및 제2 트랜지스터들(150, 250)에 포함된 제1 및 제2 반도체 본체들(110, 210)은 각각 평행하고, 트랜지스터 형성 동안에 동일 반도체 층으로부터 에칭될 수 있다. 따라서, 제1 및 제2 반도체 본체들(110, 210)의 제1 및 제2 측벽들(115, 215)은 각각 동일한 결정 배향을 가질 것이다. 예를 들어, 제1 및 제2 측벽들은 각각 정공들에 대해 높은 이동도를 갖는 결정 배향(예를 들어, [110] 배향)을 가질 수 있다. 차등적 디봇 형성을 포함하지 않는 종래 기술의 논리 구조들에서, 디봇 수직 게이트 구조들 내로부터 유발되는 NFET 구동 증가는 디봇 수직 게이트 구조들 내로부터 유발되는 용량 증가에 의해 상쇄된다. 즉, 구동 전류의 증가가 발생하지만, 이것은 낮은 측벽 이동도로 인해 낮고, 이러한 비교적 낮은 구동 전류 증가는 결과적인 용량 증가에 의해 상쇄되며, 따라서 논리 회로들은 전력 및 성능 저하를 보인다. 그러나, 정공들에 대한 측벽 이동도는 높으므로, PFET들에 대한 구동 전류의 증가는 충분히 높아서, 결과적인 용량 증가에 의해 상쇄되지 않는다. 따라서, 본 발명에서는, 제1 트랜지스터(150)가, 비교적 작은 제1 디봇들(131)을 갖거나 디봇을 갖지 않아서 사실상 수직 게이트 부분을 갖지 않는 n형 전계 효과 트랜지스터(NFET)를 포함하고, 제2 트랜지스터(250)가, 비교적 큰 디봇들(232)을 가져서 큰 수직 게이트 부분들(242)을 갖는 p형 전계 효과 트랜지스터(PFET)를 포함하는 고전력 논리 회로(1100)가 형성될 수 있다.
구체적으로, 고전력 논리 회로(1100)에서, 디봇 내의 수직 게이트 부분으로부터 유발되었을 수 있는 임의의 NFET 구동 전류 향상은 제1 측벽(115)의 결정 배향으로 인해 최소일 것이다. 안정성에 대한 필요는 그러한 최소 구동 전류 향상(즉, 최소 성능 향상)을 능가할 것이다. 따라서, 논리 회로 NFET들은 절연 영역 디봇들이 없거나 최소의 절연 영역 디봇들(131)을 갖는 제1 트랜지스터(150)로서 최적으로 형성된다. 따라서, 제1 트랜지스터(150)에서, 제1 반도체 본체(110)의 제1 단부 영역들(160)은 n형 소스/드레인 도펀트들[예를 들어, 비소(As), 안티몬(Sb) 또는 인(P)]을 포함한다. 옵션으로서, 이러한 제1 단부 영역들(160)은 n형 소스/드레인 연장 도펀트들 및 p형 헤일로 도펀트들[예를 들어, 붕소(B)]도 포함할 수 있다. 제1 단부 영역들(160) 내의 제1 상면(113)을 통한 그러한 소스/드레인 도펀트들(및 옵션으로서 그러한 소스/드레인 연장 및 헤일로 도펀트들)의 주입은 제1 게이트(140)에 인접하는 제1 상면(113)에서 제1 중심 영역(170) 내의 수평 채널 영역(111)을 갖는 n형 트랜지스터를 형성한다.
이와 달리, 제2 트랜지스터(250)에서와 같이, 디봇 내의 수직 게이트 부분으로부터 유발되는 PFET 구동 전류 향상(즉, 성능 향상)은 제2 측벽(215)의 결정 배향으로 인해 상당할 것이다. 이러한 큰 구동 전류 향상은 임의의 안정성 저하를 능가할 것이다. 따라서, 논리 회로 PFET들은 큰 절연 영역 디봇들(232)을 갖는 제2 트랜지스터(250)로서 최적으로 형성된다. 따라서, 제2 트랜지스터(250)에서, 제2 반도체 본체(210)의 제2 단부 영역들(260)은 p형 소스/드레인 도펀트들[예를 들어, 붕소(B)]을 포함한다. 옵션으로서, 제2 단부 영역들(260)은 p형 소스/드레인 연장 도펀트들 및 n형 헤일로 도펀트들도 포함할 수 있다. 제2 단부 영역들(260) 내의 제2 반도체 본체(210)의 제2 상면(213)을 통한 그러한 소스/드레인 도펀트들(및 옵션으로서 그러한 소스/드레인 연장 및 헤일로 도펀트들)의 주입은 제2 게이트(240)의 수평 부분(241)에 인접하는 제2 상면(213)에서 제2 중심 영역(270) 내의 수평 채널 영역(211)을 갖는 p형 트랜지스터를 형성한다. (예를 들어, 경사 주입 기술을 이용하는) 제2 단부 영역들(260) 내의 제2 반도체 본체(210)의 제2 측벽들(215)의 제2 상부들(216) 내로의 그러한 소스/드레인 도펀트들(및 옵션으로서 그러한 소스/드레인 연장 및 헤일로 도펀트들)의 주입은 p형 트랜지스터 내에 제2 게이트(240)의 수직 부분(242)에 인접하는 제2 측벽들(215)의 제2 상부들(216)에서 제2 중심 영역(270) 내의 수직 채널 영역(212)을 형성한다.
도 3a와 더불어 도 3c를 참조하면, 본 발명의 집적 회로(1000)의 다른 실시예는 위에서 상세히 설명된 바와 같은 기판(1001) 위의 절연층(1002) 상의 논리 회로(1100)를 포함한다. 이 실시예는 기판(1001) 위의 절연층(1002) 상의 복수의 아날로그 장치(1200)를 더 포함한다. 아날로그 장치들(1200)에서는 안정성이 성능보다 중요하다. 결과적으로, 디봇 형성에 기인하고 안정성을 저하시키는 전류 누설이 중요하고, 방지되어야 한다. 따라서, 이 실시예에서 아날로그 장치들(1200)(예를 들어, NFET들 또는 PFET들)은 논리 회로(1100)의 제1 트랜지스터(150)와 동일한 방식으로 구성된다.
구체적으로, 아날로그 장치들(1200)은 제3 트랜지스터(350)(예를 들어, n형 트랜지스터) 및 제4 트랜지스터(예를 들어, p형 트랜지스터)를 포함할 수 있다. 제3 트랜지스터(350)는 제3 중심 영역(370), 제3 단부 영역들(360), 제3 상면(313) 및 제3 측벽들(315)을 갖는 제3 반도체 본체(310)를 포함할 수 있다. 제3 측벽들(315)은 제3 상부들(316)을 가질 수 있다. 제3 절연 영역(320)이 제3 반도체 본체(310) 주위에, 구체적으로 양 제3 측벽들(315)에 인접하게 배치될 수 있다. 제3 절연 영역(320)은 제3 측벽들(315)의 상부들(316)(즉, 제3 상부들)에 인접하게 (도시된 바와 같은) 제3 디봇들(331)을 갖거나 디봇을 갖지 않을 수 있다. 즉, 이 제3 트랜지스터(350)의 형성 동안, 제3 절연 영역(320)과 제3 측벽들(315) 사이의 계면에서의 제3 절연 영역(320) 내의 디봇 형성이 최소화된다(또는 완전히 방지된다). 따라서, 이 제3 트랜지스터(350)의 (게이트 절연층 및 게이트 도체층을 포함하는) 제3 게이트(340)는 제3 측벽들(315)을 따라 수직 게이트 특징들이 있더라도 거의 없는 채로 제3 상면(313)에 인접하게 제3 중심 영역(370) 상에 배치된다. 즉, 디봇 형성의 방지 또는 최소화로 인해, 제3 측벽들(315)을 따르는 수직 게이트 특징들도 방지되거나 최소화된다.
유사하게, 제4 트랜지스터(450)는 제4 중심 영역(470), 제4 단부 영역들(460), 제4 상면(413) 및 제4 측벽들(415)을 갖는 제4 반도체 본체(410)를 포함할 수 있다. 제4 측벽들(415)은 제4 상부들(416)을 가질 수 있다. 제4 절연 영역(420)이 제4 반도체 본체(410) 주위에, 구체적으로 양 제4 측벽들(415)에 인접하게 배치될 수 있다. 제4 절연 영역(420)은 제4 측벽들(415)의 상부들(416)(즉, 제4 상부들)에 인접하게 (도시된 바와 같은) 제4 디봇들(431)을 갖거나 디봇을 갖지 않을 수 있다. 즉, 이 제4 트랜지스터(450)의 형성 동안, 제4 절연 영역(420)과 제4 측벽들(415) 사이의 계면에서의 제4 절연 영역(420) 내의 디봇 형성이 최소화된다(또는 완전히 방지된다). 따라서, 이 제4 트랜지스터(450)의 (게이트 절연층 및 게이트 도체층을 포함하는) 제4 게이트(440)는, 제4 측벽들(415)을 따라 수직 게이트 특징들이 있더라도 거의 없는 채로 제4 상면(413)에 인접하게 제4 중심 영역(470) 상에 배치된다. 즉, 디봇 형성의 방지 또는 최소화로 인해, 제4 측벽들(415)을 따르는 수직 게이트 특징들도 방지되거나 최소화된다.
전술한 바와 같이, 존재할 경우에 제1 디봇들(131) 및 제2 디봇들(232)은 상이한 크기들을 갖는다(즉, 제2 디봇들(232)은 더 큰 깊이를 갖는다)는 점에 유의해야 한다. 그러나, 존재할 경우, 제1 디봇들(131), 제3 디봇들(331) 및 제4 디봇들(431)은 대략 동일한 크기들을 가질 수 있다(즉, 대략 동일한 깊이들을 가질 수 있다).
트랜지스터들(350, 450) 내에 포함된 반도체 본체들(310, 410)은 평행할 수 있으며, 트랜지스터 형성 동안에 제1 및 제2 반도체 본체들(110, 210)과 동일한 반도체 층으로부터 에칭될 수 있다. 따라서, 모든 반도체 본체들(110, 210, 310, 410)의 모든 측벽들(115, 215, 315, 415)은 동일한 결정 배향(예를 들어, [110] 배향과 같이 정공들에 대해 높은 이동도를 갖는 결정 배향)을 가질 것이다. 집적 회로(1000)의 이 실시예에서, 제1 및 제3 트랜지스터들(150, 350)이 하나의 도전형을 갖고(예를 들어, n형 트랜지스터들이고), 제4 트랜지스터(450)가 상이한 도전형을 갖는다(예를 들어, p형 트랜지스터이다)는 사실에도 불구하고, 제1, 제3 및 제4 트랜지스터들(150, 350, 450)은 모두 동일하게 구성된다.
전술한 바와 같이, 아날로그 장치들(1200)의 경우에는 안정성이 구동 전류보다 중요하다. 따라서, 제1 트랜지스터(150)와 같이, 제3 및 제4 트랜지스터들(350, 450)은 안정성을 향상시키기 위하여 절연 영역-반도체 본체 계면들에서의 디봇 형성이 최소화되거나 방지되도록 형성된다. 결과적으로, 제1 트랜지스터(150)와 같이, 제3 트랜지스터(350) 및 제4 트랜지스터(450)는 수직 게이트 특징들을 갖지 않거나 최소한의 수직 게이트 특징들을 가지며, 따라서 제1 트랜지스터(150)와 같이, 제3 트랜지스터(350)도 제4 트랜지스터(450)도 수직 채널 영역들을 갖지 않는다. 즉, 제1 트랜지스터(150)와 같이, 제3 및 제4 트랜지스터들(350, 450)은 각각 수평 채널 영역들(311, 411)만을 갖는다.
도 3a와 더불어 도 3d를 참조하면, 본 발명의 집적 회로(1000)의 또 다른 실시예는 위에서 상세히 설명된 바와 같은 기판(1001) 위의 절연층(1002) 상의 논리 회로(1100)를 포함한다. 이 실시예는 옵션으로서 위에서 상세히 설명된 바와 같은 아날로그 장치들(1200)도 포함한다. 또한, 이 실시예는 기판(1001) 위의 절연층(1002) 상의 메모리 회로(1300)[예를 들어, 고전력 정적 랜덤 액세스 메모리(SRAM) 어레이]를 포함한다. 고전력 SRAM 어레이들의 경우, 성능(즉, 구동 전류) 및 용량이 안정성보다 중요하다. 결과적으로, 메모리 회로 트랜지스터들, 특히 고전력 SRAM 트랜지스터들은 단지 최소량에 의할지라도 구동 전류를 향상시키도록 구성되어야 한다. 따라서, 메모리 회로(1300)는 논리 회로(1100)의 제2 트랜지스터(250)와 동일한 방식으로 구성되는 트랜지스터들, 즉 NFET들 및 PFET들 양자를 포함한다.
구체적으로, 메모리 회로(1300)는 적어도 제5 트랜지스터(550)(예를 들어, n형 트랜지스터) 및 제6 트랜지스터(650)(예를 들어, p형 트랜지스터)를 포함할 수 있다. 제5 트랜지스터(550)는 제5 중심 영역(570), 제5 단부 영역들(560), 제5 상면(513) 및 제5 측벽들(515)을 갖는 제5 반도체 본체(510)를 포함할 수 있다. 제5 측벽들(515)은 제5 상부들(516)을 가질 수 있다. 제5 절연 영역(520)이 제5 반도체 본체(510) 주위에, 구체적으로 제5 측벽들(515)에 인접하게 배치될 수 있다. 제5 절연 영역(520)은 제5 측벽들(515)의 제5 상부들(516)에 인접하게 제5 디봇들(532)을 가질 수 있다. 이러한 제5 디봇들(532)은 존재할 경우에 제1 디봇들(131)보다 크기가 클 수 있으며[즉, 제5 디봇들(532)은 제1 디봇들(131)보다 큰 깊이를 가질 수 있으며], 제2 디봇들(232)과 크기(즉, 깊이)가 대략 동일할 수 있다. 구체적으로, 이 제5 트랜지스터(550)의 형성 동안(아래에 상세히 설명되는 방법 실시예들을 참고한다), 제5 절연 영역(520)과 제5 측벽들(515) 사이의 계면에서의 제5 절연 영역(520) 내의 디봇(532) 형성이 허가된다(즉, 증진된다). 따라서, 이 제5 트랜지스터(550)의 (게이트 절연층 및 게이트 도체층을 포함하는) 제5 게이트(540)는 제5 중심 영역(570) 상에 제5 상면(513)에 인접하게 그리고 또한 제5 측벽들(515)의 제5 상부들(516)에 인접하는 제5 디봇들(532) 내에 배치된다. 즉, 디봇(532) 형성의 증진으로 인해, 제5 게이트(540)는 제5 상면(513)을 따르는 수평 게이트 특징들(541)에 더하여 제5 측벽들(515)을 따르는 수직 게이트 특징들(542)을 포함한다.
유사하게, 제6 트랜지스터(650)는 제6 중심 영역(670), 제6 단부 영역들(660), 제6 상면(613) 및 제6 측벽들(615)을 갖는 제6 반도체 본체(610)를 포함할 수 있다. 제6 측벽들(615)은 제6 부분들(616)을 가질 수 있다. 제6 절연 영역(620)이 제6 반도체 본체(610) 주위에, 구체적으로 제6 측벽들(615)에 인접하게 배치될 수 있다. 제6 절연 영역(620)은 제6 측벽들(615)의 제6 상부들(616)에 인접하게 제6 디봇들(632)을 가질 수 있다. 이러한 제6 디봇들(632)은 존재할 경우에 제1 디봇들(131)보다 크기가 클 수 있으며(즉, 제6 디봇들(632)은 제1 디봇들(131)보다 큰 깊이를 가질 수 있으며), 제2 디봇들(232)과 크기(즉, 깊이)가 대략 동일할 수 있다. 구체적으로, 이 제6 트랜지스터(650)의 형성 동안(아래에 상세히 설명되는 방법 실시예들을 참고한다), 제6 절연 영역(620)과 제6 측벽들(615) 사이의 계면에서의 제6 절연 영역(620) 내의 디봇(632) 형성이 허가된다(즉, 증진된다). 따라서, 이 제6 트랜지스터(650)의 (게이트 절연층 및 게이트 도체층을 포함하는) 제6 게이트(640)는 제6 중심 영역(670) 상에 제6 상면(613)에 인접하게 그리고 또한 제6 측벽들(615)의 제6 상부들(616)에 인접하는 제6 디봇들(632) 내에 배치된다. 즉, 디봇(632) 형성의 증진으로 인해, 제6 게이트(640)는 제6 상면(613)을 따르는 수평 게이트 특징들(641)에 더하여 제6 측벽들을 따르는 수직 게이트 특징들(642)을 포함한다.
트랜지스터들(550, 650)에 포함된 반도체 본체들(510, 610)은 병렬일 수 있으며, 트랜지스터 형성 동안에 제1 및 제2 반도체 본체들(110, 210)과 동일한 반도체 층으로부터 에칭될 수 있다. 따라서, 모든 반도체 본체(110, 210, 510, 610)의 모든 측벽(115, 215, 515, 615)은 동일한 결정 배향(예를 들어, [110] 배향과 같이 정공들에 대해 높은 이동도를 갖는 결정 배향)을 가질 것이다. 이 실시예에서, 제5 트랜지스터(550)가 하나의 도전형을 갖고(예를 들어, n형 트랜지스터이고), 제2 및 제6 트랜지스터들(250, 650)이 상이한 도전형을 갖는다(예를 들어, p형 트랜지스터들이다)는 사실에도 불구하고, 제2, 제5 및 제6 트랜지스터들(250, 550, 650)은 모두 동일하게 구성된다. 전술한 바와 같이, 메모리 회로들(1300)의 경우, 특히 고전력 SRAM 어레이들의 경우, 구동 전류 및 용량이 안정성보다 중요하다. 구체적으로, SRAM의 향상된 용량은 안정성을 돕는다. 수직 게이트 특징들의 추가는 (PFET의 경우에 그리고 적어도 최소한 NFET의 경우에 중요한) 구동 전류를 증가시키며, 또한 용량을 증가시켜 SRAM 성능 및 안정성을 향상시킬 것이다. 따라서, SRAM(1300)의 경우, 제2 트랜지스터(250)와 같이, 제5 트랜지스터(550) 및 제6 트랜지스터(650)는 절연 영역-반도체 본체 계면들에서의 디봇 형성이 최적화되도록(예를 들어, 증진되도록) 형성된다. 즉, 제2 트랜지스터(250)와 같이, 제5 및 제6 트랜지스터들(550, 650) 각각은 상면들(513, 613)에서의 수평 채널 영역(511, 611)에 더하여 그들 각각의 반도체 본체 측벽들(515, 615)의 상부들(516, 616)에 수직 채널 영역들(512, 612)을 형성하기 위해 수평 게이트 특징들(541, 641)에 더하여 절연 영역 디봇들(532, 632) 내에 수직 게이트 특징들(542, 642)을 갖는다.
전술한 바와 같은 집적 회로 구조 실시예들을 형성하는 방법의 실시예들도 개시된다. 이러한 방법 실시예들은 모두는 아니지만 일부 반도체 본체들에 인접하는 디봇의 형성을 방지하기 위한(또는 적어도 최소화하기 위한) 선택된 반도체 본체들 상의 캡층 풀백 기술 및 후속 습식 에치 프로세스의 이용을 포함한다.
도 4를 참조하면, 본 발명의 방법의 일 실시예는 특히 논리 회로(1100)의 형성과 관련된다. 이 실시예는 절연층(1002) 및 절연층(1002) 상의 단결정 반도체 층(1003)(예를 들어, 실리콘 층, 실리콘 게르마늄 층 등)을 갖는 기판(1001)을 제공하는 단계를 포함한다(702, 도 5 참조). 이 기판(1001)은 예를 들어 이온 주입된 절연층을 갖는 벌크 반도체 웨이퍼, SOI(silicon-on-insulator) 웨이퍼 등을 포함할 수 있다. 제1 절연층(1004)(예를 들어, 절연층 위에서 선택적으로 에칭될 수 있는 질화물 층 또는 다른 절연체 재료)이 반도체 층(1002) 상에 형성된다(704, 도 5 참조).
이어서, 제1 절연층-반도체 층 스택(1004-1003)을 패터닝하여, 기판(1001) 상에 제1 측벽들(115) 및 제1 캡층(190)을 갖는 제1 반도체 본체(110) 및 제2 측벽들(215) 및 제2 캡층(290)을 갖는 제2 반도체 본체(210)를 형성한다(706, 도 6 참조). 반도체 층(1004)이 형성되고, (전술한 바와 같이) 스택(1004-1003)이 패터닝되어, 패터닝 프로세스 후에, 제1 및 제2 반도체 본체들(110, 210)은 평행하며, 제1 및 제2 측벽들(115, 215)은 각각 동일 결정 배향(예를 들어, 정공들에 대해 높은 이동도를 갖는 [110])을 갖는다는 점에 유의해야 한다.
이어서, 제1 캡층(190)의 에지 부분들을 선택적으로 제거하여(즉, 에칭하거나 풀백하여), 제1 반도체 본체(110)의 상부 에지들(111)을 노출시키고, 제2 반도체 본체(210) 상의 제2 캡층(290)은 그대로 남긴다(708, 도 7 참조). 이 프로세스(708)는 예를 들어 제1 캡층(190)의 에지 부분들이 노출되도록 제2 캡층(290)의 위는 물론, 제1 캡층(190)의 중심부 위에 (예를 들어, 리소그라피 패터닝 기술을 이용하여) 마스크를 형성함으로써 달성될 수 있다. 이어서, 지향성 에치 프로세스를 수행하여, 노출된 에지 부분들을 제거할 수 있다.
제1 캡층(190)의 에지 부분들이 제거된 후에, 제1 절연층(1004)과 다른[즉, 캡층들(190, 290)을 형성한 재료와 다른] 제2 절연층(1005)을 퇴적하여, 제1 측벽들(115)에 인접하는[즉, 제1 반도체 본체(110)를 둘러싸는] 제1 절연 영역(120) 및 제2 측벽들(215)에 인접하는[즉, 제2 반도체 본체(210)를 둘러싸는] 제2 절연 영역(220)을 형성한다(710). 이 제2 절연층(1005)은 예를 들어 블랭킷 산화물 층을 포함할 수 있다.
이어서, 제2 절연층(1005)을 평탄화하여, 제1 절연층(1004)의 나머지 부분들의 상면들을 노출시킨다(즉, 나머지 캡층들(190, 290)의 상면을 노출시킨다)(711, 도 8 참조). 이러한 평탄화 프로세스는 캡층들(190, 290)이 제거되지 않도록 수행된다. 이어서, 습식 에치 프로세스를 수행하여, 노출된 캡층들(190, 290)을 선택적으로 제거하여, 제1 및 제2 반도체 본체들(110, 210) 모두의 상면들(113, 213)을 노출시키고, 반도체 본체들(110, 210) 위에 상승된 제2 절연층(1005)을 남긴다(712, 도 9 참조). 결과적으로, 제1 반도체 본체(110)[즉, 캡층들(190)이 풀백된 반도체 본체]의 상부 코너들은 제2 절연층(1005)에 의해 보호된 상태로 유지된다. 이러한 보호는 후속 공정(예를 들어, 세정, FET 공정 등)에서 제1 측벽(115)에 인접하는 제1 절연 영역(120) 내의 디봇(131) 형성이 최소화되는 것을 보장한다. 즉, 프로세스들(708-712)로 인해, 제2 반도체 본체(210)가 아니라 제1 반도체 본체(110)의 코너들이 보호되며, 따라서 제2 절연층(1005)(예를 들어, STI 산화물)의 높이를 줄이는 후속 공정에서 (1) 제1 반도체 본체 코너들 위의 추가 재료로 인해 제1 절연 영역(120)에 (도시된 바와 같은) 제1 디봇(131)이 형성되거나 디봇이 형성되지 않고, (2) 존재할 경우에 제1 디봇(131)보다 깊은 제2 디봇(232)이 제2 절연 영역(220)에 형성되는 것이 보장된다(713, 도 10 참조).
습식 에치 프로세스(712)에 이어서, 제1 및 제2 반도체 본체들(110, 210)을 각각 이용하여, 회로(1100)(예를 들어, 고전력 논리 회로)용의 상이한 도전형의 트랜지스터들(150, 250)(예를 들어, n형 및 p형 트랜지스터들)이 형성된다(714, 도 3a 및 3b 참조). 구체적으로, 상이한 도전형의 트랜지스터들을 형성하는 이러한 프로세스는 제1 및 제2 반도체 본체들의 중심 영역들을 통과하는 게이트 구조들(140, 240)을 형성하는 단계(715, 도 3a 및 3b 참조)를 포함한다. 이러한 게이트 구조들(140, 240)은 전통적인 공정 기술들을 이용하여 동시에 형성된다. 즉, 얇은 등각(conformal) 게이트 유전층[예컨대, 산화물 층, 높은 유전율(K)의 유전층 또는 소정의 다른 적절한 게이트 유전체 재료의 층]이 퇴적된다. 이어서, 게이트 도체층(예를 들어, 폴리실리콘 층 또는 소정의 다른 적절한 게이트 도체 재료의 층)이 퇴적된다. 그러나, 제2 반도체 본체(210)의 측벽들(215)에 인접하는 디봇(232)의 결과로서, 게이트 구조들(140, 240)은 상이할 것이다. 즉, 제1 트랜지스터(150)의 경우, (게이트 유전층 및 게이트 도체층을 포함하는) 제1 게이트(140)가 제1 반도체 본체(110)의 제1 중심 영역(170)에서 제1 상면(113)에 인접하게 형성된다. 제1 반도체 본체(110)에 인접하는, 존재하더라도 최소의 디봇 특징들(131)이 존재하므로, 제1 게이트(140)는, 존재하더라도 최소의 수직 게이트 특징들을 갖도록 형성된다. 이와 동시에, 제2 트랜지스터의 경우, (게이트 유전층 및 게이트 도체층을 포함하는) 제2 게이트(240)가 제2 상면(213)에 인접하는 수평 부분(241)을 갖도록, 그리고 제2 반도체 본체(210)의 제2 중심 영역(270)에 제2 측벽들(215)의 제2 상부들(216)에 인접하는 디봇들(232) 내의 수직 부분들(242)을 갖도록 형성된다.
상이한 도전형의 트랜지스터들을 형성하는 프로세스는 반도체 본체들(110, 210)의 단부 영역들(160, 260) 내에 적절한 도펀트들을 주입하여, 소스/드레인 영역들(119, 219) 및 옵션으로서 소스/드레인 연장들 및/또는 헤일로들을 형성하는 단계를 더 포함한다(716). 구체적으로, n형 소스/드레인 도펀트들[예를 들어, 비소(As), 안티몬(Sb) 또는 인(P)]을 제1 상면(113)을 통해 제1 반도체 본체(110)의 제1 단부 영역들(160) 내에 주입하여, 제1 단부 영역들에 n형 도핑된 소스/드레인 영역들(219)을 형성한다. 옵션으로서, n형 소스/드레인 연장 도펀트들 및 p형 헤일로 도펀트들[예를 들어, 붕소(B)]도 제1 상면(113)을 통해 제1 단부 영역들(160)에 주입하여, 제1 단부 영역들(160)에 n형 도핑된 소스/드레인 연장들 및 p형 도핑된 헤일로들을 형성할 수 있다. 게이트(140)를 형성하고, 그러한 소스/드레인 도펀트들(및 옵션으로서 그러한 소스/드레인 연장 및 헤일로 도펀트들)을 제1 상면(113)을 통해 제1 단부 영역들(160)에 주입하는 것은 제1 게이트(140)에 인접하는 제1 상면(113)에서 제1 반도체 본체(110)의 제1 중심 영역(170) 내에 수평 채널 영역(111)을 형성한다.
또한, (예를 들어, 경사 주입 프로세스를 이용하여) p형 소스/드레인 도펀트들[예를 들어, 붕소(B)]을 제2 상면(213)을 통해, 또한 제2 측벽들(215)의 제2 상부들(216)을 통해 제2 단부 영역들(260) 내에 주입하여, 제2 단부 영역들(260) 내에 p형 도핑된 소스/드레인 영역들(219)을 형성할 수 있다. 옵션으로서, p형 소스/드레인 도펀트들 및 n형 헤일로 도펀트들[예컨대, 비소(As), 안티몬(Sb) 또는 인(P)]을 또한 제2 상면(213)을 통해 그리고 제2 측벽들(215)의 노출된 제2 상부들(216)을 통해 제2 단부 영역들(260)에 주입하여, 제2 단부 영역들(260) 내에 n형 도핑된 소스/드레인 연장들 및 p형 도핑된 헤일로들을 형성할 수 있다. 수평 및 수직 부분들(241-242) 모두를 갖는 게이트(240)를 형성하고, 그러한 소스/드레인 도펀트들(및 옵션으로서 그러한 소스/드레인 연장 및 헤일로 도펀트들)을 제2 상면(213)을 통해 그리고 제2 측벽들(215)의 노출된 제2 상부들(216)을 통해 주입하는 것은 제2 반도체 본체(210)의 제2 중심 영역(270) 내에 제2 게이트(240)의 수평 부분(241)에 인접하는 제2 상면(213)에 수평 채널 영역(211)을, 그리고 제2 게이트(240)의 수직 부분들(241)에 인접하는 제2 측벽들(215)의 제2 상부들(216)에 수직 채널 영역들(212)을 형성한다.
도 11을 참조하면, 본 발명의 방법의 추가 실시예는 논리 회로(1100)의 형성은 물론, 아날로그 장치들(1200) 및/또는 메모리 회로(1300)의 형성과 관련된다. 이러한 실시예들은 유사하게 절연층(1002) 및 절연층(1002) 상의 단결정 반도체 층(1003)(예를 들어, 실리콘 층, 실리콘 게르마늄 층 등)을 갖는 기판(1001)을 제공하는 단계(802, 도 5 참조)를 포함한다. 이 기판(1001)은 예를 들어 이온 주입된 절연층을 갖는 벌크 반도체 웨이퍼, SOI 웨이퍼 등을 포함할 수 있다. 반도체 층(1002) 상에 제1 절연층(1004)(예를 들어, 절연층 위에서 선택적으로 에칭될 수 있는 질화물 층 또는 다른 절연체 재료)이 형성된다(804, 도 5 참조).
이어서, 제1 절연층-반도체층 스택(1004-1003)을 패터닝하여, 기판(1001) 상에 측벽들(115, 215, 315, 415, 515, 615) 및 캡층(190, 290, 390, 490, 590, 690)을 각각 구비하는 복수의 반도체 본체(110, 210, 310, 410, 510, 610 등)를 형성한다(806, 도 6 참조). 반도체 층(1004)이 형성되고, (전술한 바와 같이) 스택(1004-1003)이 패터닝되어, 패터닝 프로세스 후에 반도체 본체들(110, 210, 310, 410, 510, 610)이 평행하며, 모두가 동일한 결정 배향(예를 들어, 정공들에 대해 높은 이동도를 갖는 [110])을 갖는 측벽들(115, 215, 315, 415, 515, 615)을 갖게 된다는 점에 유의해야 한다.
이어서, 본 방법의 실시예는 제1 그룹(1011) 내의 반도체 본체들 각각으로부터 캡층의 부분들을 선택적으로 제거하여(예를 들어, 에칭 또는 풀백하여)[예를 들어, 반도체 본체들(110, 310, 410)의 캡층들(190, 390, 490) 참조], 제1 그룹(1011) 내의 반도체 본체들(110, 310, 410)의 상부 에지들(111, 311, 411)을 노출시키는 반면, 제2 그룹(1012) 내의 반도체 본체들 상의 캡층들[예를 들어, 반도체 본체들(210, 510, 610) 상의 온전한 캡층들(290, 590, 690) 참조]을 그대로 남기는 단계(808, 도 7 참조)를 포함한다. 이 프로세스(808)는 예를 들어 캡층들(190, 390, 490)의 외측 에지들이 노출되도록 제2 그룹(1012)의 캡층들(290, 590, 690) 위는 물론, 제1 그룹(1011)의 캡층들(190, 390, 490)의 중심부 위에 (예를 들어, 리소그라피 패터닝 기술들을 이용하여) 마스크를 형성함으로써 달성될 수 있다. 이어서, 지향성 에치 프로세스를 수행하여, 노출된 캡층 에지들을 제거할 수 있다.
프로세스 808에서 제1 그룹(1011) 내의 반도체 본체들 상의 캡층들(190, 390, 490)의 에지 부분들이 제거된 후에, 제1 절연층(1004)과 다른(즉, 캡층들을 형성한 재로와 다른) 제2 절연층(1005)을 퇴적하여, 측벽들(예를 들어, 115, 215, 315, 415, 515, 615)에 인접하는 절연 영역들(120, 220, 320, 420, 520, 620)을 형성한다(810). 이러한 제2 절연층(1005)은 예를 들어 블랭킷 산화물 층을 포함할 수 있다.
이어서, 제2 절연층(1005)을 패터닝하여, 제1 절연층(1004)의 나머지 부분들의 상면들을 노출시킨다(즉, 나머지 캡층들(190, 290, 390, 490, 590, 690)의 상면들을 노출시킨다)(811, 도 8 참조). 이어서, 습식 에치 프로세스를 수행하여, 노출된 캡층들(190, 290, 390, 490, 590, 690)을 제거하여, 모든 반도체 본체들(110, 210, 310, 410, 510, 610)의 상면들(113, 213, 313, 413, 513, 613)을 노출시키고, 반도체 본체들(110, 210, 310, 410, 510, 610) 위로 상승된 제2 절연층(1005)을 남긴다(812, 도 9 참조). 결과적으로, 제1 그룹(1011) 내의 반도체 본체들(110, 310, 410)의 상부 코너들은 제2 절연층(1005)에 의해 보호된 상태로 유지된다. 이러한 보호는 후속 공정(예를 들어, 세정, FET 공정 등)에서 제1 그룹(1011) 내의 반도체 본체들(110, 310, 410)의 측벽들(115, 315, 415)에 인접하는 절연 영역들(120, 320, 420) 내의 디봇(131, 331, 431) 형성이 최소화될 것이다. 즉, 제2 그룹(1012) 내의 반도체 본체들이 아니라, 제1 그룹(1011) 내의 반도체 본체들의 코너들이 보호되며, 따라서 제2 절연층(1005)(예를 들어, STI 산화물)의 높이를 줄이는 후속 공정에서 (1) 제1 그룹(1011) 내의 반도체 본체들(110, 310, 410)의 측벽들(115, 315, 415)에 인접하는 절연 영역들(120, 320, 420) 내에 비교적 작은 디봇들(131, 331, 431)이 형성되거나 디봇이 형성되지 않고, (2) 제2 그룹(1012) 내의 반도체 본체들(210, 510, 610)의 측벽들(215, 515, 615)에 인접하는 절연 영역들(220, 520, 620) 내에 비교적 큰 디봇들(232, 532, 632)(즉, 더 큰 깊이를 갖는 디봇들)이 형성되는 것이 보장된다(813, 도 10 참조).
습식 에치 프로세스(812)에 이어서, 제1 및 제2 그룹들(1011, 1012) 내의 반도체 본체들(110, 210, 310, 410, 510, 610)을 이용하여, 하나 이상의 상이한 타입의 회로들 또는 장치들[예를 들어, 고전력 논리 회로(1100)], 하나 이상의 아날로그 장치들(1200) 및/또는 메모리 회로(1300)[예를 들어, 고전력 정적 랜덤 액세스 메모리(SRAM) 어레이]를 위한 상이한 도전형의 트랜지스터들이 형성될 수 있다(814-818, 도 3a-3d 참조).
특히, 본 방법은 논리 회로(1100)를 위해 제1 그룹(1011)으로부터의 제1 반도체 본체(110)를 이용하여 제1(n형) 트랜지스터(150)를, 그리고 제2 그룹(1012)으로부터의 제2 반도체 본체(210)를 이용하여 제2(p형) 트랜지스터(250)를 형성하는 단계(814)를 포함한다. 제1 및 제2 트랜지스터들(150, 250)의 형성은 프로세스 714-716에서 전술한 것과 동일한 방식으로 달성될 수 있다. 본질적으로 동시에, 아날로그 장치들(1200)을 위해, 제1 그룹(1011)으로부터의 제3 반도체 본체(310)를 이용하여 제3(n형) 트랜지스터(350)가 형성될 수 있고, 또한 제1 그룹(1011)으로부터의 제4 반도체 본체(410)를 이용하여 제4(p형) 트랜지스터(450)가 형성될 수 있다. 또한, 본질적으로 동시에, 메모리 회로(1300)를 위해, 제2 그룹(1012)으로부터의 제5 반도체 본체(510)를 이용하여 제5(n형) 트랜지스터(550)가 형성될 수 있고, 또한 제2 그룹(1012)으로부터의 제6 반도체 본체(610)를 이용하여 제6(p형) 트랜지스터(650)가 형성될 수 있다.
결과적인 집적 회로 칩(1000)은 제조자에 의해 미가공(raw) 웨이퍼 형태로(즉, 다수의 패키지되지 않은 칩을 구비하는 단일 웨이퍼로서), 베어 다이(bare die)로서 또는 패키지된 형태로 배포될 수 있다는 것을 이해해야 한다. 후자의 경우, 칩은 (마더보드 또는 다른 상위 레벨 캐리어에 부착되는 도선들을 갖는 플라스틱 캐리어 등과 같은) 단일 칩 패키지 내에 또는 (표면 상호접속들 또는 매립 상호접속들 중 하나 또는 양자를 구비하는 세라믹 캐리어 등과 같은) 멀티 칩 패키지 내에 실장된다. 어느 경우에도, 칩은 (a) 마더보드와 같은 중간 제품 또는 (b) 최종 제품의 일부로서 다른 칩들, 개별 회로 요소들 및/또는 다른 신호 처리 장치들과 통합된다. 최종 제품은 장난감들 및 다른 저급 응용들에서부터 디스플레이, 키보드 또는 다른 입력 장치 및 중앙 프로세서를 구비하는 고급 컴퓨터 제품들에 이르는, 집적 회로 칩들을 포함하는 임의의 제품일 수 있다.
아래의 청구항들 내의 모든 수단들 또는 단계 그리고 기능 요소들의 대응 구조들, 재료들, 동작들 및 균등물들은 구체적으로 청구되는 바와 같은 다른 청구 요소들과 함께 기능을 수행하기 위한 임의의 구조, 재료 또는 동작을 포함하는 것을 의도한다는 것을 이해해야 한다. 또한, 본 발명에 대한 위의 설명은 포괄적이거나, 본 발명을 개시된 형태로 제한하는 것을 의도하는 것이 아니라, 예시 및 설명의 목적으로 제공되었다는 것을 이해해야 한다. 본 발명의 범위 및 사상으로부터 벗어나지 않고, 이 분야의 통상의 전문가들에게 다양한 수정들 및 변경들이 명백할 것이다. 본 실시예들은 본 발명의 원리들 및 실제 이용을 최상으로 설명하기 위해, 그리고 이 분야의 통상의 다른 전문가들이 고려되는 특정 용도에 적합한 바와 같은 다양한 수정들을 갖는 다양한 실시예들에 대해 본 발명을 이해할 수 있게 하기 위해 선택되고 설명되었다. 본 발명의 실시예들을 불필요하게 애매모호하게 하지 않기 위해, 공지 컴포넌트들 및 공정 기술들은 위의 설명에서 생략되었다.
마지막으로, 위의 설명에서 사용된 용어들은 본 발명을 한정하는 것을 의도하는 것이 아니라, 단지 특정 실시예들을 설명하기 위한 것이라는 것도 이해해야 한다. 예를 들어, 본 명세서에서 사용되는 단수 형태들("a", "an", "the")은 문맥이 명백히 달리 지시하지 않는 한은 복수 형태들도 포함하는 것을 의도한다. 더욱이, 본 명세서에서 사용되는 "포함한다", "포함하는" 및/또는 "구비하는"이라는 용어들은 본 명세서에서 사용될 때 언급된 특징들, 정수들, 단계들, 동작들, 요소들 및/또는 컴포넌트들의 존재를 지정하며, 하나 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 컴포넌트들 및/또는 이들의 그룹들의 존재 또는 추가를 배제하지 않는다.
따라서, 논리 회로들, 아날로그 장치들 및/또는 메모리 장치들에 대한 최적의 성능 대 안정성(즉, 최적의 구동 전류 대 누설 전류)을 제공하기 위해 절연 영역-반도체 본체 계면들에서 상이한 디봇 특징들을 갖는 전계 효과 트랜지스터들을 구비하는 집적 회로 구조의 실시예들이 본 명세서에 개시된다. 또한, 집적 회로 구조 실시예들을 형성하는 방법의 실시예들이 개시된다. 이러한 방법 실시예들은 모두는 아니지만 일부 반도체 본체들에 인접하는 디봇의 형성을 방지하기 위한(또는 적어도 최소화하기 위한) 선택된 반도체 본체들 상의 캡층 풀백 기술 및 후속 습식 에치 프로세스의 이용을 포함한다.

Claims (5)

  1. 집적 회로 구조를 형성하는 방법으로서,
    기판 상에, 제1 측벽 및 제1 캡층을 구비하는 제1 반도체 본체 및 제2 측벽 및 제2 캡층을 구비하는 제2 반도체 본체를 형성하기 위하여, 제1 절연층-반도체층 스택을 패터닝하는 단계;
    상기 제1 캡층의 부분들을 선택적으로 제거하여 상기 제1 반도체 본체의 상부 에지들을 노출시키고, 상기 제2 캡층을 그대로 남기는 단계;
    상기 제1 절연층과 다른 제2 절연층을 증착하여, 상기 제1 측벽에 인접하는 제1 절연 영역 및 상기 제2 측벽에 인접하는 제2 절연 영역을 형성하는 단계;
    습식 에치 프로세스를 수행하여, 상기 제1 절연층의 나머지 부분들을 선택적으로 제거하여, 상기 제1 반도체 본체 및 상기 제2 반도체 본체의 상면들을 노출시키는 단계; 및
    상기 제1 절연 영역 내에 제1 디봇이 형성되고, 상기 제2 절연 영역 내에 상기 제1 디봇보다 더 큰 깊이를 갖는 제2 디봇이 형성되도록, 추가 공정을 수행하는 단계
    를 포함하는 집적 회로 구조 형성 방법.
  2. 제1항에 있어서, 상기 추가 공정을 수행하는 단계는,
    상기 제1 반도체 본체의 제1 상면에 인접하게 제1 트랜지스터용 제1 게이트를 형성하는 단계; 및
    상기 제2 반도체 본체의 제2 상면에 인접하게, 그리고 또한 상기 제2 측벽의 제2 상부에 인접하는 상기 제2 디봇 내에, 제2 트랜지스터용 제2 게이트를 형성하는 단계
    를 포함하는, 집적 회로 구조 형성 방법.
  3. 제2항에 있어서, 상기 추가 공정을 수행하는 단계는 상기 제1 반도체 본체의 제1 단부 영역들 내의 상기 제1 상면 내에 n형 도펀트들을 주입하여, n형 도핑된 소스/드레인 영역들을 형성하고 상기 제1 게이트에 인접하는 상기 제1 반도체 본체 내에 n형 트랜지스터용 수평 채널 영역을 형성하는 단계를 포함하는, 집적 회로 구조 형성 방법.
  4. 제2항에 있어서, 상기 추가 공정을 수행하는 단계는 상기 제2 반도체 본체의 제2 단부 영역들 내의 상기 제2 상면 및 상기 제2 측벽 내에 p형 도펀트들을 주입하여, p형 도핑된 소스/드레인 영역들을 형성하고, 상기 제2 게이트에 인접하는 상기 제2 반도체 본체 내에 수평 및 수직 채널 영역들을 형성하는 단계를 포함하는, 집적 회로 구조 형성 방법.
  5. 제1항 내지 제4항 중 어느 한 항의 방법에 의해 형성되는 장치.
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