JP2002057220A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2002057220A JP2002057220A JP2000244347A JP2000244347A JP2002057220A JP 2002057220 A JP2002057220 A JP 2002057220A JP 2000244347 A JP2000244347 A JP 2000244347A JP 2000244347 A JP2000244347 A JP 2000244347A JP 2002057220 A JP2002057220 A JP 2002057220A
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Abstract
(57)【要約】
【課題】 所望のパターンを有する上部電極およびゲー
ト電極を形成することができる、半導体装置およびその
製造方法を提供する。 【解決手段】 半導体装置の製造方法は、容量素子１０
０における上部電極１３０と、電界効果型トランジスタ
２００におけるゲート電極２４０とを同時に形成する工
程（ａ）を含む。工程（ａ）は、上部電極１３０および
ゲート電極２４０のための導電層４０を形成する工程
（ａ−１）、導電層４０を平坦化する工程（ａ−２）、
導電層４０の上に、パターニングされたレジスト層Ｒ２
を形成する工程（ａ−３）、およびレジスト層Ｒ２をマ
スクとして、導電層４０の所定の部分を除去して、上部
電極１３０およびゲート電極２４０を形成する工程（ａ
−４）を含む。
ト電極を形成することができる、半導体装置およびその
製造方法を提供する。 【解決手段】 半導体装置の製造方法は、容量素子１０
０における上部電極１３０と、電界効果型トランジスタ
２００におけるゲート電極２４０とを同時に形成する工
程（ａ）を含む。工程（ａ）は、上部電極１３０および
ゲート電極２４０のための導電層４０を形成する工程
（ａ−１）、導電層４０を平坦化する工程（ａ−２）、
導電層４０の上に、パターニングされたレジスト層Ｒ２
を形成する工程（ａ−３）、およびレジスト層Ｒ２をマ
スクとして、導電層４０の所定の部分を除去して、上部
電極１３０およびゲート電極２４０を形成する工程（ａ
−４）を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、容量素子と電界効果型トラ
ンジスタとを有する半導体装置およびその製造方法に関
する。
その製造方法に関し、特に、容量素子と電界効果型トラ
ンジスタとを有する半導体装置およびその製造方法に関
する。
【０００２】
【背景技術】近年、チップインターフェイス遅延の短
縮、ボード面積分のコスト低減、ボード設計開発のコス
ト低減などの観点から、各種回路の混載が要求されてい
る。
縮、ボード面積分のコスト低減、ボード設計開発のコス
ト低減などの観点から、各種回路の混載が要求されてい
る。
【０００３】
【発明が解決しようとする課題】本発明の目的は、所望
のパターンを有する上部電極およびゲート電極を形成す
ることができる、半導体装置およびその製造方法を提供
することにある。
のパターンを有する上部電極およびゲート電極を形成す
ることができる、半導体装置およびその製造方法を提供
することにある。
【０００４】
【課題を解決するための手段】（半導体装置の製造方
法）本発明の半導体装置の製造方法は、容量素子と電界
効果型トランジスタとを有する半導体装置の製造方法で
あって、前記容量素子は、下部電極と誘電体膜と上部電
極とを有し、前記電界効果型トランジスタは、ゲート電
極を有し、前記上部電極と前記ゲート電極とを同時に形
成する工程（ａ）を含み、前記工程（ａ）は、前記上部
電極および前記ゲート電極のための導電層を形成する工
程（ａ−１）、前記導電層を平坦化する工程（ａ−
２）、前記導電層の上に、パターニングされたレジスト
層を形成する工程（ａ−３）、および前記レジスト層を
マスクとして、前記導電層の所定の部分を除去して、前
記上部電極および前記ゲート電極を形成する工程（ａ−
４）を含む。
法）本発明の半導体装置の製造方法は、容量素子と電界
効果型トランジスタとを有する半導体装置の製造方法で
あって、前記容量素子は、下部電極と誘電体膜と上部電
極とを有し、前記電界効果型トランジスタは、ゲート電
極を有し、前記上部電極と前記ゲート電極とを同時に形
成する工程（ａ）を含み、前記工程（ａ）は、前記上部
電極および前記ゲート電極のための導電層を形成する工
程（ａ−１）、前記導電層を平坦化する工程（ａ−
２）、前記導電層の上に、パターニングされたレジスト
層を形成する工程（ａ−３）、および前記レジスト層を
マスクとして、前記導電層の所定の部分を除去して、前
記上部電極および前記ゲート電極を形成する工程（ａ−
４）を含む。
【０００５】本発明においては、前記工程（ａ）は、導
電層を平坦化する工程（ａ−２）を含む。そして、工程
（ａ−３）において、レジスト層は、平坦化された導電
層の上に形成される。このため、容量素子の形成予定領
域におけるレジスト層の高さ分布と、電界効果型トラン
ジスタの形成予定領域におけるレジスト層の高さ分布と
を均一にすることができる。このため、レジスト層を露
光する際において、容量素子の形成予定領域におけるレ
ジスト層の焦点深度と、電界効果型メモリトランジスタ
の形成予定領域におけるレジスト層の焦点深度とを均一
にすることができる。その結果、本発明によれば、所望
のパターンを有するレジスト層を形成することができ
る。したがって、所望のパターンを有する上部電極およ
びゲート電極を形成することができる。
電層を平坦化する工程（ａ−２）を含む。そして、工程
（ａ−３）において、レジスト層は、平坦化された導電
層の上に形成される。このため、容量素子の形成予定領
域におけるレジスト層の高さ分布と、電界効果型トラン
ジスタの形成予定領域におけるレジスト層の高さ分布と
を均一にすることができる。このため、レジスト層を露
光する際において、容量素子の形成予定領域におけるレ
ジスト層の焦点深度と、電界効果型メモリトランジスタ
の形成予定領域におけるレジスト層の焦点深度とを均一
にすることができる。その結果、本発明によれば、所望
のパターンを有するレジスト層を形成することができ
る。したがって、所望のパターンを有する上部電極およ
びゲート電極を形成することができる。
【０００６】前記工程（ａ−２）は、化学的機械的研磨
法により行われることができる。
法により行われることができる。
【０００７】前記工程（ａ−１）における導電層の厚さ
は、たとえば２００〜４５０ｎｍである。
は、たとえば２００〜４５０ｎｍである。
【０００８】前記工程（ａ−２）において平坦化された
導電層の上面の高さは、半導体基板の上面を基準とし
て、たとえば２００〜４５０ｎｍである。
導電層の上面の高さは、半導体基板の上面を基準とし
て、たとえば２００〜４５０ｎｍである。
【０００９】前記電界効果型トランジスタは、ゲート絶
縁層を有し、前記ゲート絶縁層と前記誘電体膜とを同時
に形成する工程（ｂ）を含むことができる。
縁層を有し、前記ゲート絶縁層と前記誘電体膜とを同時
に形成する工程（ｂ）を含むことができる。
【００１０】（半導体装置）本発明の半導体装置は、容
量素子と電界効果型トランジスタとを有する半導体装置
であって、前記容量素子は、下部電極と誘電体膜と上部
電極とを有し、前記電界効果型トランジスタは、ゲート
電極を有し、前記上部電極の上面と、前記ゲート電極の
上面とは、同一のレベルにある。
量素子と電界効果型トランジスタとを有する半導体装置
であって、前記容量素子は、下部電極と誘電体膜と上部
電極とを有し、前記電界効果型トランジスタは、ゲート
電極を有し、前記上部電極の上面と、前記ゲート電極の
上面とは、同一のレベルにある。
【００１１】ここで、「同一のレベル」とは、半導体基
板の上面を基準として、高さがほぼ同一であることをい
う。
板の上面を基準として、高さがほぼ同一であることをい
う。
【００１２】前記上部電極の上面および前記ゲート電極
の上面は、平坦であることができる。
の上面は、平坦であることができる。
【００１３】前記ゲート電極の上面の高さは、半導体基
板の上面を基準として２００〜４５０ｎｍであることが
できる。
板の上面を基準として２００〜４５０ｎｍであることが
できる。
【００１４】前記上部電極および前記ゲート電極は、同
一の成膜工程で形成されることができる。
一の成膜工程で形成されることができる。
【００１５】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００１６】［半導体装置］以下、実施の形態に係る半
導体装置について説明する。図１は、実施の形態に係る
半導体装置を模式的に示す断面図である。
導体装置について説明する。図１は、実施の形態に係る
半導体装置を模式的に示す断面図である。
【００１７】半導体装置１０００は、容量素子１００
と、ＭＯＳトランジスタ２００とを有する。
と、ＭＯＳトランジスタ２００とを有する。
【００１８】容量素子１００は、半導体基板１０に形成
された素子分離領域１２の上に設けられている。容量素
子１００は、下部電極１１０と誘電体膜１２０と上部電
極１３０との積層構造を有する。上部電極１３０および
下部電極１１０のサイドには、サイドウオール１５０が
形成されている。上部電極１３０の上には、シリサイド
層１６０が形成されている。また、下部電極１１０の一
部の上にも、シリサイド層１６０が形成されている。
された素子分離領域１２の上に設けられている。容量素
子１００は、下部電極１１０と誘電体膜１２０と上部電
極１３０との積層構造を有する。上部電極１３０および
下部電極１１０のサイドには、サイドウオール１５０が
形成されている。上部電極１３０の上には、シリサイド
層１６０が形成されている。また、下部電極１１０の一
部の上にも、シリサイド層１６０が形成されている。
【００１９】ＭＯＳトランジスタ２００は、ゲート絶縁
層２１０と、ソース領域２２０と、ドレイン領域２３０
とを有する。ゲート絶縁層２１０の上には、ゲート電極
２４０が形成されている。ゲート電極２４０のサイドに
は、サイドウオール２５０が形成されている。ゲート絶
縁層２１０とソース領域２２０との間の半導体基板１０
には、エクステンション層２２２が形成されている。ま
た、ゲート絶縁層２１０とドレイン領域２３０との間の
半導体基板１０にも、エクステンション層２３２が形成
されている。ゲート電極２４０およびソース／ドレイン
領域２２０，２３０の上には、シリサイド層２６０が形
成されている。
層２１０と、ソース領域２２０と、ドレイン領域２３０
とを有する。ゲート絶縁層２１０の上には、ゲート電極
２４０が形成されている。ゲート電極２４０のサイドに
は、サイドウオール２５０が形成されている。ゲート絶
縁層２１０とソース領域２２０との間の半導体基板１０
には、エクステンション層２２２が形成されている。ま
た、ゲート絶縁層２１０とドレイン領域２３０との間の
半導体基板１０にも、エクステンション層２３２が形成
されている。ゲート電極２４０およびソース／ドレイン
領域２２０，２３０の上には、シリサイド層２６０が形
成されている。
【００２０】容量素子１００における上部電極１３０の
上面と、ＭＯＳトランジスタ２００のゲート電極２４０
の上面とは、同一のレベルにある。また、上部電極１３
０の上面およびゲート電極２４０の上面は、平坦であ
る。
上面と、ＭＯＳトランジスタ２００のゲート電極２４０
の上面とは、同一のレベルにある。また、上部電極１３
０の上面およびゲート電極２４０の上面は、平坦であ
る。
【００２１】［半導体装置の製造方法］以下、実施の形
態に係る半導体装置の製造方法について説明する。図２
〜図６は、実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
態に係る半導体装置の製造方法について説明する。図２
〜図６は、実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
【００２２】（１）図２（ａ）に示すように、半導体基
板１０の所定領域に、素子分離領域１２を形成する。具
体的には、容量素子の形成予定領域Ａ１００における半
導体基板１０において、素子分離領域１２を形成する。
素子分離領域１２は、公知の方法、たとえばＬＯＣＯＳ
法、トレンチ分離法により形成することができる。
板１０の所定領域に、素子分離領域１２を形成する。具
体的には、容量素子の形成予定領域Ａ１００における半
導体基板１０において、素子分離領域１２を形成する。
素子分離領域１２は、公知の方法、たとえばＬＯＣＯＳ
法、トレンチ分離法により形成することができる。
【００２３】次に、全面に、第１のポリシリコン層２０
を形成する。第１のポリシリコン層２０は、下部電極１
１０を形成するために形成される。第１のポリシリコン
層２０は、たとえばＣＶＤ法により形成することができ
る。第１のポリシリコン層２０の厚さは、所望とする下
部電極１１０の性能を考慮して規定され、たとえば８０
〜２００ｎｍである。
を形成する。第１のポリシリコン層２０は、下部電極１
１０を形成するために形成される。第１のポリシリコン
層２０は、たとえばＣＶＤ法により形成することができ
る。第１のポリシリコン層２０の厚さは、所望とする下
部電極１１０の性能を考慮して規定され、たとえば８０
〜２００ｎｍである。
【００２４】次に、第１のポリシリコン層２０の上に、
所定のパターンを有する第１のレジスト層Ｒ１を形成す
る。第１のレジスト層Ｒ１は、下部電極１１０の形成予
定領域を覆っている。
所定のパターンを有する第１のレジスト層Ｒ１を形成す
る。第１のレジスト層Ｒ１は、下部電極１１０の形成予
定領域を覆っている。
【００２５】（２）次に、図２（ｂ）に示すように、第
１のレジスト層Ｒ１をマスクとして、第１のポリシリコ
ン層２０をエッチングする。こうして、素子分離領域１
２の上に、下部電極１１０が形成される。その後、第１
のレジスト層Ｒ１を除去する。
１のレジスト層Ｒ１をマスクとして、第１のポリシリコ
ン層２０をエッチングする。こうして、素子分離領域１
２の上に、下部電極１１０が形成される。その後、第１
のレジスト層Ｒ１を除去する。
【００２６】（３）次に、図３（ａ）に示すように、全
面に、第１の酸化シリコン層３０を形成する。第１の酸
化シリコン層３０は、誘電体膜１２０およびゲート絶縁
層２１０を形成するために形成される。第１の酸化シリ
コン層３０の形成方法としては、たとえば高温ドライ熱
酸化法を挙げることができる。第１の酸化シリコン層３
０の厚さは、所望とする誘電体膜１２０およびゲート絶
縁層２１０の性能を考慮して規定され、たとえば半導体
基板１０がシリコン基板の場合にはシリコン基板上で５
〜３０ｎｍである。
面に、第１の酸化シリコン層３０を形成する。第１の酸
化シリコン層３０は、誘電体膜１２０およびゲート絶縁
層２１０を形成するために形成される。第１の酸化シリ
コン層３０の形成方法としては、たとえば高温ドライ熱
酸化法を挙げることができる。第１の酸化シリコン層３
０の厚さは、所望とする誘電体膜１２０およびゲート絶
縁層２１０の性能を考慮して規定され、たとえば半導体
基板１０がシリコン基板の場合にはシリコン基板上で５
〜３０ｎｍである。
【００２７】次に、全面に、第２のポリシリコン層４０
を形成する。第２のポリシリコン層４０は、上部電極１
３０およびゲート電極２４０を形成するために形成され
る。第２のポリシリコン層４０は、たとえばＣＶＤ法に
より形成することができる。第２のポリシリコン層４０
の厚さは、たとえば２００〜４５０ｎｍ、好ましくは２
５０〜３００ｎｍである。
を形成する。第２のポリシリコン層４０は、上部電極１
３０およびゲート電極２４０を形成するために形成され
る。第２のポリシリコン層４０は、たとえばＣＶＤ法に
より形成することができる。第２のポリシリコン層４０
の厚さは、たとえば２００〜４５０ｎｍ、好ましくは２
５０〜３００ｎｍである。
【００２８】（４）次に、図３（ｂ）に示すように、第
２のポリシリコン層４０を平坦化する。この平坦化によ
り、容量素子の形成予定領域Ａ１００における第２のポ
リシリコン層４０の上面と、ＭＯＳトランジスタ形成予
定領域Ａ２００における第２のポリシリコン層４０の上
面とが同一のレベルとなる。つまり、容量素子の形成予
定領域Ａ１００における第２のポリシリコン層４０の上
面の高さと、ＭＯＳトランジスタ形成予定領域Ａ２００
における第２のポリシリコン層４０の上面の高さとが同
程度となる。第２のポリシリコン層４０を平坦化する方
法としては、特に限定されないが、好ましくは、化学的
機械的研磨法（ＣＭＰ法）を挙げることができる。平坦
化後における第２のポリシリコン層４０の厚さは、所望
とする上部電極１３０およびゲート電極２４０の性能を
考慮して規定され、たとえば、半導体基板１０の上面を
基準として２００〜４５０ｎｍ、好ましくは２５０〜３
００ｎｍである。
２のポリシリコン層４０を平坦化する。この平坦化によ
り、容量素子の形成予定領域Ａ１００における第２のポ
リシリコン層４０の上面と、ＭＯＳトランジスタ形成予
定領域Ａ２００における第２のポリシリコン層４０の上
面とが同一のレベルとなる。つまり、容量素子の形成予
定領域Ａ１００における第２のポリシリコン層４０の上
面の高さと、ＭＯＳトランジスタ形成予定領域Ａ２００
における第２のポリシリコン層４０の上面の高さとが同
程度となる。第２のポリシリコン層４０を平坦化する方
法としては、特に限定されないが、好ましくは、化学的
機械的研磨法（ＣＭＰ法）を挙げることができる。平坦
化後における第２のポリシリコン層４０の厚さは、所望
とする上部電極１３０およびゲート電極２４０の性能を
考慮して規定され、たとえば、半導体基板１０の上面を
基準として２００〜４５０ｎｍ、好ましくは２５０〜３
００ｎｍである。
【００２９】（５）次に、図４（ａ）に示すように、第
２のポリシリコン層４０の上に、第２のレジスト層Ｒ２
を塗布する。ここで、第２のポリシリコン層４０は平坦
化されていることから、容量素子の形成予定領域Ａ１０
０における第２のレジスト層Ｒ２の高さ分布と、ＭＯＳ
トランジスタ形成予定領域Ａ２００における第２のレジ
スト層Ｒ２の高さ分布とが同程度となる。
２のポリシリコン層４０の上に、第２のレジスト層Ｒ２
を塗布する。ここで、第２のポリシリコン層４０は平坦
化されていることから、容量素子の形成予定領域Ａ１０
０における第２のレジスト層Ｒ２の高さ分布と、ＭＯＳ
トランジスタ形成予定領域Ａ２００における第２のレジ
スト層Ｒ２の高さ分布とが同程度となる。
【００３０】（６）次に、図４（ｂ）に示すように、第
２のレジスト層Ｒ２を露光・現像することにより、第２
のレジスト層Ｒ２をパターニングする。容量素子の形成
予定領域Ａ１００における第２のレジスト層Ｒ２の幅
は、第２のレジスト層Ｒ２と下部電極１１０との間にお
いてマージンを確保する観点から、下部電極１１０の幅
より狭いことが好ましい。ここで、第２のレジスト層Ｒ
２のパターニングにおいて、次のような作用効果が奏さ
れる。
２のレジスト層Ｒ２を露光・現像することにより、第２
のレジスト層Ｒ２をパターニングする。容量素子の形成
予定領域Ａ１００における第２のレジスト層Ｒ２の幅
は、第２のレジスト層Ｒ２と下部電極１１０との間にお
いてマージンを確保する観点から、下部電極１１０の幅
より狭いことが好ましい。ここで、第２のレジスト層Ｒ
２のパターニングにおいて、次のような作用効果が奏さ
れる。
【００３１】容量素子の形成予定領域Ａ１００における
第２のレジスト層Ｒ２の高さ分布と、ＭＯＳトランジス
タ形成予定領域Ａ２００における第２のレジスト層Ｒ２
の高さ分布とが同程度である。このため、容量素子の形
成予定領域Ａ１００における第２のレジスト層Ｒ２の焦
点深度と、ＭＯＳトランジスタ形成予定領域Ａ２００に
おける第２のレジスト層Ｒ２の焦点深度とが同程度とな
る。その結果、所望のパターンを有する第２のレジスト
層Ｒ２を形成することができる。
第２のレジスト層Ｒ２の高さ分布と、ＭＯＳトランジス
タ形成予定領域Ａ２００における第２のレジスト層Ｒ２
の高さ分布とが同程度である。このため、容量素子の形
成予定領域Ａ１００における第２のレジスト層Ｒ２の焦
点深度と、ＭＯＳトランジスタ形成予定領域Ａ２００に
おける第２のレジスト層Ｒ２の焦点深度とが同程度とな
る。その結果、所望のパターンを有する第２のレジスト
層Ｒ２を形成することができる。
【００３２】（７）次に、第２のレジスト層Ｒ２をマス
クとして、第２のポリシリコン層４０をエッチングす
る。こうして、図５（ａ）に示すように、容量素子の形
成予定領域Ａ１００において上部電極１３０が形成され
る。また、ＭＯＳトランジスタ形成予定領域Ａ２００に
おいてゲート電極２４０が形成される。その後、第２の
レジスト層Ｒ２を除去する。
クとして、第２のポリシリコン層４０をエッチングす
る。こうして、図５（ａ）に示すように、容量素子の形
成予定領域Ａ１００において上部電極１３０が形成され
る。また、ＭＯＳトランジスタ形成予定領域Ａ２００に
おいてゲート電極２４０が形成される。その後、第２の
レジスト層Ｒ２を除去する。
【００３３】次に、半導体基板１０内に、不純物をイオ
ン注入し、ＭＯＳトランジスタ形成予定領域Ａ２００に
おいてエクステンション層２２２，２３２を形成する。
ン注入し、ＭＯＳトランジスタ形成予定領域Ａ２００に
おいてエクステンション層２２２，２３２を形成する。
【００３４】（８）次に、図５（ｂ）に示すように、全
面に、第２の酸化シリコン層５０を形成する。第２の酸
化シリコン層５０は、たとえばＣＶＤ法により形成され
ることができる。第２の酸化シリコン層５０は、サイド
ウオール１５０，２５０を形成するために形成される。
面に、第２の酸化シリコン層５０を形成する。第２の酸
化シリコン層５０は、たとえばＣＶＤ法により形成され
ることができる。第２の酸化シリコン層５０は、サイド
ウオール１５０，２５０を形成するために形成される。
【００３５】（９）次に、図６（ａ）に示すように、第
２の酸化シリコン層５０を反応性イオンエッチングする
ことにより、下部電極１１０および上部電極１３０なら
びにゲート電極２４０のサイドにおいてサイドウオール
１５０，２５０を形成する。そして、さらに、第１の酸
化シリコン層３０の一部をエッチングし、誘電体膜１２
０およびゲート絶縁層２１０を形成する。次に、半導体
基板１０内に、不純物をイオン注入し、ＭＯＳトランジ
スタ形成予定領域Ａ２００においてソース／ドレイン領
域２２０，２３０を形成する。
２の酸化シリコン層５０を反応性イオンエッチングする
ことにより、下部電極１１０および上部電極１３０なら
びにゲート電極２４０のサイドにおいてサイドウオール
１５０，２５０を形成する。そして、さらに、第１の酸
化シリコン層３０の一部をエッチングし、誘電体膜１２
０およびゲート絶縁層２１０を形成する。次に、半導体
基板１０内に、不純物をイオン注入し、ＭＯＳトランジ
スタ形成予定領域Ａ２００においてソース／ドレイン領
域２２０，２３０を形成する。
【００３６】（１０）次に、図６（ｂ）に示すように、
全面に、シリサイド層１６０，２６０のための金属層６
０を形成する。金属層６０は、たとえばスパッタ法によ
り形成することができる。金属層６０の材質としては、
たとえばチタン、コバルト、ニッケルを挙げることがで
きる。金属層６０の厚さは、たとえば１０〜２５ｎｍで
ある。
全面に、シリサイド層１６０，２６０のための金属層６
０を形成する。金属層６０は、たとえばスパッタ法によ
り形成することができる。金属層６０の材質としては、
たとえばチタン、コバルト、ニッケルを挙げることがで
きる。金属層６０の厚さは、たとえば１０〜２５ｎｍで
ある。
【００３７】（１１）次に、図１に示すように、熱処理
をして、シリサイド層１６０，２６０を形成する。具体
的には、下部電極１１０の上面の一部および上部電極１
３０の上面ならびにソース／ドレイン領域２２０，２３
０における半導体基板１０の上面において、シリサイド
層１６０，２６０を形成する。熱処理の温度は、シリサ
イド化ができれば特に限定されず、たとえば７００〜７
５０℃である。熱処理の時間は、熱処理の温度を考慮し
て規定され、たとえば１０〜３０秒である。その後、未
反応の金属層６０を除去する。こうして、容量素子１０
０およびＭＯＳトランジスタ２００が形成される。
をして、シリサイド層１６０，２６０を形成する。具体
的には、下部電極１１０の上面の一部および上部電極１
３０の上面ならびにソース／ドレイン領域２２０，２３
０における半導体基板１０の上面において、シリサイド
層１６０，２６０を形成する。熱処理の温度は、シリサ
イド化ができれば特に限定されず、たとえば７００〜７
５０℃である。熱処理の時間は、熱処理の温度を考慮し
て規定され、たとえば１０〜３０秒である。その後、未
反応の金属層６０を除去する。こうして、容量素子１０
０およびＭＯＳトランジスタ２００が形成される。
【００３８】以下、実施の形態に係る半導体装置の製造
方法の作用効果を説明する。
方法の作用効果を説明する。
【００３９】実施の形態に係る半導体装置の製造方法に
おいては、第２のポリシリコン層４０を厚く堆積させ、
その第２のポリシリコン層４０を平坦化している。この
ため、容量素子の形成予定領域Ａ１００における第２の
レジスト層Ｒ２の焦点深度と、ＭＯＳトランジスタ形成
予定領域Ａ２００における第２のレジスト層Ｒ２の焦点
深度とを合わせることができる。その結果、所望のパタ
ーンを有する第２のレジスト層Ｒ２を形成することがで
きる。したがって、本実施の形態によれば、所望のパタ
ーンを有する上部電極１３０およびゲート電極２４０を
形成することができる。
おいては、第２のポリシリコン層４０を厚く堆積させ、
その第２のポリシリコン層４０を平坦化している。この
ため、容量素子の形成予定領域Ａ１００における第２の
レジスト層Ｒ２の焦点深度と、ＭＯＳトランジスタ形成
予定領域Ａ２００における第２のレジスト層Ｒ２の焦点
深度とを合わせることができる。その結果、所望のパタ
ーンを有する第２のレジスト層Ｒ２を形成することがで
きる。したがって、本実施の形態によれば、所望のパタ
ーンを有する上部電極１３０およびゲート電極２４０を
形成することができる。
【００４０】［エンベデット半導体装置への適用例］上
記実施の形態の半導体装置が適用された、エンベデット
半導体装置のレイアウトを示す模式図である。この例で
は、エンベデット半導体装置２０００は、フラッシュメ
モリ９０と、ＳＲＡＭメモリ９２と、ＲＩＳＣ９４と、
アナログ回路９６と、インターフェイス回路９８とがＳ
ＯＧ（Sea of Gate）に混載されている。実施の形態
に係る容量素子１００は、たとえば、アナログ回路の構
成要素として適用させることができる。実施の形態に係
るＭＯＳトランジスタ２００は、フラッシュメモリ９
０、ＳＲＡＭメモリ９２、ＲＩＳＣ９４、アナログ回路
９６の構成要素として適用させることができる。
記実施の形態の半導体装置が適用された、エンベデット
半導体装置のレイアウトを示す模式図である。この例で
は、エンベデット半導体装置２０００は、フラッシュメ
モリ９０と、ＳＲＡＭメモリ９２と、ＲＩＳＣ９４と、
アナログ回路９６と、インターフェイス回路９８とがＳ
ＯＧ（Sea of Gate）に混載されている。実施の形態
に係る容量素子１００は、たとえば、アナログ回路の構
成要素として適用させることができる。実施の形態に係
るＭＯＳトランジスタ２００は、フラッシュメモリ９
０、ＳＲＡＭメモリ９２、ＲＩＳＣ９４、アナログ回路
９６の構成要素として適用させることができる。
【００４１】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。たとえば、次の変更が可能である。
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。たとえば、次の変更が可能である。
【００４２】実施の形態に係る容量素子１００は、たと
えば、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、スイッチ
ドキャパシタフィルタ、オペアンプの位相コンデンサ、
ＰＬＬのロウパスフィルタ、電源のバイパスコンデン
サ、デカップリングコンデンサに適用することができ
る。
えば、Ａ／Ｄコンバータ、Ｄ／Ａコンバータ、スイッチ
ドキャパシタフィルタ、オペアンプの位相コンデンサ、
ＰＬＬのロウパスフィルタ、電源のバイパスコンデン
サ、デカップリングコンデンサに適用することができ
る。
【図１】実施の形態に係る半導体装置を模式的に示す断
面図である。
面図である。
【図２】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図３】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図４】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図５】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図６】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図７】本発明の半導体装置を適用したエンベデット半
導体装置の一例を模式的に示す平面図である。
導体装置の一例を模式的に示す平面図である。
１０ 半導体基板 １２ 素子分離領域 ２０ 第１のポリシリコン層 ３０ 第１の酸化シリコン層 ４０ 第２のポリシリコン層 ５０ 第２の酸化シリコン層 ６０ 金属層 ９０ フラッシュメモリ ９２ ＳＲＡＭメモリ ９４ ＲＩＳＣ ９６ アナログ回路 １００ 容量素子 １１０ 下部電極 １２０ 誘電体膜 １３０ 上部電極 １５０ サイドウオール １６０ シリサイド層 ２００ ＭＯＳトランジスタ ２１０ ゲート絶縁層 ２２０ ソース領域 ２３０ ドレイン領域 ２２２，２３２ エクステンション層 ２４０ ゲート電極 ２５０ サイドウオール ２６０ シリサイド層 １０００ 半導体装置 ２０００ エンベデット半導体装置 Ａ１００ 容量素子の形成予定領域 Ａ２００ ＭＯＳトランジスタ形成予定領域 Ｒ１，Ｒ２ レジスト層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 29/78 ３７１ 21/8247 27/115 27/10 ４６１ 29/788 29/792 Ｆターム(参考） 5F001 AD17 AD33 AE50 AG02 AG07 AG12 AG21 AG24 5F038 AC02 AC05 AC15 DF04 DF05 DF11 EZ11 EZ16 EZ20 5F048 AC10 BA01 BB05 BB08 BB12 BC06 BF06 BG01 BG12 BG13 DA09 DA25 5F083 BS00 EP63 EP68 ER22 GA30 JA35 JA39 PR12 PR36 PR40 ZA12 ZA13
Claims (9)
- 【請求項１】 容量素子と電界効果型トランジスタとを
有する半導体装置の製造方法であって、 前記容量素子は、下部電極と誘電体膜と上部電極とを有
し、 前記電界効果型トランジスタは、ゲート電極を有し、 前記上部電極と前記ゲート電極とを同時に形成する工程
（ａ）を含み、 前記工程（ａ）は、前記上部電極および前記ゲート電極
のための導電層を形成する工程（ａ−１）、 前記導電層を平坦化する工程（ａ−２）、 前記導電層の上に、パターニングされたレジスト層を形
成する工程（ａ−３）、および前記レジスト層をマスク
として、前記導電層の所定の部分を除去して、前記上部
電極および前記ゲート電極を形成する工程（ａ−４）を
含む、半導体装置の製造方法。 - 【請求項２】 請求項１において、 前記工程（ａ−２）は、化学的機械的研磨法により行わ
れる、半導体装置の製造方法。 - 【請求項３】 請求項１または２において、 前記工程（ａ−１）における導電層の厚さは、２００〜
４５０ｎｍである、半導体装置の製造方法。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記工程（ａ−２）において平坦化された導電層の上面
の高さは、半導体基板の上面を基準として、２００〜４
５０ｎｍである、半導体装置の製造方法。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記電界効果型トランジスタは、ゲート絶縁層を有し、 前記ゲート絶縁層と前記誘電体膜とを同時に形成する工
程（ｂ）を含む、半導体装置の製造方法。 - 【請求項６】 容量素子と電界効果型トランジスタとを
有する半導体装置であって、 前記容量素子は、下部電極と誘電体膜と上部電極とを有
し、 前記電界効果型トランジスタは、ゲート電極を有し、 前記上部電極の上面と、前記ゲート電極の上面とは、同
一のレベルにある、半導体装置。 - 【請求項７】 請求項６において、 前記上部電極の上面および前記ゲート電極の上面は、平
坦である、半導体装置。 - 【請求項８】 請求項６または７において、 前記ゲート電極の上面の高さは、半導体基板の上面を基
準として２００〜４５０ｎｍである、半導体装置。 - 【請求項９】 請求項６〜８のいずれかにおいて、 前記上部電極および前記ゲート電極は、同一の成膜工程
で形成された、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000244347A JP2002057220A (ja) | 2000-08-11 | 2000-08-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000244347A JP2002057220A (ja) | 2000-08-11 | 2000-08-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002057220A true JP2002057220A (ja) | 2002-02-22 |
Family
ID=18735048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000244347A Withdrawn JP2002057220A (ja) | 2000-08-11 | 2000-08-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002057220A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008517464A (ja) * | 2004-10-18 | 2008-05-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｆｉｎｆｅｔと一体化した平坦基板デバイス及びその製造方法 |
| JP2016201554A (ja) * | 2010-08-26 | 2016-12-01 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
-
2000
- 2000-08-11 JP JP2000244347A patent/JP2002057220A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008517464A (ja) * | 2004-10-18 | 2008-05-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｆｉｎｆｅｔと一体化した平坦基板デバイス及びその製造方法 |
| JP4711446B2 (ja) * | 2004-10-18 | 2011-06-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｆｉｎｆｅｔと一体化した平坦基板デバイス及びその製造方法 |
| JP2016201554A (ja) * | 2010-08-26 | 2016-12-01 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
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|---|---|---|---|
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