JP2002057220A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002057220A
JP2002057220A JP2000244347A JP2000244347A JP2002057220A JP 2002057220 A JP2002057220 A JP 2002057220A JP 2000244347 A JP2000244347 A JP 2000244347A JP 2000244347 A JP2000244347 A JP 2000244347A JP 2002057220 A JP2002057220 A JP 2002057220A
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forming
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Kazunobu Kuwazawa
和伸 桑沢
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Abstract

(57)【要約】 【課題】 所望のパターンを有する上部電極およびゲー
ト電極を形成することができる、半導体装置およびその
製造方法を提供する。 【解決手段】 半導体装置の製造方法は、容量素子10
0における上部電極130と、電界効果型トランジスタ
200におけるゲート電極240とを同時に形成する工
程(a)を含む。工程(a)は、上部電極130および
ゲート電極240のための導電層40を形成する工程
(a−1)、導電層40を平坦化する工程(a−2)、
導電層40の上に、パターニングされたレジスト層R2
を形成する工程(a−3)、およびレジスト層R2をマ
スクとして、導電層40の所定の部分を除去して、上部
電極130およびゲート電極240を形成する工程(a
−4)を含む。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、容量素子と電界効果型トラ
ンジスタとを有する半導体装置およびその製造方法に関
する。
【0002】
【背景技術】近年、チップインターフェイス遅延の短
縮、ボード面積分のコスト低減、ボード設計開発のコス
ト低減などの観点から、各種回路の混載が要求されてい
る。
【0003】
【発明が解決しようとする課題】本発明の目的は、所望
のパターンを有する上部電極およびゲート電極を形成す
ることができる、半導体装置およびその製造方法を提供
することにある。
【0004】
【課題を解決するための手段】(半導体装置の製造方
法)本発明の半導体装置の製造方法は、容量素子と電界
効果型トランジスタとを有する半導体装置の製造方法で
あって、前記容量素子は、下部電極と誘電体膜と上部電
極とを有し、前記電界効果型トランジスタは、ゲート電
極を有し、前記上部電極と前記ゲート電極とを同時に形
成する工程(a)を含み、前記工程(a)は、前記上部
電極および前記ゲート電極のための導電層を形成する工
程(a−1)、前記導電層を平坦化する工程(a−
2)、前記導電層の上に、パターニングされたレジスト
層を形成する工程(a−3)、および前記レジスト層を
マスクとして、前記導電層の所定の部分を除去して、前
記上部電極および前記ゲート電極を形成する工程(a−
4)を含む。
【0005】本発明においては、前記工程(a)は、導
電層を平坦化する工程(a−2)を含む。そして、工程
(a−3)において、レジスト層は、平坦化された導電
層の上に形成される。このため、容量素子の形成予定領
域におけるレジスト層の高さ分布と、電界効果型トラン
ジスタの形成予定領域におけるレジスト層の高さ分布と
を均一にすることができる。このため、レジスト層を露
光する際において、容量素子の形成予定領域におけるレ
ジスト層の焦点深度と、電界効果型メモリトランジスタ
の形成予定領域におけるレジスト層の焦点深度とを均一
にすることができる。その結果、本発明によれば、所望
のパターンを有するレジスト層を形成することができ
る。したがって、所望のパターンを有する上部電極およ
びゲート電極を形成することができる。
【0006】前記工程(a−2)は、化学的機械的研磨
法により行われることができる。
【0007】前記工程(a−1)における導電層の厚さ
は、たとえば200〜450nmである。
【0008】前記工程(a−2)において平坦化された
導電層の上面の高さは、半導体基板の上面を基準とし
て、たとえば200〜450nmである。
【0009】前記電界効果型トランジスタは、ゲート絶
縁層を有し、前記ゲート絶縁層と前記誘電体膜とを同時
に形成する工程(b)を含むことができる。
【0010】(半導体装置)本発明の半導体装置は、容
量素子と電界効果型トランジスタとを有する半導体装置
であって、前記容量素子は、下部電極と誘電体膜と上部
電極とを有し、前記電界効果型トランジスタは、ゲート
電極を有し、前記上部電極の上面と、前記ゲート電極の
上面とは、同一のレベルにある。
【0011】ここで、「同一のレベル」とは、半導体基
板の上面を基準として、高さがほぼ同一であることをい
う。
【0012】前記上部電極の上面および前記ゲート電極
の上面は、平坦であることができる。
【0013】前記ゲート電極の上面の高さは、半導体基
板の上面を基準として200〜450nmであることが
できる。
【0014】前記上部電極および前記ゲート電極は、同
一の成膜工程で形成されることができる。
【0015】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
【0016】[半導体装置]以下、実施の形態に係る半
導体装置について説明する。図1は、実施の形態に係る
半導体装置を模式的に示す断面図である。
【0017】半導体装置1000は、容量素子100
と、MOSトランジスタ200とを有する。
【0018】容量素子100は、半導体基板10に形成
された素子分離領域12の上に設けられている。容量素
子100は、下部電極110と誘電体膜120と上部電
極130との積層構造を有する。上部電極130および
下部電極110のサイドには、サイドウオール150が
形成されている。上部電極130の上には、シリサイド
層160が形成されている。また、下部電極110の一
部の上にも、シリサイド層160が形成されている。
【0019】MOSトランジスタ200は、ゲート絶縁
層210と、ソース領域220と、ドレイン領域230
とを有する。ゲート絶縁層210の上には、ゲート電極
240が形成されている。ゲート電極240のサイドに
は、サイドウオール250が形成されている。ゲート絶
縁層210とソース領域220との間の半導体基板10
には、エクステンション層222が形成されている。ま
た、ゲート絶縁層210とドレイン領域230との間の
半導体基板10にも、エクステンション層232が形成
されている。ゲート電極240およびソース/ドレイン
領域220,230の上には、シリサイド層260が形
成されている。
【0020】容量素子100における上部電極130の
上面と、MOSトランジスタ200のゲート電極240
の上面とは、同一のレベルにある。また、上部電極13
0の上面およびゲート電極240の上面は、平坦であ
る。
【0021】[半導体装置の製造方法]以下、実施の形
態に係る半導体装置の製造方法について説明する。図2
〜図6は、実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
【0022】(1)図2(a)に示すように、半導体基
板10の所定領域に、素子分離領域12を形成する。具
体的には、容量素子の形成予定領域A100における半
導体基板10において、素子分離領域12を形成する。
素子分離領域12は、公知の方法、たとえばLOCOS
法、トレンチ分離法により形成することができる。
【0023】次に、全面に、第1のポリシリコン層20
を形成する。第1のポリシリコン層20は、下部電極1
10を形成するために形成される。第1のポリシリコン
層20は、たとえばCVD法により形成することができ
る。第1のポリシリコン層20の厚さは、所望とする下
部電極110の性能を考慮して規定され、たとえば80
〜200nmである。
【0024】次に、第1のポリシリコン層20の上に、
所定のパターンを有する第1のレジスト層R1を形成す
る。第1のレジスト層R1は、下部電極110の形成予
定領域を覆っている。
【0025】(2)次に、図2(b)に示すように、第
1のレジスト層R1をマスクとして、第1のポリシリコ
ン層20をエッチングする。こうして、素子分離領域1
2の上に、下部電極110が形成される。その後、第1
のレジスト層R1を除去する。
【0026】(3)次に、図3(a)に示すように、全
面に、第1の酸化シリコン層30を形成する。第1の酸
化シリコン層30は、誘電体膜120およびゲート絶縁
層210を形成するために形成される。第1の酸化シリ
コン層30の形成方法としては、たとえば高温ドライ熱
酸化法を挙げることができる。第1の酸化シリコン層3
0の厚さは、所望とする誘電体膜120およびゲート絶
縁層210の性能を考慮して規定され、たとえば半導体
基板10がシリコン基板の場合にはシリコン基板上で5
〜30nmである。
【0027】次に、全面に、第2のポリシリコン層40
を形成する。第2のポリシリコン層40は、上部電極1
30およびゲート電極240を形成するために形成され
る。第2のポリシリコン層40は、たとえばCVD法に
より形成することができる。第2のポリシリコン層40
の厚さは、たとえば200〜450nm、好ましくは2
50〜300nmである。
【0028】(4)次に、図3(b)に示すように、第
2のポリシリコン層40を平坦化する。この平坦化によ
り、容量素子の形成予定領域A100における第2のポ
リシリコン層40の上面と、MOSトランジスタ形成予
定領域A200における第2のポリシリコン層40の上
面とが同一のレベルとなる。つまり、容量素子の形成予
定領域A100における第2のポリシリコン層40の上
面の高さと、MOSトランジスタ形成予定領域A200
における第2のポリシリコン層40の上面の高さとが同
程度となる。第2のポリシリコン層40を平坦化する方
法としては、特に限定されないが、好ましくは、化学的
機械的研磨法(CMP法)を挙げることができる。平坦
化後における第2のポリシリコン層40の厚さは、所望
とする上部電極130およびゲート電極240の性能を
考慮して規定され、たとえば、半導体基板10の上面を
基準として200〜450nm、好ましくは250〜3
00nmである。
【0029】(5)次に、図4(a)に示すように、第
2のポリシリコン層40の上に、第2のレジスト層R2
を塗布する。ここで、第2のポリシリコン層40は平坦
化されていることから、容量素子の形成予定領域A10
0における第2のレジスト層R2の高さ分布と、MOS
トランジスタ形成予定領域A200における第2のレジ
スト層R2の高さ分布とが同程度となる。
【0030】(6)次に、図4(b)に示すように、第
2のレジスト層R2を露光・現像することにより、第2
のレジスト層R2をパターニングする。容量素子の形成
予定領域A100における第2のレジスト層R2の幅
は、第2のレジスト層R2と下部電極110との間にお
いてマージンを確保する観点から、下部電極110の幅
より狭いことが好ましい。ここで、第2のレジスト層R
2のパターニングにおいて、次のような作用効果が奏さ
れる。
【0031】容量素子の形成予定領域A100における
第2のレジスト層R2の高さ分布と、MOSトランジス
タ形成予定領域A200における第2のレジスト層R2
の高さ分布とが同程度である。このため、容量素子の形
成予定領域A100における第2のレジスト層R2の焦
点深度と、MOSトランジスタ形成予定領域A200に
おける第2のレジスト層R2の焦点深度とが同程度とな
る。その結果、所望のパターンを有する第2のレジスト
層R2を形成することができる。
【0032】(7)次に、第2のレジスト層R2をマス
クとして、第2のポリシリコン層40をエッチングす
る。こうして、図5(a)に示すように、容量素子の形
成予定領域A100において上部電極130が形成され
る。また、MOSトランジスタ形成予定領域A200に
おいてゲート電極240が形成される。その後、第2の
レジスト層R2を除去する。
【0033】次に、半導体基板10内に、不純物をイオ
ン注入し、MOSトランジスタ形成予定領域A200に
おいてエクステンション層222,232を形成する。
【0034】(8)次に、図5(b)に示すように、全
面に、第2の酸化シリコン層50を形成する。第2の酸
化シリコン層50は、たとえばCVD法により形成され
ることができる。第2の酸化シリコン層50は、サイド
ウオール150,250を形成するために形成される。
【0035】(9)次に、図6(a)に示すように、第
2の酸化シリコン層50を反応性イオンエッチングする
ことにより、下部電極110および上部電極130なら
びにゲート電極240のサイドにおいてサイドウオール
150,250を形成する。そして、さらに、第1の酸
化シリコン層30の一部をエッチングし、誘電体膜12
0およびゲート絶縁層210を形成する。次に、半導体
基板10内に、不純物をイオン注入し、MOSトランジ
スタ形成予定領域A200においてソース/ドレイン領
域220,230を形成する。
【0036】(10)次に、図6(b)に示すように、
全面に、シリサイド層160,260のための金属層6
0を形成する。金属層60は、たとえばスパッタ法によ
り形成することができる。金属層60の材質としては、
たとえばチタン、コバルト、ニッケルを挙げることがで
きる。金属層60の厚さは、たとえば10〜25nmで
ある。
【0037】(11)次に、図1に示すように、熱処理
をして、シリサイド層160,260を形成する。具体
的には、下部電極110の上面の一部および上部電極1
30の上面ならびにソース/ドレイン領域220,23
0における半導体基板10の上面において、シリサイド
層160,260を形成する。熱処理の温度は、シリサ
イド化ができれば特に限定されず、たとえば700〜7
50℃である。熱処理の時間は、熱処理の温度を考慮し
て規定され、たとえば10〜30秒である。その後、未
反応の金属層60を除去する。こうして、容量素子10
0およびMOSトランジスタ200が形成される。
【0038】以下、実施の形態に係る半導体装置の製造
方法の作用効果を説明する。
【0039】実施の形態に係る半導体装置の製造方法に
おいては、第2のポリシリコン層40を厚く堆積させ、
その第2のポリシリコン層40を平坦化している。この
ため、容量素子の形成予定領域A100における第2の
レジスト層R2の焦点深度と、MOSトランジスタ形成
予定領域A200における第2のレジスト層R2の焦点
深度とを合わせることができる。その結果、所望のパタ
ーンを有する第2のレジスト層R2を形成することがで
きる。したがって、本実施の形態によれば、所望のパタ
ーンを有する上部電極130およびゲート電極240を
形成することができる。
【0040】[エンベデット半導体装置への適用例]上
記実施の形態の半導体装置が適用された、エンベデット
半導体装置のレイアウトを示す模式図である。この例で
は、エンベデット半導体装置2000は、フラッシュメ
モリ90と、SRAMメモリ92と、RISC94と、
アナログ回路96と、インターフェイス回路98とがS
OG(Sea of Gate)に混載されている。実施の形態
に係る容量素子100は、たとえば、アナログ回路の構
成要素として適用させることができる。実施の形態に係
るMOSトランジスタ200は、フラッシュメモリ9
0、SRAMメモリ92、RISC94、アナログ回路
96の構成要素として適用させることができる。
【0041】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。たとえば、次の変更が可能である。
【0042】実施の形態に係る容量素子100は、たと
えば、A/Dコンバータ、D/Aコンバータ、スイッチ
ドキャパシタフィルタ、オペアンプの位相コンデンサ、
PLLのロウパスフィルタ、電源のバイパスコンデン
サ、デカップリングコンデンサに適用することができ
る。
【図面の簡単な説明】
【図1】実施の形態に係る半導体装置を模式的に示す断
面図である。
【図2】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
【図3】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
【図4】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
【図5】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
【図6】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
【図7】本発明の半導体装置を適用したエンベデット半
導体装置の一例を模式的に示す平面図である。
【符号の説明】
10 半導体基板 12 素子分離領域 20 第1のポリシリコン層 30 第1の酸化シリコン層 40 第2のポリシリコン層 50 第2の酸化シリコン層 60 金属層 90 フラッシュメモリ 92 SRAMメモリ 94 RISC 96 アナログ回路 100 容量素子 110 下部電極 120 誘電体膜 130 上部電極 150 サイドウオール 160 シリサイド層 200 MOSトランジスタ 210 ゲート絶縁層 220 ソース領域 230 ドレイン領域 222,232 エクステンション層 240 ゲート電極 250 サイドウオール 260 シリサイド層 1000 半導体装置 2000 エンベデット半導体装置 A100 容量素子の形成予定領域 A200 MOSトランジスタ形成予定領域 R1,R2 レジスト層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 27/11 H01L 29/78 371 21/8247 27/115 27/10 461 29/788 29/792 Fターム(参考) 5F001 AD17 AD33 AE50 AG02 AG07 AG12 AG21 AG24 5F038 AC02 AC05 AC15 DF04 DF05 DF11 EZ11 EZ16 EZ20 5F048 AC10 BA01 BB05 BB08 BB12 BC06 BF06 BG01 BG12 BG13 DA09 DA25 5F083 BS00 EP63 EP68 ER22 GA30 JA35 JA39 PR12 PR36 PR40 ZA12 ZA13

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 容量素子と電界効果型トランジスタとを
    有する半導体装置の製造方法であって、 前記容量素子は、下部電極と誘電体膜と上部電極とを有
    し、 前記電界効果型トランジスタは、ゲート電極を有し、 前記上部電極と前記ゲート電極とを同時に形成する工程
    (a)を含み、 前記工程(a)は、前記上部電極および前記ゲート電極
    のための導電層を形成する工程(a−1)、 前記導電層を平坦化する工程(a−2)、 前記導電層の上に、パターニングされたレジスト層を形
    成する工程(a−3)、および前記レジスト層をマスク
    として、前記導電層の所定の部分を除去して、前記上部
    電極および前記ゲート電極を形成する工程(a−4)を
    含む、半導体装置の製造方法。
  2. 【請求項2】 請求項1において、 前記工程(a−2)は、化学的機械的研磨法により行わ
    れる、半導体装置の製造方法。
  3. 【請求項3】 請求項1または2において、 前記工程(a−1)における導電層の厚さは、200〜
    450nmである、半導体装置の製造方法。
  4. 【請求項4】 請求項1〜3のいずれかにおいて、 前記工程(a−2)において平坦化された導電層の上面
    の高さは、半導体基板の上面を基準として、200〜4
    50nmである、半導体装置の製造方法。
  5. 【請求項5】 請求項1〜4のいずれかにおいて、 前記電界効果型トランジスタは、ゲート絶縁層を有し、 前記ゲート絶縁層と前記誘電体膜とを同時に形成する工
    程(b)を含む、半導体装置の製造方法。
  6. 【請求項6】 容量素子と電界効果型トランジスタとを
    有する半導体装置であって、 前記容量素子は、下部電極と誘電体膜と上部電極とを有
    し、 前記電界効果型トランジスタは、ゲート電極を有し、 前記上部電極の上面と、前記ゲート電極の上面とは、同
    一のレベルにある、半導体装置。
  7. 【請求項7】 請求項6において、 前記上部電極の上面および前記ゲート電極の上面は、平
    坦である、半導体装置。
  8. 【請求項8】 請求項6または7において、 前記ゲート電極の上面の高さは、半導体基板の上面を基
    準として200〜450nmである、半導体装置。
  9. 【請求項9】 請求項6〜8のいずれかにおいて、 前記上部電極および前記ゲート電極は、同一の成膜工程
    で形成された、半導体装置。
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* Cited by examiner, † Cited by third party
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JP2008517464A (ja) * 2004-10-18 2008-05-22 インターナショナル・ビジネス・マシーンズ・コーポレーション Finfetと一体化した平坦基板デバイス及びその製造方法
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