JP2022541409A - ナノシートの直接印刷および自己整合ダブル・パターニング - Google Patents

ナノシートの直接印刷および自己整合ダブル・パターニング Download PDF

Info

Publication number
JP2022541409A
JP2022541409A JP2022500956A JP2022500956A JP2022541409A JP 2022541409 A JP2022541409 A JP 2022541409A JP 2022500956 A JP2022500956 A JP 2022500956A JP 2022500956 A JP2022500956 A JP 2022500956A JP 2022541409 A JP2022541409 A JP 2022541409A
Authority
JP
Japan
Prior art keywords
patterning
mandrels
stack
mask
nanosheet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022500956A
Other languages
English (en)
Other versions
JPWO2021009606A5 (ja
Inventor
シーグ、スチュアート
デヘネ、ダニエル、ジェームス
ミラー、エリック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2022541409A publication Critical patent/JP2022541409A/ja
Publication of JPWO2021009606A5 publication Critical patent/JPWO2021009606A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

半導体構造体を形成する方法は、基板の上に犠牲材料およびチャネル材料の交互層を含むナノシート・スタックを形成することを含み、チャネル材料の層が１つまたは複数のナノシート電界効果トランジスタのためのナノシート・チャネルを提供する。本方法はまた、ナノシート・スタックの上にハード・マスク・スタックを形成することと、ハード・マスク・スタックの上にパターニング層を形成することと、を含む。本方法は、パターニング層の上にリソグラフィ・マスクをパターニングすることをさらに含み、リソグラフィ・マスクは、（ｉ）ナノシート・スタックおよび基板内に第１の幅の１つまたは複数のフィンを直接印刷するための１つまたは複数の第１の領域と、（ｉｉ）自己整合ダブル・パターニングを使用してナノシート・スタックおよび基板内に第２の幅の２つ以上のフィン間の間隔を設定するための１つまたは複数の第２の領域と、を画定する。第２の幅は、第１の幅よりも小さい。

Description

本出願は、半導体に関し、より詳細には、半導体構造体を形成するための技術に関する。
半導体および集積回路チップは、特にコストおよびサイズが減少し続けるにつれて、多くの製品の至るところで見られるようになった。構造的特徴のサイズを縮小すること、または所与のチップ・サイズに対してより多くの構造的特徴を提供すること、あるいはその両方が引き続き望まれている。小型化により、一般に、より低い電力レベルおよびより低いコストで性能を向上させることができる。現在の技術は、論理ゲート、電界効果トランジスタ（ＦＥＴ）、およびコンデンサなどの特定のマイクロ・デバイスの原子レベル・スケーリングにあるか、またはそれに近づきつつある。
本発明の実施形態は、同じマスクを使用して、直接印刷ナノシートおよび自己整合ダブル・パターニング・ナノシートの両方を形成するための技術を提供する。
本発明の一態様において、半導体構造体を形成する方法は、基板の上に犠牲材料およびチャネル材料の交互層を含むナノシート・スタックを形成することを含み、チャネル材料の層は、１つまたは複数のナノシート電界効果トランジスタのためのナノシート・チャネルを提供する。本方法はまた、ナノシート・スタックの上にハード・マスク・スタックを形成することと、ハード・マスク・スタックの上にパターニング層を形成することと、を含む。本方法は、パターニング層の上にリソグラフィ・マスクをパターニングすることをさらに含み、リソグラフィ・マスクは、（ｉ）ナノシート・スタックおよび基板内に第１の幅の１つまたは複数のフィンを直接印刷するための１つまたは複数の第１の領域と、（ｉｉ）自己整合ダブル・パターニングを使用してナノシート・スタックおよび基板内に第２の幅の２つ以上のフィン間の間隔を設定するための１つまたは複数の第２の領域と、を画定する。第２の幅は、第１の幅よりも小さい。
別の態様において、半導体構造体を形成する方法は、基板の上に犠牲材料およびチャネル材料の交互層を含むナノシート・スタックを形成することを含み、チャネル材料の層は、１つまたは複数のナノシート電界効果トランジスタのためのナノシート・チャネルを提供する。本方法はまた、ナノシート・スタックの上にハード・マスク・スタックを形成することと、ハード・マスク・スタックの上にパターニング層を形成することと、を含む。本方法は、パターニング層の上にリソグラフィ・マスクをパターニングすることをさらに含み、リソグラフィ・マスクは、（ｉ）ナノシート・スタックおよび基板内に第１の幅の１つまたは複数のフィンを直接印刷するための、パターニング層の上面の１つまたは複数の第１の領域と、（ｉｉ）自己整合ダブル・パターニングを使用してナノシート・スタックおよび基板内に第２の幅の２つ以上のフィン間の間隔を設定するための、パターニング層の上面の１つまたは複数の第２の領域と、を覆う。第２の幅は、第１の幅よりも小さい。
別の態様において、半導体構造体を形成する方法は、基板の上に犠牲材料およびチャネル材料の交互層を含むナノシート・スタックを形成することを含み、チャネル材料の層は、１つまたは複数のナノシート電界効果トランジスタのためのナノシート・チャネルを提供する。本方法はまた、ナノシート・スタックの上にハード・マスク・スタックを形成することと、ハード・マスク・スタックの上にパターニング層を形成することと、を含む。本方法は、パターニング層の上にリソグラフィ・マスクをパターニングすることをさらに含み、リソグラフィ・マスクは、（ｉ）ナノシート・スタックおよび基板内に第１の幅の１つまたは複数のフィンを直接印刷するための、パターニング層の上面の１つまたは複数の第１の領域と、（ｉｉ）自己整合ダブル・パターニングを使用してナノシート・スタックおよび基板内に第２の幅の２つ以上のフィン間の間隔を設定するための、パターニング層の上面の１つまたは複数の第２の領域と、を露出させる。第２の幅は、第１の幅よりも小さい。
別の態様では、半導体構造体は、基板と、基板の上に配置されたナノシート・スタックとを備え、ナノシート・スタックは、犠牲材料およびチャネル材料の交互層を備え、チャネル材料の層は、１つまたは複数のナノシート電界効果トランジスタのためのナノシート・チャネルを提供する。半導体構造体はまた、ナノシート・スタックの上に配置されたハード・マスク・スタックと、ハード・マスク・スタックの上に配置されたパターニング層と、を備える。半導体構造体は、パターニング層上に配置されたリソグラフィ・マスクをさらに備え、リソグラフィ・マスクは、（ｉ）ナノシート・スタックおよび基板内に第１の幅の１つまたは複数のフィンを直接印刷するための１つまたは複数の第１の領域と、（ｉｉ）自己整合ダブル・パターニングを使用してナノシート・スタックおよび基板内に第２の幅の２つ以上のフィン間の間隔を設定するための１つまたは複数の第２の領域と、を画定する。第２の幅は、第１の幅よりも小さい。
本発明の一実施形態による、半導体層スタックの側面断面図である。 本発明の一実施形態による、リソグラフィ・マスクのパターニング後の図１の構造体の側面断面図である。 本発明の一実施形態による、パターニング層の露出部分のエッチングおよびリソグラフィ・マスクの除去後の図２の構造体の側面断面図である。 本発明の一実施形態による、スペーサ材料の形成後の図３の構造体の側面断面図である。 本発明の一実施形態による、スペーサ材料のエッチ・バック後の図４の構造体の側面断面図である。 本発明の一実施形態による、ブロック・マスクのパターニングおよび露出したパターニング・マンドレルの除去後の図５の構造体の側面断面図である。 本発明の一実施形態による、ブロック・マスクの除去後の図６の構造体の側面断面図である。 本発明の一実施形態による、追加のブロック・マスクのパターニングおよびスペーサ材料の露出部分の除去後の図７の構造体の側面断面図である。 本発明の一実施形態による、追加のブロック・マスクの除去後の図８の構造体の側面断面図である。 本発明の一実施形態による、上部ハード・マスク層のエッチング後の図９の構造体の側面断面図である。 本発明の一実施形態による、残っているパターニング・マンドレルの除去後の図１０の構造体の側面断面図である。 本発明の一実施形態による、残っているスペーサ材料および最上部の残っているハード・マスク層のエッチング後の図１１の構造体の側面断面図である。 本発明の一実施形態による、最後のハード・マスク層のエッチング後の図１２の構造体の側面断面図である。 本発明の一実施形態による、パディング層を開口し、ナノシート・スタックの露出部分および基板の一部分をエッチングした後の図１３の構造体の側面断面図である。 本発明の一実施形態による、リソグラフィ・マスクのパターニング後の図１の構造体の側面断面図である。 本発明の一実施形態による、パターニング層の露出部分の除去およびリソグラフィ・マスクの除去後の図１５の構造体の側面断面図である。 本発明の一実施形態による、酸化物材料の充填およびエッチ・バック後の図１６の構造体の側面断面図である。 本発明の一実施形態による、酸化物材料の一部を露出させるためのブロック・マスクのパターニング後の図１７の構造体の側面断面図である。 本発明の一実施形態による、酸化物材料の露出部分を除去し、ブロック・マスクを除去した後の図１８の構造体の側面断面図である。 本発明の一実施形態による、スペーサの堆積およびエッチ・バック後の図１９の構造体の側面断面図である。 本発明の実施形態による、パターニング層の残っている部分の除去後の図２０の構造体の側面断面図である。 本発明の一実施形態による、上部ハード・マスク層の開口後の図２１の構造体の側面断面図である。 本発明の一実施形態による、ナノシート・スタックの露出部分および基板の一部分のエッチング後の図２２の構造体の側面断面図である。
本発明の例示的な実施形態は、同じマスクを使用して直接印刷ナノシートおよび自己整合ダブル・パターニング・ナノシートの両方を形成するための例示的な方法の文脈において本明細書に記載される。しかしながら、本発明の実施形態は、例示的な方法、装置、システム、およびデバイスに限定されず、代わりに、他の適切な方法、装置、システム、およびデバイスにより広く適用可能であることを理解されたい。
ＦＥＴは、ソース、ゲート、およびドレインを有し、ソースとドレインとの間のゲートを通過するチャネルに沿った多数キャリアの流れに依存する動作を有するトランジスタである。ソースとドレインとの間のチャネルを流れる電流は、ゲートの下の横方向電界によって制御することができる。ゲートの長さは、ＦＥＴがどの程度速く切り替わるかを決定し、チャネルの長さ（ソースとドレインとの間の距離など）とほぼ同じにすることができる。
一部のＦＥＴでは、チャネルを制御するために２つ以上のゲートまたはマルチ・ゲート構成が使用される場合がある。マルチ・ゲートＦＥＴは、相補型金属酸化膜半導体（ＣＭＯＳ）ＦＥＴ技術をスケールダウンする有望な候補である。しかしながら、（シングル・ゲートＦＥＴと比較して）マルチ・ゲートＦＥＴに関連付けられた寸法が小さいため、短チャネル効果、パンチスルー、金属酸化物半導体（ＭＯＳ）リーク電流、およびマルチ・ゲートＦＥＴに存在する寄生抵抗などの性能問題をよりよく制御する必要がある。
ＦＥＴのサイズを縮小するために、様々な技術を使用することができる。１つの技術は、ＦｉｎＦＥＴデバイスにおいてフィン形状チャネルを使用することによるものである。ＦｉｎＦＥＴ構成が出現する前は、ＣＭＯＳデバイスは、典型的には、チャネルの上部に配置されたＦＥＴゲートを除いて、半導体基板の表面に沿って実質的に平面であった。ＦｉｎＦＥＴは、縦型チャネル構造を利用して、ゲートに露出するチャネルの表面積を増加させる。したがって、ＦｉｎＦＥＴ構造では、ゲートがチャネルの２つ以上の側面または表面にわたって延在するため、ゲートは、チャネルをより効果的に制御することができる。一部のＦｉｎＦＥＴ構成では、ゲートは、従来の平面チャネルの上面だけに配置されるのではなく、３次元チャネルの３つの表面を囲む。
ＦＥＴのサイズを縮小するのに有用な別の技術は、半導体基板の上に形成された積層ナノシート・チャネルの使用によるものである。積層ナノシートは、１～１００ナノメートル（ｎｍ）程度の厚さ範囲を有するシートなどの２次元ナノ構造であってもよい。ナノシートおよびナノワイヤは、７ｎｍを超えてスケーリングするための実現可能な選択肢である。ナノシート・スタックを形成するための一般的なプロセス・フローは、シリコン（Ｓｉ）で形成されることがあるチャネル材料のシート間の、シリコン・ゲルマニウム（ＳｉＧｅ）で形成されることがある犠牲層を除去することを含む。
ナノシート印刷のためのプロセス選択肢は、単一マスクによる直接印刷、または２つのマスク処理ソリューションによる直接印刷および自己整合ダブル・パターニング（ＳＡＤＰ）に依拠することがある。一部のデバイス（例えば、静的ランダム・アクセス・メモリ（ＳＲＡＭ）構造など）で使用される小さいナノシート幅では、直接印刷プロセスで生成されるばらつきがデバイス動作にとって十分でない場合がある。一例として、寸法がフィン幅に近づくにつれて、ＳＡＤＰが必要になる場合がある。しかしながら、ナノシート・スタックは、様々なデバイス幅の使用を可能にすることで様々な利点を提供する。（例えば、直接印刷およびＳＡＤＰのための）複数マスク・ソリューションは、複数マスクがオーバーレイ（ＯＬ）の劣化をもたらすため、問題がある。このようなＯＬの劣化は、様々なデバイス特徴（例えば、ゲートおよびソース／ドレインのオーバーレイなど）に対して（例えば、寄生容量において）下流の影響を引き起こすスプリット・レベルに一部起因することがある。
上記のように、ＳＲＡＭ構造などの一部のデバイス構造は、ナノシート幅を変化させることで恩恵を受ける。ＳＲＡＭは、高速、低消費電力、および単純な操作を提供するメモリ・デバイスの一種である。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とは異なり、ＳＲＡＭは、記憶されたデータを定期的にリフレッシュする必要がなく、簡単な設計を有する。ＳＲＡＭセルは、様々な数のトランジスタを使用して形成されることがある。
６トランジスタ（６Ｔ）ＳＲＡＭセルは、マイクロプロセッサ回路の一次メモリとして広く使用されている。６Ｔ ＳＲＡＭセルは、第１のビット線ノード（ＢＬ）、第１の出力ノード（Ｑ）、およびワード線ノード（ＷＬ）に接続された第１のｎ型ＦＥＴデバイス（ｎＦＥＴ）を含むことができる。６Ｔ ＳＲＡＭセルの第２のｎＦＥＴデバイスは、Ｑノード、接地ノード（例えば、ＶＳＳ）、および第２の出力ノード（Ｑ’）に接続されている。第１のｐ型ＦＥＴデバイス（ｐＦＥＴ）は、Ｑノード、Ｑ’ノード、および電圧源または電源ノード（例えば、ＶＤＤ）に接続されている。第２のｐＦＥＴデバイスは、ＶＤＤノード、Ｑノード、およびＱ’ノードに接続されている。第３のｎＦＥＴデバイスは、ＶＳＳノード、Ｑノード、およびＱ’ノードに接続されている。第４のｎＦＥＴデバイスは、第２のビット線ノード（ＢＬＢ）、ＷＬノード、およびＱ’ノードに接続されている。第１および第４のｎＦＥＴデバイスは、６Ｔ ＳＲＡＭセルのパスゲート（ＰＧ）トランジスタであり、第２および第３のｎＦＥＴデバイスは、６Ｔ ＳＲＡＭセルのプルダウン（ＰＤ）トランジスタであり、第１および第２のｐＦＥＴデバイスは、６Ｔ ＳＲＡＭセルのプルアップ（ＰＵ）トランジスタである。
ナノシート・トランジスタを使用して形成された６Ｔ ＳＲＡＭセルでは、セル内の様々なｎＦＥＴデバイスおよびｐＦＥＴデバイスに異なるナノシート幅を使用することが望ましい場合がある。例えば、ナノシート幅は、６Ｔ ＳＲＡＭセルのｐＦＥＴデバイスよりも６Ｔ ＳＲＡＭセルのｎＦＥＴデバイスの方が大きい場合がある。しかしながら、これは要件ではなく、実施形態は、ｐＦＥＴデバイスに対して、ｎＦＥＴデバイスよりも小さいナノシート幅を形成することに限定されないことを理解されたい。さらに、本明細書に記載される技術は、ＳＲＡＭ構造の形成に使用することに限定されるものではなく、代わりに、異なるナノシート幅が望まれるナノシートＦＥＴを形成するためにより一般的に適用可能である。
ここで、同じマスクを使用する直接印刷およびＳＡＤＰの両方を使用して異なる幅のナノシートを形成するための例示的なプロセスを、図１～図２３に関してさらに詳細に説明する。
図１は、基板１０２と、犠牲材料およびチャネル材料の交互層１０４、１０６を含むナノシート・スタックと、パディング層１０８と、ハード・マスク層１１０、１１２および１１４と、パターニング層１１６と、を含む半導体層スタックの側面断面図１００を示す。
基板１０２は、バルク・シリコン（Ｓｉ）から形成された半導体構造体であってもよいが、様々なシリコン含有材料などの他の適切な材料が使用されてもよい。基板１０２に適したシリコン含有材料の例示的な例としては、Ｓｉ、シリコン・ゲルマニウム（ＳｉＧｅ）、シリコン・ゲルマニウム・カーバイド（ＳｉＧｅＣ）、シリコン・カーバイド（ＳｉＣ）、ポリシリコン、エピタキシャル・シリコン、アモルファス・シリコン、およびこれらの多層が挙げられるが、これらに限定されない。シリコンは、ウエハ製造において主に使用される半導体材料であるが、代替の半導体材料として、ゲルマニウム（Ｇｅ）、ガリウム・ヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、テルル化カドミウム（ＣｄＴｅ）、およびセレン化亜鉛（ＺｎＳｅ）などを用いることができるが、これらに限定されない。別の実施形態では、基板１０２は、シリコン・オン・インシュレータ（ＳＯＩ）ウエハであってもよい。当技術分野で知られているように、ＳＯＩウエハは、埋め込み絶縁体によって基板から分離されたＳＯＩ層を含む。適切な基板材料としては、Ｓｉ、歪みＳｉ、炭化ケイ素（ＳｉＣ）、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、Ｓｉ合金、Ｇｅ合金、ＧａＡｓ、インジウム・ヒ素（ＩｎＡｓ）、インジウム・リン（ＩｎＰ）、またはこれらの任意の組合せが挙げられるが、これらに限定されない。埋め込み絶縁体に適した誘電体材料としては、二酸化ケイ素（ＳｉＯ２）などの酸化物材料が挙げられるが、これに限定されない。埋め込み絶縁体が酸化物である場合、埋め込み絶縁体は、埋め込み酸化物またはＢＯＸと呼ばれることもある。
基板１０２は、所望に応じて（例えば、形成されるデバイス構造の数に基づいて）幅または水平方向厚さ（Ｘ－Ｘ’方向の）が変化してもよい。基板１０２は、３００マイクロメートル（μｍ）～１０００μｍの範囲の高さまたは垂直厚さ（Ｙ－Ｙ’方向の）を有することができる。
犠牲材料１０４およびチャネル材料１０６の交互層を含むナノシート・スタックが、基板１０２の上に形成される。図１は、ナノシート・スタック内に３つの犠牲層１０４および３つのチャネル層１０６が存在する例を示すが、ナノシート・スタックは、犠牲材料およびチャネル材料の３組の交互層よりも多いまたは少ない交互層を含むことができることを理解されたい。
犠牲層１０４は、チャネル材料１０６に対して選択的にエッチングされ得る任意の適切な材料から形成されてもよい。チャネル層１０６がＳｉである場合、犠牲層１０４は、ＳｉＧｅであってもよい。チャネル層１０６がインジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）である場合、犠牲層１０４はインジウム・アルミニウム・ヒ素（ＩｎＡｌＡｓ）であってもよい。ＩＩＩ－Ｖ族材料の様々な他の組合せが使用されてもよい。犠牲層１０４の材料は、チャネル層１０６の材料に対して選択的に除去することができるものである。犠牲層１０４およびチャネル層１０６はそれぞれ、４ｎｍ～１５ｎｍの範囲の厚さを有することができる。犠牲層１０４とチャネル層１０６のナノシート・スタックは、基板１０２の上にエピタキシャル成長させることができる。
パディング層１０８は、図示されるように（例えば、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、または別の適切な酸化物堆積プロセスを使用して）ナノシート・スタックの上に形成されている。パディング層１０８は、二酸化ケイ素（ＳｉＯ２）などの酸化物で形成されてもよい。パディング層１０８は、１ｎｍ～１０ｎｍの範囲の高さまたは垂直厚さ（Ｙ－Ｙ’方向の）を有することができる。
ハード・マスク層１１０、１１２および１１４は、パディング層１０８の上に形成されている。一部の実施形態では、ハード・マスク層１１０および１１４は、窒化ケイ素（ＳｉＮ）などの窒化物材料であり、ハード・マスク層１１２は、ＳｉＯ２などの酸化物材料である。そのような場合、ハード・マスク層１１０、１１２および１１４は、一まとまりとなって窒化物－酸化物－窒化物（ＮＯＮ）ハード・マスクを提供する。ハード・マスク層１１０、１１２および１１４は、高密度プラズマ（ＨＤＰ）ＣＶＤ（ＨＤＰＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、ＣＶＤなどを使用して形成することができる。ハード・マスク層１１０は、１０ｎｍ～５０ｎｍの範囲の高さまたは垂直厚さ（Ｙ－Ｙ’方向の）を有することができる。ハード・マスク層１１２は、１０ｎｍ～５０ｎｍの範囲の高さまたは垂直厚さ（Ｙ－Ｙ’方向の）を有することができる。ハード・マスク層１１４は、１０ｎｍ～５０ｎｍの範囲の高さまたは垂直厚さ（Ｙ－Ｙ’方向の）を有することができる。
パターニング層１１６は、ハード・マスク層１１４の上に形成される。パターニング層１１６は、アモルファス・シリコン（ａ－Ｓｉ）またはアモルファス・カーボン（ａ－Ｃ）などの別の適切な材料で形成されてもよい。パターニング層１１６は、ＣＶＤ、ＰＶＤなどの任意の適切な堆積プロセスを使用して形成することができる。パターニング層１１６は、１０ｎｍ～２００ｎｍの範囲の高さまたは垂直厚さ（Ｙ－Ｙ’方向の）を有することができる。
図２は、図示されるように、リソグラフィおよびエッチングを行って、パターニング層１１６の上に部分１１８－１、１１８－２および１１８－３を有するリソグラフィ・マスク（総称してリソグラフィ・マスク１１８）を形成した後の図１の構造体の側面断面図２００を示す。リソグラフィ・マスク１１８は、フォトレジストで形成することができる。リソグラフィ・マスク１１８は、２０ｎｍ～１０００ｎｍの範囲の高さまたは垂直厚さ（Ｙ－Ｙ’方向の）を有することができる。
リソグラフィ・マスク部分１１８－１および１１８－３の幅または水平厚さ（方向Ｘ－Ｘ’に）は、５ｎｍ～２０００ｎｍの範囲にあってもよい。リソグラフィ・マスク部分１１８－１および１１８－３は、後述する処理後に、下にあるデバイス構造のためのナノシートの幅の直接印刷制御を提供する。例えば、リソグラフィ・マスク部分１１８－１および１１８－３を使用して、下にあるナノシート・スタックから形成される下にあるｎ型ＦＥＴ（ｎＦＥＴ）のためのデバイス幅を制御することができる。
リソグラフィ・マスク部分１１８－２の幅または水平厚さ（方向Ｘ－Ｘ’に）は、５ｎｍ～２００ｎｍの範囲にあってもよい。リソグラフィ・マスク部分１１８－２は、後述する処理後に、下にあるデバイス構造のためのナノシートの幅のＳＡＤＰ制御を提供する。例えば、リソグラフィ・マスク部分１１８－２を使用して、下にあるナノシート・スタックから形成される下にあるｐ型ＦＥＴ（ｐＦＥＴ）のデバイス幅を制御することができる。
以下でさらに詳細に説明するように、図２のリソグラフィ・マスク１１８の部分の数およびサイジングを使用して、下にあるナノシート・スタックからナノシートＦＥＴの特定の構成（例えば、リソグラフィ・マスク部分１１８－１および１１８－３を用いて直接印刷を使用して一対のｎＦＥＴデバイス、およびリソグラフィ・マスク部分１１８－２を用いてＳＡＤＰを使用して一対のｐＦＥＴデバイス）を形成する。異なる数およびサイズのマスク層を使用して、様々な幅のナノシートＦＥＴの様々な他の組合せを形成できることを理解されたい。
図３は、リソグラフィ・マスク１１８によって露出されたパターニング層１１６の一部分を（例えば、ａ－Ｓｉ反応性イオンエッチング（ＲＩＥ）を使用して）エッチングした後の図２の構造体の側面断面図３００を示す。次いで、リソグラフィ・マスク１１８が除去される。その結果、パターニング層１１６のマンドレル１１６－１、１１６－２および１１６－３が残る。
図４は、スペーサ材料１２０の形成後の図３の構造体の側面断面図４００を示す。スペーサ材料１２０は、原子層堆積（ＡＬＤ）または別の適切なプロセスを使用して形成することができる。スペーサ材料１２０は、金属酸化物、ＳｉＯ２などの酸化物で形成することができる。スペーサ材料１２０は、５ｎｍ～６０ｎｍの範囲の均一な厚さを有することができる。スペーサ材料１２０の厚さは、以下でさらに詳細に説明されるように、下にあるナノシート・スタックから形成されるＦＥＴ（例えば、ｐＦＥＴ）のサイズを制御する。
図５は、スペーサ材料１２０をエッチ・バックして、パターニング・マンドレル１１６－１、１１６－２および１１６－３の側壁上に側壁スペーサ１２０’が得られた後の図４の構造体の側面断面図５００を示す。
図６は、図示されるように、パターニング・マンドレル１１６－１および１１６－３の側壁を取り囲むスペーサ材料１２０’に加えて、パターニング・マンドレル１１６－１および１１６－３を覆う部分１２２－１および１２２－２（総称して、ブロック・マスク１２２）を含むブロック・マスクのパターニング後の図５の構造体の側面断面図６００を示す。このステップは、「ｐＦＥＴオープン」ステップと呼ばれることがあり、ブロック・マスク１２２によって露出されたスペーサ材料１２０’が、（例えば、ＳＡＤＰを使用して）下にあるナノシート・スタックからｐＦＥＴデバイスを形成するために使用される。ブロック・マスク１２２は、スピンオン・コーティングまたは他の適切な処理を使用して、適切な有機平坦化層（ＯＰＬ）材料で形成することができる。ブロック・マスク１２２の高さまたは垂直厚さ（Ｙ－Ｙ’方向の）は、１００ｎｍ～１０００ｎｍの範囲にあってもよい。図６は、反応性イオンエッチング（ＲＩＥ）を使用するなどして、露出したパターニング・マンドレル１１６－２を除去した後の構造をさらに示している。
図７は、ブロック・マスク１２２を除去した後の図６の構造体の側面断面図７００を示す。ブロック・マスク１２２は、ドライ・アッシング、湿式洗浄などを使用して除去することができる。
図８は、除去されたパターニング・マンドレル１１６－２を取り囲むスペーサ材料１２０’を覆う別のブロック・マスク１２４をパターニングして、パターニング・マンドレル１１６－１および１１６－３ならびにパターニング・マンドレル１１６－１および１１６－３の側壁上のスペーサ材料１２０’を露出させた後の側面断面図８００を示す。ブロック・マスク１２４は、ブロック・マスク１２２と同様の処理および同様のサイジング（Ｙ－Ｙ’方向の）を有する同様の材料で形成することができる。このステップは、「ｎＦＥＴオープン」ステップと呼ばれることがあり、パターニング・マンドレル１１６－１および１１６－２が、下にあるナノシート・スタックからｎＦＥＴデバイスを直接印刷するために使用される。図８は、パターニング・マンドレル１１６－１および１１６－３の側壁を取り囲むスペーサ材料１２０’の除去をさらに示している。
図９は、ブロック・マスク１２４を除去した後の図８の構造体の側面断面図９００を示す。ブロック・マスク１２４は、ブロック・マスク１２２の除去に関して上述した処理と同様の処理を用いて除去することができる。
図１０は、残っているパターニング・マンドレル１１６－１および１１６－３ならびに残っているスペーサ側壁１２０’によって露出されたハード・マスク層１１４のエッチング後の図９の構造体の側面断面図１０００を示す。ハード・マスク層１１４は、ＲＩＥまたは他の適切な処理を使用してエッチングすることができる。その結果、パターニング・マンドレル１１６－１および１１６－３ならびに残っている側壁スペーサ１２０’の下にのみハード・マスク層１１４’が残る。
図１１は、パターニング・マンドレル１１６－１および１１６－３の除去後の図１０の構造体の側面断面図１１００を示す。パターニング・マンドレル１１６－１および１１６－３は、パターニング・マンドレル１１６－２の除去に関して上述したものと同様の処理を使用して除去することができる。
図１２は、残っている側壁スペーサ１２０’およびハード・マスク層１１２をエッチングして、ハード・マスク層１１２’がハード・マスク層１１４’の下にのみ残るようにした後の図１１の構造体の側面断面図１２００を示す。上記のように、ハード・マスク層１１２および側壁スペーサ１２０’は両方とも、酸化物で形成されてもよく、ＲＩＥまたは他の適切な処理を使用して除去することができる。
図１３は、図示するようにハード・マスク層１１０をエッチングして、パディング層１０８を露出させ、ハード・マスク層１１０’がハード・マスク層１１２’の下にのみ残るようにした後の図１２の構造体の側面断面図１３００を示す。ハード・マスク層１１０は、ハード・マスク層１１４のエッチングに関して上述したものと同様の処理を使用してエッチングすることができる。このステップにより、上述したようにハード・マスク層１１０と同じ材料（例えば、窒化物）で形成することができる残っているハード・マスク層１１４’も除去される。
図１４は、パディング層１０８を開口し、ナノシート・スタックの露出部分を基板１０２の一部にまでエッチングした後の図１３の構造体の側面断面図１４００を示す。酸化物で形成することができるパディング層１０８は、ハード・マスク層１１２のエッチングに関して上述したものと同様の処理を使用して開口することができる。このステップにより、残っているハード・マスク層１１２’も除去される。
ナノシート・スタックの犠牲層１０４およびチャネル層１０６を、基板１０２とともに、ＲＩＥまたは別の適切なプロセスを使用してエッチングすることができ、そのような層の部分１０４’、１０６’、および１０２’が図示されるように残るようにする。基板１０２をエッチングして基板１０２’を形成することにより、結果として、ナノシート・スタックの犠牲層１０４’およびチャネル層１０６’の残っている部分の下の基板１０２’の上にフィン１０３－１～１０３－４が形成される。
上記のように、一部の実施形態では、フィン１０３－１および１０３－４は、ｎＦＥＴナノシート・トランジスタを形成するために使用することができ、一方、フィン１０３－２および１０３－３は、ｐＦＥＴナノシート・トランジスタを形成するために使用される。有利なことに、フィン１０３－１および１０３－４の直接印刷の使用ならびにフィン１０３－２および１０３－３のＳＡＤＰの使用には、主に特徴の配置を画定するための単一のリソグラフィ・マスクのみが必要であり、それによって、他の方法ではゲートおよびソース／ドレインのパターニングに影響を及ぼす（例えば、結果として生じる構造の寄生容量に影響を及ぼす）ＯＬペナルティの低減または劣化を低減する。さらに、そのような技術により、異なるナノシート幅を有するデバイスの形成が可能となり、様々なデバイス（例えば、ＳＲＡＭ構造を含む）のさらなるスケーリングが可能になる。
図１５～図２３は、図１の構造とは異なる幅のナノシート・デバイスを形成するために、直接印刷およびＳＡＤＰの両方を使用するための別のプロセスを示す。図２～図１４は、図１４の構造体を形成するための「ポジ」型プロセスを示すが、図１５～図２３は、図２３の構造体を形成するための「ネガ」型プロセスを示す。
図１５は、リソグラフィ・マスク１１８に関して上述したものと同様の材料で、同様の処理で、および同様のサイジング（Ｙ－Ｙ’方向の）で形成することができるリソグラフィ・マスク１５１８のパターニング後の図１の構造体の側面断面図１５００を示す。リソグラフィ・マスク１１８は、下にあるパターニング層１１６が残る場所（例えば、パターニング・マンドレル１１６－１、１１６－２および１１６－３）を画定するためのポジ型を提供するが、リソグラフィ・マスク１５１８は、下にあるパターニング層１１６が、後述するさらなる処理の後に残る場所を画定するためのネガ型を提供する。
図１６は、（例えば、図３に関して上述したものと同様の処理を使用して）パターニング層１１６の露出部分を除去し、図示するようなパターニング・マンドレル１５１６が得られた後の図１５の構造体の側面断面図１６００を示す。次いで、リソグラフィ・マスク１１８の除去に関して上述したものと同様の処理を使用して、リソグラフィ・マスク１５１８が除去される。
図１７は、酸化物材料１５１７の充填およびエッチ・バック後の図１６の構造体の側面断面図１７００を示す。酸化物材料１５１７は、スピンオン・コーティング、堆積充填、または別の適切なプロセスを使用して形成され、パターニング層１１６の露出部分の除去またはエッチングによって形成された空間を過剰充填する（例えば、パターニング・マンドレル１５１６間の空間を充填する）ことができる。エッチ・バックを使用して、酸化物材料１５１７を平坦化し、パターニング・マンドレル１５１６の上面にさせる。酸化物材料１５１７は、酸化ケイ素（ＳｉＯｘ）、金属酸化物などを含むことができる。
図１８は、本構造体の中央の酸化物材料１５１７の一部分を露出させるブロック・マスク１５１９のパターニング後の図１７の構造体の側面断面図１８００を示す（例えば、ｐＦＥＴデバイスは、上述のように下にあるナノシート・スタックから形成される）。ブロック・マスク１５１９は、ブロック・マスク１２２および１２４の材料と同様の材料で、同様の処理を用いて、同様のサイジング（Ｙ－Ｙ’方向の）で形成することができる。
図１９は、酸化物層１５１７’が残るように酸化物層１５１７の露出部分を除去した後の図１８の構造体の側面断面図１９００を示す。次いで、ブロック・マスク１５１９は、ブロック・マスク１２２および１２４の除去に関して上述したものと同様の処理を使用して除去される。
図２０は、スペーサ材料１５２０の堆積およびエッチ・バック後の図１９の構造体の側面断面図２０００を示す。スペーサ材料１５２０は、スペーサ材料１２０に関して上述したものと同様の材料で、同様のサイジングで形成することができる。
図２１は、パターニング層１１６ならびにパターニング・マンドレル１１６－１、１１６－２および１１６－３の除去に関して上述したものと同様の処理を使用して、パターニング・マンドレル１５１６を除去した後の図２０の構造体の側面断面図２１００を示す。
図２２は、残っている酸化物層１５１７’およびスペーサ材料１５２０によって露出されたハード・マスク層１１４、１１２および１１０の開口後の図２１の構造体の側面断面図２２００を示す。ハード・マスク層１１４、１１２および１１０の露出部分は、図９～図１３に関連してこれらの層をエッチングすることに関して上述したものと同様の処理を使用して除去することができる。パディング層１０８も、上述したものと同様の処理を使用して開口される。その結果、図２２の構造体は、パディング層１０８、ハード・マスク層１１０、およびハード・マスク層１１２の残っている部分１５０８、１５１０、および１５１２をそれぞれ含む。
図２３は、ナノシート・スタックの露出部分を基板１０２の一部にまでエッチングし、チャネル層１０６、犠牲層１０４、ならびに基板１０２の部分１５０６、１５０４、および１５０２がそれぞれ残るようにした後の図２２の構造体の側面断面図２３００を示す。これにより、フィン１０３と同様のフィン１５０３－１、１５０３－２、１５０３－３および１５０４－４（総称してフィン１５０４）が形成される。ナノシート・スタックの犠牲層１０４およびチャネル層１０６は、基板１０２とともに、図１４に関して上述したものと同様の処理を使用してエッチングすることができる。
図１４の構造体と同様に、フィン１５０３－１および１５０３－４は、ｎＦＥＴナノシート・トランジスタを形成するために使用することができ、一方、フィン１５０３－２および１５０３－３は、ｐＦＥＴナノシート・トランジスタを形成するために使用される。有利なことに、フィン１５０３－１および１５０３－４の直接印刷の使用ならびにフィン１５０３－２および１５０３－３のＳＡＤＰの使用には、主に特徴の配置を画定するための単一のリソグラフィ・マスクのみが必要であり、それによって、他の方法ではゲートおよびソース／ドレインのパターニングに影響を及ぼす（例えば、結果として生じる構造の寄生容量に影響を及ぼす）ＯＬペナルティの低減または劣化を低減する。さらに、そのような技術により、異なるナノシート幅を有するデバイスの形成が可能となり、様々なデバイス（例えば、ＳＲＡＭ構造を含む）のさらなるスケーリングが可能になる。
図１４および図２３に示される構造体は、ナノシートＦＥＴを形成するために様々な追加の処理を受けることができる。これには、例えば、フィン１０３／１５０３を取り囲むシャロー・トレンチ・アイソレーション（ＳＴＩ）領域の形成、ダミー・ゲート構造の形成およびパターニング、ソース／ドレイン領域のエピタキシャル成長、内部スペーサの形成、置換金属ゲート（ＲＭＧ）プロセスを使用してゲート構造を形成するための犠牲層の除去、ゲート構造およびソース／ドレイン領域へのコンタクトの形成などが含まれることがある。
一部の実施形態では、半導体構造体を形成する方法は、基板の上に犠牲材料およびチャネル材料の交互層を含むナノシート・スタックを形成することを含み、チャネル材料の層が１つまたは複数のナノシートＦＥＴのためのナノシート・チャネルを提供する。本方法はまた、ナノシート・スタックの上にハード・マスク・スタックを形成することと、ハード・マスク・スタックの上にパターニング層を形成することと、を含む。本方法は、パターニング層の上にリソグラフィ・マスクをパターニングすることをさらに含み、リソグラフィ・マスクは、（ｉ）ナノシート・スタックおよび基板内に第１の幅の１つまたは複数のフィンを直接印刷するための１つまたは複数の第１の領域と、（ｉｉ）ＳＡＤＰを使用してナノシート・スタックおよび基板内に第２の幅の２つ以上のフィン間の間隔を設定するための１つまたは複数の第２の領域と、を画定する。第２の幅は、第１の幅よりも小さい。
リソグラフィ・マスクは、一部の実施形態では、リソグラフィ材料が１つまたは複数の第１の領域および１つまたは複数の第２の領域を覆うように、パターニング層上にパターニングされる。リソグラフィ・マスクは、他の実施形態では、リソグラフィ材料が１つまたは複数の第１の領域および１つまたは複数の第２の領域を露出させるように、パターニング層の上にパターニングされる。
ハード・マスク・スタックは、パディング酸化物層と、パディング酸化物層の上のＮＯＮハード・マスク・スタックとを備え得る。パターニング層は、ａ－Ｓｉを含んでもよい。
一部の実施形態では、半導体構造体を形成する方法は、基板の上に犠牲材料およびチャネル材料の交互層を含むナノシート・スタックを形成することを含み、チャネル材料の層が１つまたは複数のナノシートＦＥＴのためのナノシート・チャネルを提供する。本方法はまた、ナノシート・スタックの上にハード・マスク・スタックを形成することと、ハード・マスク・スタックの上にパターニング層を形成することと、を含む。本方法は、パターニング層の上にリソグラフィ・マスクをパターニングすることをさらに含み、リソグラフィ・マスクは、（ｉ）ナノシート・スタックおよび基板内に第１の幅の１つまたは複数のフィンを直接印刷するための、パターニング層の上面の１つまたは複数の第１の領域と、（ｉｉ）ＳＡＤＰを使用してナノシート・スタックおよび基板内に第２の幅の２つ以上のフィン間の間隔を設定するための、パターニング層の上面の１つまたは複数の第２の領域と、を覆う。第２の幅は、第１の幅よりも小さい。
本方法は、リソグラフィ・マスクによって露出されたパターニング層の一部分をエッチングして、複数のパターニング・マンドレルを形成することと、リソグラフィ・マスクを除去することと、をさらに含むことができる。
本方法は、複数のパターニング・マンドレルと、リソグラフィ・マスクによって露出されたパターニング層の一部分のエッチングによって露出されたハード・マスク・スタックの上面の一部分と、の上にスペーサ材料を堆積させることと、スペーサ材料をエッチ・バックして、複数のパターニング・マンドレルの上面からスペーサ材料を除去し、ハード・マスク層の上面の一部分からスペーサ材料を除去し、複数のパターニング・マンドレルを取り囲む側壁スペーサを残すことと、をさらに含むことができる。
本方法は、複数のパターニング・マンドレルの少なくとも第１のサブセット、および複数のパターニング・マンドレルの第１のサブセットを取り囲む側壁スペーサを覆う第１のブロック・マスクを形成することと、複数のパターニング・マンドレルの少なくとも第２のサブセット、および複数のパターニング・マンドレルの第２のサブセットを取り囲む側壁スペーサを露出させることと、をさらに含むことができる。複数のパターニング・マンドレルの第１のサブセットは、第１の幅の１つまたは複数のフィンの直接印刷を提供し、複数のパターニング・マンドレルの第２のサブセットは、第２の幅の２つ以上のフィン間の間隔を設定するためのＳＡＤＰを提供する。
本方法は、複数のパターニング・マンドレルの第２のサブセットを取り囲む側壁スペーサを残して複数のパターニング・マンドレルの第２のサブセットを除去することと、第１のブロック・マスクを除去することと、をさらに含むことができる。
本方法は、複数のパターニング・マンドレルの第２のサブセットを取り囲む側壁スペーサを覆う第２のブロック・マスクを形成することと、複数のパターニング・マンドレルの第１のサブセットおよび複数のパターニング・マンドレルの第１のサブセットを取り囲む側壁スペーサを露出させることと、をさらに含むことができる。
本方法は、第２のブロック・マスクによって露出された複数のパターニング・マンドレルの第１のサブセットを取り囲む側壁スペーサを除去することと、第２のブロック・マスクを除去することと、をさらに含むことができる。
本方法は、ハード・マスク・スタック、ナノシート・スタック、および基板の少なくとも一部をエッチングして、複数のパターニング・マンドレルの第１のサブセットの下に第１の幅の１つまたは複数のフィンを形成し、残っている側壁スペーサの下に第２の幅の１つまたは複数のフィンを形成することをさらに含み得る。
一部の実施形態では、半導体構造体を形成する方法は、基板の上に犠牲材料およびチャネル材料の交互層を含むナノシート・スタックを形成することを含み、チャネル材料の層が１つまたは複数のナノシートＦＥＴのためのナノシート・チャネルを提供する。本方法はまた、ナノシート・スタックの上にハード・マスク・スタックを形成することと、ハード・マスク・スタックの上にパターニング層を形成することと、を含む。本方法は、パターニング層の上にリソグラフィ・マスクをパターニングすることをさらに含み、リソグラフィ・マスクは、（ｉ）ナノシート・スタックおよび基板内に第１の幅の１つまたは複数のフィンを直接印刷するための、パターニング層の上面の１つまたは複数の第１の領域と、（ｉｉ）ＳＡＤＰを使用してナノシート・スタックおよび基板内に第２の幅の２つ以上のフィン間の間隔を設定するための、パターニング層の上面の１つまたは複数の第２の領域と、を露出させる。第２の幅は、第１の幅よりも小さい。
本方法は、リソグラフィ・マスクによって露出されたパターニング層の一部分をエッチングして、複数のパターニング・マンドレルを形成することと、リソグラフィ・マスクを除去することと、をさらに含むことができる。
本方法は、リソグラフィ・マスクによって露出されたパターニング層の一部分のエッチングによって露出されたハード・マスク・スタックの上面の一部分の上に酸化物材料を堆積させることと、酸化物材料をエッチ・バックして、複数のパターニング・マンドレル間のハード・マスク・スタックの上面の上に複数の酸化物マンドレルを形成することと、をさらに含むことができる。
本方法は、複数の酸化物マンドレルの少なくとも第１のサブセットを覆うブロック・マスクを形成することと、複数の酸化物マンドレルの少なくとも第２のサブセットを露出させることと、をさらに含むことができる。複数の酸化物マンドレルの第１のサブセットは、第１の幅の１つまたは複数のフィンの直接印刷を提供し、複数の酸化物マンドレルの第２のサブセットは、第２の幅の２つ以上のフィン間の間隔を設定するためのＳＡＤＰを提供する。
本方法は、複数の酸化物マンドレルの第２のサブセットを除去することと、ブロック・マスクを除去することと、をさらに含むことができる。
本方法は、複数の酸化物マンドレルの第２のサブセットの除去によって露出されたハード・マスク・スタックの上面の一部分の上、ならびに複数の酸化物マンドレルの第１のサブセットおよび複数のパターニング・マンドレルの上面の上にスペーサ材料を形成することと、スペーサ材料をエッチ・バックして、複数の酸化物マンドレルの第２のサブセットの除去によって露出された複数のパターニング・マンドレルの側壁に隣接して側壁スペーサを形成することと、をさらに含むことができる。
本方法は、複数のパターニング・マンドレルを除去することと、ハード・マスク・スタック、ナノシート・スタック、および基板の少なくとも一部をエッチングして、複数の酸化物マンドレルの第１のサブセットの下に第１の幅の１つまたは複数のフィンを形成し、側壁スペーサの下に第２の幅の１つまたは複数のフィンを形成することと、をさらに含むことができる。
一部の実施形態では、半導体構造体は、基板と、基板の上に配置されたナノシート・スタックとを含み、ナノシート・スタックが犠牲材料およびチャネル材料の交互層を含み、チャネル材料の層が１つまたは複数のナノシートＦＥＴのためのナノシート・チャネルを提供する。半導体構造体はまた、ナノシート・スタックの上に配置されたハード・マスク・スタックと、ハード・マスク・スタックの上に配置されたパターニング層と、を備える。半導体構造体は、パターニング層上に配置されたリソグラフィ・マスクをさらに備え、リソグラフィ・マスクは、（ｉ）ナノシート・スタックおよび基板内に第１の幅の１つまたは複数のフィンを直接印刷するための１つまたは複数の第１の領域と、（ｉｉ）ＳＡＤＰを使用してナノシート・スタックおよび基板内に第２の幅の２つ以上のフィン間の間隔を設定するための１つまたは複数の第２の領域と、を画定する。第２の幅は、第１の幅よりも小さい。
リソグラフィ・マスクは、一部の実施形態では、１つまたは複数の第１の領域および１つまたは複数の第２の領域を覆う。リソグラフィ・マスクは、他の実施形態では、１つまたは複数の第１の領域および１つまたは複数の第２の領域を露出させる。
第１の幅の１つまたは複数のフィンの上のナノシート・スタックは、ｎＦＥＴのためのチャネルを提供することができ、第２の幅の１つまたは複数のフィンの上に配置されたナノシート・スタックは、ｐＦＥＴのためのチャネルを提供することができる。
図面に示される様々な層、構造、および領域は、縮尺通りに描かれていない概略図であることを理解されたい。加えて、説明を容易にするために、半導体デバイスまたは構造体を形成するために一般に使用されるタイプの１つまたは複数の層、構造、および領域は、所与の図に明示的に示されていない場合がある。これは、明示的に示されていない任意の層、構造、および領域が実際の半導体構造体から省略されていることを意味するものではない。さらに、本明細書で論じられる実施形態は、本明細書に示され、説明される特定の材料、特徴、および処理ステップに限定されないことを理解されたい。特に、半導体処理ステップに関して、本明細書で提供される説明は、機能的な半導体集積回路デバイスを形成するために必要とされ得る処理ステップのすべてを包含することは意図されていないことを強調すべきである。むしろ、例えば、湿式洗浄ステップおよびアニーリング・ステップなどの、半導体デバイスを形成する際に一般的に使用される特定の処理ステップは、説明のむだを省くために本明細書では意図的に説明されていない。
さらに、同じもしくは同様の特徴、要素、または構造を示すために、図全体を通して同じもしくは同様の参照番号が使用され、したがって、同じもしくは同様の特徴、要素、または構造の詳細な説明は、図のそれぞれについて繰り返されていない。厚さ、幅、パーセンテージ、範囲などに関して本明細書で使用される「約」または「実質的に」という用語は、正確ではないが、近いまたは近似していることを示すことが意図されていることを理解されたい。例えば、「約」または「実質的に」という用語は、本明細書で使用される場合、±５％、好ましくは２％未満もしくは１％未満または記載された量未満などのわずかな誤差が存在することを意味する。
上記の説明では、異なる要素について様々な材料および寸法が提供されている。特に断りのない限り、そのような材料は、例としてのみ与えられており、実施形態は、与えられた特定の例のみに限定されない。同様に、特に断りのない限り、すべての寸法は、例として与えられており、実施形態は、与えられた特定の寸法または範囲のみに限定されない。
上述した技術に従って半導体デバイスおよびこれを形成するため方法は、様々な用途、ハードウェア、または電子システム、あるいはその組合せにおいて使用することができる。本発明の実施形態を実施するための適切なハードウェアおよびシステムとしては、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯通信機器（例えば、携帯電話およびスマート・フォン）、固体媒体記憶デバイス、機能回路などが挙げられるが、それらに限定されない。本半導体デバイスを組み込むシステムおよびハードウェアは、本発明の企図された実施形態である。本明細書で提供される教示を考慮することで、当業者は、本発明の他の実施態様および実施形態の用途を企図することができる。
一部の実施形態では、上述した技術は、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、またはフィン電界効果トランジスタ（ＦｉｎＦＥＴ）、あるいはその組合せを必要とするか、さもなければ利用することができる半導体デバイスに関連して使用される。非限定的な例として、半導体デバイスは、ＣＭＯＳ、ＭＯＳＦＥＴ、およびＦｉｎＦＥＴデバイス、または、ＣＭＯＳ、ＭＯＳＦＥＴおよび／もしくはＦｉｎＦＥＴ技術を使用する半導体デバイス、あるいはその組合せを含むことができるが、これらに限定されない。
上記で説明した様々な構造は、集積回路に実装することができる。結果として得られる集積回路チップは、製造者によって、ベア・ダイとして生のウエハの形態で（すなわち、複数のパッケージ化されていないチップを有する単一のウエハとして）、またはパッケージ化された形態で配布されてもよい。後者の場合、チップは、シングル・チップ・パッケージ（マザーボードまたは他のより高レベルのキャリアに取り付けられたリードを有するプラスチック・キャリアなど）、あるいはマルチチップ・パッケージ（表面配線もしくは埋込み配線のいずれかまたは両方を有するセラミック・キャリアなど）に実装される。次いで、いずれの場合も、チップは、（ａ）マザーボードなどの中間製品もしくは（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子、または他の信号処理デバイス、あるいはその組合せと一体化される。最終製品は、玩具および他のローエンドの用途からディスプレイ、キーボードまたは他の入力装置、および中央プロセッサを有する高度なコンピュータ製品に至るまでの、集積回路チップを含む任意の製品とすることができる。
本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であること、または開示された実施形態に限定されることは意図されていない。記載された実施形態の範囲から逸脱することなく、多くの修正形態および変形形態が当業者には明らかであろう。本明細書で使用される用語は、実施形態の原理、実際の用途、または市場で見出される技術に対する技術的改良を最も良く説明するために、あるいは当業者が本明細書に開示された実施形態を理解することができるように選択された。

Claims (23)

  1. 半導体構造体を形成する方法であって
    基板の上に犠牲材料およびチャネル材料の交互層を含むナノシート・スタックを形成することであり、前記チャネル材料の層が１つまたは複数のナノシート電界効果トランジスタのためのナノシート・チャネルを提供する、前記形成することと、
    前記ナノシート・スタックの上にハード・マスク・スタックを形成することと、
    前記ハード・マスク・スタックの上にパターニング層を形成することと、
    前記パターニング層の上にリソグラフィ・マスクをパターニングすることであり、前記リソグラフィ・マスクが、（ｉ）前記ナノシート・スタックおよび前記基板内に第１の幅の１つまたは複数のフィンを直接印刷するための１つまたは複数の第１の領域と、（ｉｉ）自己整合ダブル・パターニングを使用して前記ナノシート・スタックおよび前記基板内に第２の幅の２つ以上のフィン間の間隔を設定するための１つまたは複数の第２の領域と、を画定する、前記パターニングすることと、を含み、
    前記第２の幅が前記第１の幅よりも小さい、
    方法。
  2. 前記リソグラフィ・マスクが、前記リソグラフィ材料が前記１つまたは複数の第１の領域および前記１つまたは複数の第２の領域を覆うように、前記パターニング層の上にパターニングされる、請求項１に記載の方法。
  3. 前記リソグラフィ・マスクが、リソグラフィ材料が前記１つまたは複数の第１の領域および前記１つまたは複数の第２の領域を露出させるように、前記パターニング層の上にパターニングされる、請求項１に記載の方法。
  4. 前記ハード・マスク・スタックが、パディング酸化物層と、前記パディング酸化物層の上の窒化物－酸化物－窒化物ハード・マスク・スタックと、を含む、請求項１に記載の方法。
  5. 前記パターニング層が非晶質シリコン（ａ－Ｓｉ）を含む、請求項１に記載の方法。
  6. 前記リソグラフィ・マスクによって露出された前記パターニング層の一部分をエッチングして、複数のパターニング・マンドレルを形成することと、
    前記リソグラフィ・マスクを除去することと、
    をさらに含む、請求項２に記載の方法。
  7. 前記複数のパターニング・マンドレルと、前記リソグラフィ・マスクによって露出された前記パターニング層の前記一部分のエッチングによって露出された前記ハード・マスク・スタックの上面の一部分と、の上にスペーサ材料を堆積させることと、
    前記スペーサ材料をエッチ・バックして、前記複数のパターニング・マンドレルの上面から前記スペーサ材料を除去し、前記ハード・マスク層の前記上面の一部分から前記スペーサ材料を除去し、前記複数のパターニング・マンドレルを取り囲む側壁スペーサを残すことと、
    をさらに含む、請求項６に記載の方法。
  8. 前記複数のパターニング・マンドレルの少なくとも第１のサブセット、および前記複数のパターニング・マンドレルの前記第１のサブセットを取り囲む前記側壁スペーサを覆う第１のブロック・マスクを形成することと、前記複数のパターニング・マンドレルの少なくとも第２のサブセット、および前記複数のパターニング・マンドレルの前記第２のサブセットを取り囲む前記側壁スペーサを露出させることと、をさらに含み、前記複数のパターニング・マンドレルの前記第１のサブセットが、前記第１の幅の前記１つまたは複数のフィンの直接印刷を提供し、前記複数のパターニング・マンドレルの前記第２のサブセットが、前記第２の幅の前記２つ以上のフィン間の前記間隔を設定するための自己整合ダブル・パターニングを提供する、請求項７に記載の方法。
  9. 前記複数のパターニング・マンドレルの前記第２のサブセットを除去して、前記複数のパターニング・マンドレルの前記第２のサブセットを取り囲む前記側壁スペーサを残すことと、
    前記第１のブロック・マスクを除去することと、
    をさらに含む、請求項８に記載の方法。
  10. 前記複数のパターニング・マンドレルの前記第２のサブセットを取り囲む前記側壁スペーサを覆う第２のブロック・マスクを形成することと、前記複数のパターニング・マンドレルの前記第１のサブセット、および前記複数のパターニング・マンドレルの前記第１のサブセットを取り囲む前記側壁スペーサを露出させることと、をさらに含む、請求項９に記載の方法。
  11. 前記第２のブロック・マスクによって露出された前記複数のパターニング・マンドレルの前記第１のサブセットを取り囲む前記側壁スペーサを除去することと、
    前記第２のブロック・マスクを除去することと、
    をさらに含む、請求項１０に記載の方法。
  12. 前記ハード・マスク・スタック、前記ナノシート・スタック、および前記基板の少なくとも一部をエッチングして、前記複数のパターニング・マンドレルの前記第１のサブセットの下に前記第１の幅の前記１つまたは複数のフィンを形成し、残っている側壁スペーサの下に前記第２の幅の前記１つまたは複数のフィンを形成することをさらに含む、請求項１１に記載の方法。
  13. 前記リソグラフィ・マスクによって露出された前記パターニング層の一部分をエッチングして、複数のパターニング・マンドレルを形成することと、
    前記リソグラフィ・マスクを除去することと、
    をさらに含む、請求項３に記載の方法。
  14. 前記リソグラフィ・マスクによって露出された前記パターニング層の前記一部分のエッチングによって露出された前記ハード・マスク・スタックの上面の一部分の上に酸化物材料を堆積させることと、
    前記酸化物材料をエッチ・バックして、前記複数のパターニング・マンドレル間の前記ハード・マスク・スタックの前記上面の上に複数の酸化物マンドレルを形成することと、
    をさらに含む、請求項１３に記載の方法。
  15. 前記複数の酸化物マンドレルの少なくとも第１のサブセットを覆うブロック・マスクを形成することと、前記複数の酸化物マンドレルの少なくとも第２のサブセットを露出させることと、をさらに含み、前記複数の酸化物マンドレルの前記第１のサブセットが、前記第１の幅の前記１つまたは複数のフィンの直接印刷を提供し、前記複数の酸化物マンドレルの前記第２のサブセットが、前記第２の幅の前記２つ以上のフィン間の前記間隔を設定するための自己整合ダブル・パターニングを提供する、請求項１４に記載の方法。
  16. 前記複数の酸化物マンドレルの前記第２のサブセットを除去することと、
    前記ブロック・マスクを除去することと、
    をさらに含む、請求項１５に記載の方法。
  17. 前記複数の酸化物マンドレルの前記第２のサブセットの前記除去によって露出された前記ハード・マスク・スタックの前記上面の一部分の上、ならびに前記複数の酸化物マンドレルの前記第１のサブセットおよび前記複数のパターニング・マンドレルの上面の上にスペーサ材料を形成することと、
    前記スペーサ材料をエッチ・バックして、前記複数の酸化物マンドレルの前記第２のサブセットの除去によって露出された前記複数のパターニング・マンドレルの側壁に隣接して側壁スペーサを形成することと、
    をさらに含む、請求項１６に記載の方法。
  18. 前記複数のパターニング・マンドレルを除去することをさらに含む、請求項１７に記載の方法。
  19. 前記ハード・マスク・スタック、前記ナノシート・スタック、および前記基板の少なくとも一部をエッチングして、前記複数の酸化物マンドレルの前記第１のサブセットの下に前記第１の幅の前記１つまたは複数のフィンを形成し、前記側壁スペーサの下に前記第２の幅の前記１つまたは複数のフィンを形成することをさらに含む、請求項１８に記載の方法。
  20. 半導体構造体であって
    基板と、
    犠牲材料およびチャネル材料の交互層を含む、前記基板の上に配置されたナノシート・スタックであり、前記チャネル材料の層が１つまたは複数のナノシート電界効果トランジスタのためのナノシート・チャネルを提供する、前記ナノシート・スタックと、
    前記ナノシート・スタックの上に配置されたハード・マスク・スタックと、
    前記ハード・マスク・スタックの上に配置されたパターニング層と、
    前記パターニング層の上に配置されたリソグラフィ・マスクであり、（ｉ）前記ナノシート・スタックおよび前記基板内に第１の幅の１つまたは複数のフィンを直接印刷するための１つまたは複数の第１の領域と、（ｉｉ）自己整合ダブル・パターニングを使用して前記ナノシート・スタックおよび前記基板内に第２の幅の２つ以上のフィン間の間隔を設定するための１つまたは複数の第２の領域と、を画定する、前記リソグラフィ・マスクと、を備え、
    前記第２の幅が前記第１の幅よりも小さい、
    半導体構造体。
  21. 前記リソグラフィ・マスクが、前記１つまたは複数の第１の領域および前記１つまたは複数の第２の領域を覆う、請求項２２に記載の半導体構造体。
  22. 前記リソグラフィ・マスクが、前記１つまたは複数の第１の領域および前記１つまたは複数の第２の領域を露出させる、請求項２２に記載の半導体構造体。
  23. 前記第１の幅の前記１つまたは複数のフィンの上の前記ナノシート・スタックがｎ型ナノシート電界効果トランジスタのためのチャネルを提供し、前記第２の幅の前記１つまたは複数のフィンの上に配置された前記ナノシート・スタックがｐ型ナノシート電界効果トランジスタのためのチャネルを提供する、請求項２２に記載の半導体構造体。
JP2022500956A 2019-07-17 2020-07-03 ナノシートの直接印刷および自己整合ダブル・パターニング Pending JP2022541409A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/514,235 US11257681B2 (en) 2019-07-17 2019-07-17 Using a same mask for direct print and self-aligned double patterning of nanosheets
US16/514,235 2019-07-17
PCT/IB2020/056290 WO2021009606A1 (en) 2019-07-17 2020-07-03 Direct print and self-aligned double patterning of nanosheets

Publications (2)

Publication Number Publication Date
JP2022541409A true JP2022541409A (ja) 2022-09-26
JPWO2021009606A5 JPWO2021009606A5 (ja) 2022-12-13

Family

ID=74210237

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022500956A Pending JP2022541409A (ja) 2019-07-17 2020-07-03 ナノシートの直接印刷および自己整合ダブル・パターニング

Country Status (6)

Country Link
US (2) US11257681B2 (ja)
JP (1) JP2022541409A (ja)
CN (1) CN114175211A (ja)
DE (1) DE112020002857T5 (ja)
GB (1) GB2600338B (ja)
WO (1) WO2021009606A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11462614B2 (en) * 2019-08-30 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11152358B2 (en) * 2019-10-01 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical structure for semiconductor device
US11824116B2 (en) * 2019-12-18 2023-11-21 Intel Corporation Gate-all-around integrated circuit structures having devices with channel-to-substrate electrical contact
US11881402B2 (en) * 2020-09-30 2024-01-23 Applied Materials, Inc. Self aligned multiple patterning
CN117438376B (zh) * 2023-12-20 2024-03-05 华中科技大学 一种基于二维材料的互补性场效应晶体管及制备方法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8216902B2 (en) 2009-08-06 2012-07-10 International Business Machines Corporation Nanomesh SRAM cell
KR101871748B1 (ko) * 2011-12-06 2018-06-28 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US8735296B2 (en) * 2012-07-18 2014-05-27 International Business Machines Corporation Method of simultaneously forming multiple structures having different critical dimensions using sidewall transfer
US9318330B2 (en) * 2012-12-27 2016-04-19 Renesas Electronics Corporation Patterning process method for semiconductor devices
US9166023B2 (en) 2013-08-09 2015-10-20 Stmicroelectronics, Inc. Bulk finFET semiconductor-on-nothing integration
KR102269055B1 (ko) * 2014-07-16 2021-06-28 삼성전자주식회사 반도체 소자의 제조 방법
US9406522B2 (en) * 2014-07-24 2016-08-02 Applied Materials, Inc. Single platform, multiple cycle spacer deposition and etch
US9202920B1 (en) 2014-07-31 2015-12-01 Stmicroelectronics, Inc. Methods for forming vertical and sharp junctions in finFET structures
US9472506B2 (en) 2015-02-25 2016-10-18 International Business Machines Corporation Registration mark formation during sidewall image transfer process
US9287135B1 (en) 2015-05-26 2016-03-15 International Business Machines Corporation Sidewall image transfer process for fin patterning
US9722052B2 (en) * 2015-10-27 2017-08-01 International Business Machines Corporation Fin cut without residual fin defects
US9871099B2 (en) 2015-11-09 2018-01-16 International Business Machines Corporation Nanosheet isolation for bulk CMOS non-planar devices
US9722022B2 (en) 2015-12-28 2017-08-01 International Business Machines Corporation Sidewall image transfer nanosheet
US9490335B1 (en) 2015-12-30 2016-11-08 International Business Machines Corporation Extra gate device for nanosheet
US9799514B1 (en) * 2016-04-07 2017-10-24 Globalfoundries Inc. Protecting, oxidizing, and etching of material lines for use in increasing or decreasing critical dimensions of hard mask lines
US9859174B1 (en) * 2016-06-24 2018-01-02 International Business Machines Corporation Sidewall image transfer structures
US10014389B2 (en) * 2016-07-26 2018-07-03 Globalfoundries Inc. Methods of forming IC products comprising a nano-sheet device and a transistor device having first and second replacement gate structures
US10002762B2 (en) * 2016-09-09 2018-06-19 International Business Machines Corporation Multi-angled deposition and masking for custom spacer trim and selected spacer removal
US10069015B2 (en) 2016-09-26 2018-09-04 International Business Machines Corporation Width adjustment of stacked nanowires
US9837403B1 (en) * 2016-09-27 2017-12-05 International Business Machines Corporation Asymmetrical vertical transistor
US10032632B2 (en) * 2016-10-04 2018-07-24 International Business Machines Corporation Selective gas etching for self-aligned pattern transfer
US9923055B1 (en) * 2016-10-31 2018-03-20 International Business Machines Corporation Inner spacer for nanosheet transistors
WO2018119037A1 (en) * 2016-12-20 2018-06-28 Massachusetts Institute Of Technology High-linearity transistors
US10043746B1 (en) 2017-02-06 2018-08-07 International Business Machines Corporation Fabrication of vertical fuses from vertical fins
US10002939B1 (en) 2017-02-16 2018-06-19 International Business Machines Corporation Nanosheet transistors having thin and thick gate dielectric material
US10707208B2 (en) * 2017-02-27 2020-07-07 International Business Machines Corporation Fabrication of fin field effect transistors utilizing different fin channel materials while maintaining consistent fin widths
US10043900B1 (en) * 2017-03-20 2018-08-07 International Business Machines Corporation Vertical transport Fin field effect transistors on a substrate with varying effective gate lengths
US9847391B1 (en) 2017-04-05 2017-12-19 Globalfoundries Inc. Stacked nanosheet field-effect transistor with diode isolation
US10340141B2 (en) * 2017-04-28 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
US10692769B2 (en) * 2017-08-29 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd Fin critical dimension loading optimization
US10755969B2 (en) * 2018-01-01 2020-08-25 International Business Machines Corporation Multi-patterning techniques for fabricating an array of metal lines with different widths
TWI651837B (zh) * 2018-02-21 2019-02-21 Powerchip Technology Corporation 積體電路結構及其製造方法
US10566445B2 (en) * 2018-04-03 2020-02-18 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between gates
US11201152B2 (en) * 2018-04-20 2021-12-14 Globalfoundries Inc. Method, apparatus, and system for fin-over-nanosheet complementary field-effect-transistor
US10304744B1 (en) * 2018-05-15 2019-05-28 International Business Machines Corporation Inverse tone direct print EUV lithography enabled by selective material deposition
US10361129B1 (en) * 2018-05-18 2019-07-23 International Business Machines Corporation Self-aligned double patterning formed fincut
US10672668B2 (en) * 2018-05-30 2020-06-02 International Business Machines Corporation Dual width finned semiconductor structure
US20200066520A1 (en) * 2018-08-22 2020-02-27 International Business Machines Corporation Alternating hard mask for tight-pitch fin formation
US10957798B2 (en) * 2019-02-06 2021-03-23 International Business Machines Corporation Nanosheet transistors with transverse strained channel regions
US10903369B2 (en) * 2019-02-27 2021-01-26 International Business Machines Corporation Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
US10916630B2 (en) * 2019-04-29 2021-02-09 International Business Machines Corporation Nanosheet devices with improved electrostatic integrity
US11527446B2 (en) * 2019-05-13 2022-12-13 International Business Machines Corporation Transistor having strain-inducing anchors and a strain-enhancing suspended channel
US10879379B2 (en) * 2019-05-30 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US10978573B2 (en) * 2019-07-08 2021-04-13 International Business Machines Corporation Spacer-confined epitaxial growth
US11094781B2 (en) * 2019-11-01 2021-08-17 International Business Machines Corporation Nanosheet structures having vertically oriented and horizontally stacked nanosheets
US11152464B1 (en) * 2020-03-27 2021-10-19 International Business Machines Corporation Self-aligned isolation for nanosheet transistor
US11251287B2 (en) * 2020-04-14 2022-02-15 International Business Machines Corporation Self-aligned uniform bottom spacers for VTFETS
US11164960B1 (en) * 2020-04-28 2021-11-02 International Business Machines Corporation Transistor having in-situ doped nanosheets with gradient doped channel regions

Also Published As

Publication number Publication date
WO2021009606A1 (en) 2021-01-21
GB202201027D0 (en) 2022-03-16
GB2600338B (en) 2023-08-09
CN114175211A (zh) 2022-03-11
US20220102153A1 (en) 2022-03-31
DE112020002857T5 (de) 2022-02-24
US11257681B2 (en) 2022-02-22
US20210020446A1 (en) 2021-01-21
GB2600338A (en) 2022-04-27

Similar Documents

Publication Publication Date Title
US11282751B2 (en) Dielectric fins with different dielectric constants and sizes in different regions of a semiconductor device
US10177150B2 (en) Semiconductor device and method of fabricating the same
US10832916B1 (en) Self-aligned gate isolation with asymmetric cut placement
JP2022541409A (ja) ナノシートの直接印刷および自己整合ダブル・パターニング
US9105723B2 (en) Multi-height FinFETs with coplanar topography
TWI565077B (zh) 具有頸部半導體本體的半導體裝置及形成具有變化寬度的半導體本體的方法
TWI782150B (zh) 場效應電晶體、系統晶片以及製造其的方法
US10854615B2 (en) FinFET having non-merging epitaxially grown source/drains
US11616125B2 (en) Integrated circuit device and manufacturing method thereof
US9741715B2 (en) Structure to prevent lateral epitaxial growth in semiconductor devices
TW202118005A (zh) 高電壓電晶體結構與其製作方法
US9559018B2 (en) Dual channel finFET with relaxed pFET region
JP5406583B2 (ja) 半導体装置
US11949016B2 (en) Multi-gate device and related methods
JP7493579B2 (ja) 非対称のカット配置を有する自己整合ゲート分離
US20220367725A1 (en) Multi-gate device and related methods
US9412820B2 (en) Semiconductor device with thinned channel region and related methods

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20220518

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221122

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20231214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240326