JP7493579B2 - 非対称のカット配置を有する自己整合ゲート分離 - Google Patents

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Description

本発明は、半導体に関し、より詳細には、半導体構造体を形成する技術に関する。
半導体および集積回路チップは、特にコストおよびサイズが引き続き減少するのに従って、多くの製品の至る所に存在するようになってきた。構造的特徴のサイズを低減すること、または所与のチップサイズに対してより多量の構造的特徴を提供すること、あるいはその両方が、引き続き望まれている。通常、小型化により、より低い電力レベルおよびより低いコストで性能を増大させることが可能になる。現在の技術は、論理ゲート、電界効果トランジスタ（ＦＥＴ）、およびキャパシタなどの特定のマイクロデバイスの原子レベルでの縮小であり、またはそれに近づいている。
本発明の実施形態は、対称および非対称両方のカット配置を有する自己整合ゲート分離構造体（self-aligned gate isolation structure）を形成する技術を提供する。
一実施形態では、半導体構造体を形成する方法が、基板の頂面の上に複数のフィンを形成することと、複数のフィンを取り囲んで基板の頂面の上にシャロー・トレンチ分離領域（shallow trench isolation region）を形成することと、複数のフィンの上にチャネル材料の複数のナノシート積層体（nanosheet stack）を形成することとを含み、複数のナノシート積層体は、１つまたは複数のナノシート電界効果トランジスタ（nanosheet field-effect transistor）のためのチャネルを提供する。この方法はまた、複数のフィンのうちの第１のフィンの上に形成された複数のナノシート積層体のうちの第１のナノシート積層体の側壁および頂面の少なくとも一部分の上にチャネル保護ライナ（channel protecting liner）を形成することを含み、チャネル保護ライナは、シャロー・トレンチ分離領域のうち、第１のナノシート積層体の側壁の部分から、複数のフィンのうちの第２のフィンの上に形成された複数のナノシート積層体のうちの第２のナノシート積層体の方へ延びる部分の上に、さらに形成される。この方法は、複数のナノシート積層体のうち、チャネル保護ライナによって露出された部分を取り囲んで、複数のゲート積層体を形成することと、チャネル保護ライナの上に少なくとも１つの非対称の自己整合ゲート分離構造体を形成することと、シャロー・トレンチ分離領域のうち、複数のフィンのうちの第３のフィンと複数のフィンのうちの第４のフィンとの間の部分の上に、少なくとも１つの対称の自己整合ゲート分離構造体を形成することとをさらに含む。
別の実施形態では、半導体構造体は、基板と、基板の頂面の上に配置された複数のフィンと、複数のフィンを取り囲んで基板の頂面の上に配置されたシャロー・トレンチ分離領域と、複数のフィンの上に配置されたチャネル材料の複数のナノシート積層体とを備え、複数のナノシート積層体は、１つまたは複数のナノシート電界効果トランジスタのためのチャネルを提供する。半導体構造体はまた、複数のフィンのうちの第１のフィンの上に配置された複数のナノシート積層体のうちの第１のナノシート積層体の側壁および頂面の少なくとも一部分の上に配置されたチャネル保護ライナを備え、チャネル保護ライナは、シャロー・トレンチ分離領域のうち、第１のナノシート積層体の側壁の部分から、複数のフィンのうちの第２のフィンの上に配置された複数のナノシート積層体のうちの第２のナノシート積層体の方へ延びる部分の上に、さらに配置される。半導体構造体は、複数のナノシート積層体のうち、チャネル保護ライナによって露出された部分を取り囲む複数のゲート積層体と、チャネル保護ライナの上に配置された少なくとも１つの非対称の自己整合ゲート分離構造体と、シャロー・トレンチ分離領域のうち、複数のフィンのうちの第３のフィンと複数のフィンのうちの第４のフィンとの間の部分の上に配置された少なくとも１つの対称の自己整合ゲート分離構造体とをさらに備える。
別の実施形態では、集積回路は、ナノシート電界効果トランジスタ構造体を備え、ナノシート電界効果トランジスタ構造体は、基板と、基板の頂面の上に配置された複数のフィンと、複数のフィンを取り囲んで基板の頂面の上に配置されたシャロー・トレンチ分離領域と、複数のフィンの上に配置されたチャネル材料の複数のナノシート積層体とを備え、複数のナノシート積層体は、１つまたは複数のナノシート電界効果トランジスタのためのチャネルを提供する。ナノシート電界効果トランジスタ構造体はまた、複数のフィンのうちの第１のフィンの上に配置された複数のナノシート積層体のうちの第１のナノシート積層体の側壁および頂面の少なくとも一部分の上に配置されたチャネル保護ライナを備え、チャネル保護ライナは、シャロー・トレンチ分離領域のうち、第１のナノシート積層体の側壁の部分から、複数のフィンのうちの第２のフィンの上に配置された複数のナノシート積層体のうちの第２のナノシート積層体の方へ延びる部分の上に、さらに配置される。ナノシート電界効果トランジスタ構造体は、複数のナノシート積層体のうち、チャネル保護ライナによって露出された部分を取り囲む複数のゲート積層体と、チャネル保護ライナの上に配置された少なくとも１つの非対称の自己整合ゲート分離構造体と、シャロー・トレンチ分離領域のうち、複数のフィンのうちの第３のフィンと複数のフィンのうちの第４のフィンとの間の部分の上に配置された少なくとも１つの対称の自己整合ゲート分離構造体とをさらに備える。
本発明の一実施形態による２つのフィン間の整合ゲート・カット（aligned gate cut）の上面図である。 本発明の一実施形態による２つのフィン間の拡大された非整合ゲート・カットの上面図である。 本発明の一実施形態によるスタティック・ランダム・アクセス・メモリ構造体のトポロジにおける非対称ゲート・カットの上面図である。 本発明の一実施形態によるナノシート積層体のパターニング後の半導体構造体の側面断面図である。 本発明の一実施形態による図３Ａの構造体の一部分の上面図である。 本発明の一実施形態によるチャネル保護ライナ、ダミー・ゲート、およびゲート・ハード・マスクの形成後の図３Ａの構造体の側面断面図である。 本発明の一実施形態によるソース／ドレイン領域の形成および平坦化後の図４の構造体の第１の側面断面図である。 本発明の一実施形態によるソース／ドレイン領域の形成および平坦化後の図４の構造体の第２の側面断面図である。 本発明の一実施形態によるダミー・ゲートの除去後の図５Ａの構造体の側面断面図である。 本発明の一実施形態によるチャネル保護ライナのパターニング後の図６の構造体の側面断面図である。 本発明の一実施形態による犠牲ナノシート材料の選択的成長後の図７の構造体の側面断面図である。 本発明の一実施形態による自己整合分離層（self-aligned isolation layer）の形成後の図８の構造体の側面断面図である。 本発明の一実施形態による有機平坦化層の形成後の図９の構造体の側面断面図である。 本発明の一実施形態による対称および非対称ゲート・カットのパターニング後の図１０の構造体の側面断面図である。 本発明の一実施形態による誘電体材料による対称および非対称ゲート・カットの充填後の図１１の構造体の側面断面図である。 本発明の一実施形態による有機平坦化層および犠牲ナノシート材料の除去後の図１２の構造体の側面断面図である。 本発明の一実施形態によるゲート構造体の形成後の図１３の構造体の側面断面図である。
本明細書では、本発明の例示的な実施形態について、対称および非対称両方のカット配置を有する自己整合ゲート分離を実行する例示的な方法の文脈で説明する。しかし、本発明の実施形態は、例示的な方法、装置、システム、およびデバイスに限定されるものではなく、他の好適な方法、装置、システム、およびデバイスにもより広く適用することができることを理解されたい。
ＦＥＴは、ソース、ゲート、およびドレインを有するトランジスタであり、その作用は、ゲートを越えてソースとドレインとの間を通るチャネルに沿った大部分のキャリアの流れに依存する。ソースとドレインとの間のチャネルを通る電流は、ゲートの下で横方向の電界によって制御することができる。ゲートの長さは、ＦＥＴが切り換わる速さを決定し、チャネルの長さ（ソースとドレインとの間の距離など）とほぼ同じにすることができる。
いくつかのＦＥＴでは、チャネルを制御するために、２つ以上のゲートまたはマルチゲートの配置を使用することができる。マルチゲートＦＥＴは、相補形金属酸化膜半導体（ＣＭＯＳ）ＦＥＴ技術のサイズを縮小するための有望な候補である。しかし、マルチゲートＦＥＴに関連する寸法が小さければ小さいほど（シングルゲートＦＥＴと比較）、マルチゲートＦＥＴに存在する短チャネル効果、突き抜け現象、金属酸化膜半導体（ＭＯＳ）漏れ電流、および寄生抵抗などの性能の問題に関してさらなる制御が必要になる。
ＦＥＴのサイズを低減させるために、様々な技術を使用することができる。１つの技術は、ＦｉｎＦＥＴデバイスにおけるフィン状チャネルの使用による。ＦｉｎＦＥＴ配置が出現する前、ＣＭＯＳデバイスは、典型的に、チャネルの頂部の上に配置されたＦＥＴゲートを除いて、半導体基板の表面に沿って実質的に平面であった。ＦｉｎＦＥＴは、垂直チャネル構造体を利用して、ゲートに露出されるチャネルの表面積を増大させる。したがって、ＦｉｎＦＥＴ構造体では、ゲートがチャネルの２つ以上の面または表面の上に延びるため、ゲートはチャネルをより効果的に制御することができる。いくつかのＦｉｎＦＥＴ配置では、ゲートは、従来の平面チャネルの頂面の上だけに配置されるのではなく、３次元チャネルの３つの表面を密閉する。
ＦＥＴのサイズを低減させるのに有用な別の技術は、半導体基板の上に形成された積層ナノシート・チャネルの使用による。積層ナノシートは、１～１００ナノメートル（ｎｍ）程度の厚さ範囲を有するシートなどの２次元のナノ構造体とすることができる。ナノシートおよびナノワイアは、７ｎｍ以下に縮小するための実行可能な選択肢である。ナノシート積層体の形成のための一般的なプロセスの流れは、シリコン（Ｓｉ）から形成されうるチャネル材料のシート間にシリコン・ゲルマニウム（ＳｉＧｅ）から形成されうる犠牲層を除去することを伴う。
セルの高さが縮小すると、活性領域間の間隔が小さくなりすぎるため、ゲート・カットを実行する技術は、要件を満たさなくなる。自己整合ゲート・カットまたは自己整合ゲート分離と呼ばれるプロセスは、活性領域間の間隔を５ｎｍ以下に縮小するために使用することができる。しかし、ＳＡＧＥ誘起ゲート・カットは、非対称ゲート・カットの使用を必要とする特定の状況では理想的でない。たとえば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスは、非対称ゲート・カットを利用することができる。
図１Ａは、２つのゲート構造体１０４のうちの一方で、１組のフィン１０２のうちの２つの間で実行された整合ゲート・カット１０１の上面図１００を示す。整合ゲート・カット１０１は、ゲート・カット１０１が隣接するフィン１０２間で完全に整合されたときの理想的なケースを表し、小さい限界寸法１０３（たとえば、６～１５ｎｍの範囲内）を有する。図１Ｂは、２つのゲート構造体１０４のうちの一方で、１組のフィン１０２のうちの２つの間で実行された非整合ゲート・カット１１０の上面図１５０を示す。図示のように、ゲート・カット１１０は、２つの隣接するフィン１０２のうちの一方に他方より近いため、完全に整合していない。非整合ゲート・カット１１０はまた、より大きい限界寸法１３０（たとえば、１５～４０ｎｍの範囲内）を有する。
５ｎｍ以下に縮小する場合、ゲート・カット１０１からフィン１０２までの間隔の２倍にゲート・カット１０１の限界寸法１０３を足したセルの高さ１０５は、変動に対する許容差を含めて、約４０ｎｍである。ゲート・カット１０１からフィン１０２までの間隔は切れるべきではなく、必要とされる間隔は、高誘電率のゲート誘電体および仕事関数金属（ＷＦＭ）のゲート導体を含むゲート積層体の厚さ（たとえば、２×（２＋５）＝１４ｎｍ）の２倍である。さらに、フィンの限界寸法均一性（ＣＤＵ）、フィンのピッチ・ウォーキング（ＰＷ）、ゲート・カットのＣＤＵ、およびゲート・カットのオーバーレイ・パラメータは、厳密に制御されると考えられ、全体の変動はわずか５ｎｍである。したがって、ゲート・カット１０１のＣＤは約４０ｎｍ－（２×１４ｎｍ）－５ｎｍ＝７ｎｍとするべきであるが、これは従来のリソグラフィ処理を使用して実現することができない。
上述したように、将来のセルの高さの縮小のために、自己整合ゲート・カットまたは自己整合ゲート分離技術を使用することができる。自己整合ゲート・カット処理の流れは、フィン（たとえば、フィンならびにパッシベーション層、ポリシリコン層、およびハード・マスク層を含む他の層）のパターニングを含むことができる。次に、ライナ誘電体、それに続いてシャロー・トレンチ分離（ＳＴＩ）領域を形成することができる。次いで、ＳＴＩ領域に凹部を作ることができ（たとえば、フィン暴露（fin reveal）が実行される）、それに続いてダミー・ゲート誘電体が形成される。次いで、スペーサ（たとえば、ポリシリコン）が形成され、これはフィン間隔に応じて一体または個別である。次いで、分離プラグが形成される。次いで、自己整合２重パターニング（ＳＡＤＰ：self-aligned double patterning）などのゲート・ハード・マスクおよび技術を使用して、ダミー・ゲートがパターニングされる。次いで、異方性エッチングが実行され、異方性エッチングは、分離プラグ、ダミー・ゲート誘電体、およびゲート・ハード・マスクに対して選択的である。このようにして、対称ゲート・カットを実行することができる。
しかし、自己整合ゲート・カット処理は、いくつかの応用例のシナリオで必要とされる非対称ゲート・カットを形成するには好適でない。たとえば、上述したように、ＳＲＡＭ構造体は、非対称ゲート・カットを利用することができる。ＳＲＡＭは、一種のメモリ・デバイスであり、速い速度、低い電力消費、および簡単な動作を提供する。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）とは異なり、ＳＲＡＭは、記憶されたデータを定期的にリフレッシュする必要がなく、単純明快な設計を有する。ＳＲＡＭセルは、様々な数のトランジスタを使用して形成することができる。
マイクロプロセッサ回路内の１次メモリとしては、６トランジスタ（６Ｔ）のＳＲＡＭセルが広く使用されている。６ＴのＳＲＡＭセルは、第１のビット線ノード（ＢＬ）、第１の出力ノード（Ｑ）、およびワード線ノード（ＷＬ）に接続された第１のｎ型ＦＥＴデバイス（ｎＦＥＴ）を含むことができる。６ＴのＳＲＡＭセルの第２のｎＦＥＴデバイスは、Ｑノード、接地ノード（たとえば、ＶＳＳ）、および第２の出力ノード（Ｑ’）に接続される。第１のｐ型ＦＥＴデバイス（ｐＦＥＴ）が、Ｑノード、Ｑ’ノード、および電圧源または供給ノード（たとえば、ＶＤＤ）に接続される。第２のｐＦＥＴデバイスが、ＶＤＤノード、Ｑノード、およびＱ’ノードに接続される。第３のｎＦＥＴデバイスが、ＶＳＳノード、Ｑノード、およびＱ’ノードに接続される。第４のｎＦＥＴデバイスが、第２のビット線ノード（ＢＬＢ）、ＷＬノード、およびＱ’ノードに接続される。第１および第４のｎＦＥＴデバイスは、６ＴのＳＲＡＭセルのパスゲート（ＰＧ）トランジスタであり、第２および第３のｎＦＥＴデバイスは、６ＴのＳＲＡＭセルのプルダウン（ＰＤ）トランジスタであり、第１および第２のｐＦＥＴデバイスは、６ＴのＳＲＡＭセルのプルアップ（ＰＵ）トランジスタである。
図２は、ＳＲＡＭセルに対する非対称ゲート・カット２０９－１および２０９－２の上面図２００を示す。上面図２００で、要素２０１は、ＶＳＳ（たとえば、０ボルト（Ｖ）または「接地」電圧）接続を示し、要素２０３は、ＶＤＤ（たとえば、正の供給電圧）接続を示す。要素２０５－１および２０５－２は、ＳＲＡＭセルのＷＬ接続を示し、要素２０７－１および２０７－２は、ＳＲＡＭセルのビット線接続（たとえば、それぞれＢＬおよびＢＬＢ）を示す。要素２０９－１および２０９－２は、非対称ゲート・カットを示し、２つの隣接するフィン間に対称に形成されるのではなく、２つの隣接するフィンのうちの一方により近く配置されている。
対称および非対称両方のカット配置を有する自己整合ゲート分離を実行する例示的なプロセスについて、図３～図１４に関連してさらに詳細に次に説明する。
図３Ａは、基板３０２の上にナノシート積層体をパターニングした後の半導体構造体の側面断面図３００を示す。１組のフィン３０４－１～３０４－５（集合的に、フィン３０４）が、基板３０２の上に形成される。１組のフィン３０４は、ＳＴＩ領域３０６によって取り囲まれる。交互の犠牲材料層３０８およびチャネル材料３１０を含むナノシート積層体が、フィン３０４の各々の上に形成される。図３Ａは、各ナノシート積層体に３つの犠牲層３０８および３つのチャネル層３１０が存在する一例を示すが、これは単なる一例であり、ナノシート積層体は、４組以上または２組以下の交互の犠牲材料層およびチャネル材料層を含むこともできることを理解されたい。
基板３０２は、バルク・シリコン（Ｓｉ）から形成された半導体構造体とすることができるが、様々なシリコン含有材料などの他の好適な材料を使用することもできる。基板３０２に好適なシリコン含有材料の実例には、それだけに限定されるものではないが、Ｓｉ、シリコン・ゲルマニウム（ＳｉＧｅ）、炭化シリコン・ゲルマニウム（ＳｉＧｅＣ）、炭化ケイ素（ＳｉＣ）、ポリシリコン、エピタキシャル・シリコン、非晶質シリコン、およびこれらの多分子層が含まれる。シリコンは、ウエハの製作で圧倒的に使用されている半導体材料であるが、それだけに限定されるものではないが、ゲルマニウム（Ｇｅ）、砒化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、テルル化カドミウム（ＣｄＴｅ）、およびセレン化亜鉛（ＺｎＳｅ）などの代替の半導体材料を用いることもできる。代替実施形態では、基板３０２は、シリコン・オン・インシュレータ（ＳＯＩ）ウエハとすることができる。当技術分野で知られているように、ＳＯＩウエハは、埋込み絶縁体によって基板から分離されたＳＯＩ層を含む。好適な基板材料には、それだけに限定されるものではないが、Ｓｉ、ひずみＳｉ、炭化ケイ素（ＳｉＣ）、Ｇｅ、ＳｉＧｅ、ＳｉＧｅＣ、Ｓｉ合金、Ｇｅ合金、ＧａＡｓ、砒化インジウム（ＩｎＡｓ）、リン化インジウム（ＩｎＰ）、またはこれらの任意の組合せが含まれる。埋込み絶縁体に好適な誘電体材料には、それだけに限定されるものではないが、二酸化ケイ素（ＳｉＯ２）などの酸化物材料が含まれる。埋込み絶縁体が酸化物であるとき、埋込み絶縁体を埋込み酸化物またはＢＯＸと呼ぶこともできる。
基板３０２は、所望に応じて（たとえば、フィン３０４または形成すべき他のデバイス構造体の数に基づく）、変動する幅または水平厚さ（Ｘ－Ｘ’方向）を有することができる。基板３０２は、３００マイクロメートル（μｍ）～１０００μｍの範囲の高さまたは垂直厚さ（Ｙ－Ｙ’方向）を有することができる。
フィン３０４は、下にある基板３０２と同じ材料から形成することができる。たとえば、いくつかの実施形態では、フィン３０４は、リソグラフィおよびエッチング（たとえば、反応性イオン・エッチング（ＲＩＥ））を使用して、バルク基板から形成される。側壁イメージ転写（ＳＩＴ）、自己整合２重パターニング（ＳＡＤＰ）、自己整合多重パターニング（ＳＡＭＰ）、自己整合４重パターニング（ＳＡＱＰ）などの他の好適な技術を使用して、フィン３０４を形成することもできる。そのような場合、フィン３０４は、基板３０２と同じ材料（たとえば、Ｓｉ）から形成することができる。別法として、フィン３０４は、まず基板３０２に異なる材料をエピタキシャル成長させ、次いでパターニングしてフィン３０４を形成することによって、基板３０２とは異なる材料から形成することができる。たとえば、フィン３０４をシリコン・ゲルマニウム（ＳｉＧｅ）とし、基板３０２をＳｉとすることができる。
フィン３０４の各々は、２０～３５ｎｍの範囲内の垂直厚さまたは高さ（Ｙ－Ｙ’方向）、および６～１００ｎｍの範囲内で変動する水平厚さまたは幅（Ｘ－Ｘ’方向）を有することができる。図３Ａに示すように、フィン３０４のうちの異なるフィンは、異なる幅を有する（たとえば、フィン３０４－１、３０４－２、および３０４－３が、Ｘ－Ｘ’方向にフィン３０４－４および３０４－５より大きい）。フィン３０４間の間隔はまた、以下でさらに詳細に説明するように変動することができる。
ＳＴＩ層３０６は、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮ）、酸炭化ケイ素（ＳｉＯＣ）、酸窒化ケイ素（ＳｉＯＮ）、または任意の他の好適な誘電体材料などの誘電体材料から形成することができる。ＳＴＩ層３０６の垂直厚さまたは高さ（Ｙ－Ｙ’方向）は、フィン暴露処理によって画定され、ナノシート積層体の底面のレベルにほぼ一致する。ＳＴＩ層３０６の水平厚さまたは幅（Ｘ－Ｘ’方向）は、図示のように、フィン３０４間の間隔によって画定される。
上述したように、ナノシート積層体は、交互の犠牲材料層３０８およびチャネル材料層３１０を含む。犠牲層３０８は、チャネル材料３１０に対して選択的にエッチングすることができる任意の好適な材料から形成することができる。チャネル材料３１０がＳｉである場合、犠牲層３０８はＳｉＧｅとすることができる。チャネル材料３１０が砒化インジウム・ガリウム（ＩｎＧａＡｓ）である場合、犠牲層３０８は砒化インジウム・アルミニウム（ＩｎＡｌＡｓ）とすることができる。様々な他の組合せのＩＩＩ－Ｖ材料を使用することもできる。犠牲層３０８の材料は、チャネル層３１０の材料に対して選択的に除去することができる材料である。犠牲層３０８およびチャネル層３１０は各々、４ｎｍ～１５ｎｍの範囲内の厚さを有することができる。犠牲層３０８およびチャネル層３１０のナノシート積層体は、フィン３０４の上にエピタキシャル成長させることができる。
図３Ａは、共通の基板３０２の上に形成されたナノシート積層体の２つの領域を示し、これらの領域が３０１および３０３と示されている。領域３０１は、本明細書で「論理」領域と呼ばれており、フィン３０４－１および３０４－２は、その結果得られる構造体の論理デバイスに対する所望に応じて、ｎＦＥＴまたはｐＦＥＴデバイスを提供することができる。領域３０３は、本明細書で「ＳＲＡＭ」領域と呼ばれており、フィン３０４－３、３０４－４、および３０４－５は、ＳＲＡＭセル（たとえば、図２の上面図２００に示したものなど）を形成するためのｎＦＥＴおよびｐＦＥＴデバイスを提供する。いくつかの実施形態では、フィン３０４－３は、ｎＦＥＴデバイスを提供し、フィン３０４－４および３０４－５は、ｐＦＥＴデバイスを提供する。ｎＦＥＴデバイスを提供するフィン３０４－３と、ｐＦＥＴデバイスを提供するフィン３０４－４との間の間隔は、図３Ａに要素３０５として示されており、約４０ｎｍとすることができる。フィン３０４－４の幅は、図３Ａに要素３０７として示されており、約１５ｎｍとすることができる。ｐＦＥＴデバイスを提供するフィン３０４－４および３０４－５間の間隔は、図３Ａに要素３０９として示されており、約３０ｎｍとすることができる。
図３Ｂは、図３Ａの側面断面図３００に示す構造体から形成された、その結果得られるＳＲＡＭセルの領域３０３の上面図３５０を示す。図３Ａの側面断面図３００（ならびに、図４、図５Ａ、および図６～図１４の側面断面図）が、フィン３０４を横切って、またはフィン３０４に直交して、切り取られている。
図４は、チャネル保護ライナ３１２、ダミー・ゲート３１４、およびゲート・ハード・マスク３１６の形成後の図３Ａの構造体の側面断面図４００を示す。チャネル保護ライナ３１２は、図示のように、ＳＴＩ領域３０６の上に、ナノシート積層体を取り囲んで形成される。チャネル保護ライナ３１２は、ダミー・ゲート酸化物層３１２と呼ぶこともでき、２～５ｎｍの範囲内の均一の厚さを有することができる。チャネル保護ライナ３１２は、原子層堆積（ＡＬＤ）または他の好適な技術を使用して形成することができる。チャネル保護ライナ３１２は、二酸化ケイ素（ＳｉＯ２）などの酸化物から形成することができる。
ダミー・ゲート３１４は、チャネル保護ライナ３１２の上に形成され、ナノシート積層体間の空間を充填し、構造体を越えて充填される。ダミー・ゲート３１４は、ＳＴＩ領域３０６の上に形成されたチャネル保護ライナ３１２から測定して、６０～２００ｎｍの範囲内の高さまたは垂直厚さ（Ｙ－Ｙ’方向）を有することができる。ダミー・ゲート３１４は、非晶質シリコン（ａ－Ｓｉ）、または非晶質シリコン・ゲルマニウム（ａ－ＳｉＧｅ）、ポリシリコン（ｐｏｌｙ－Ｓｉ）、ポリシリコン・ゲルマニウム（ｐｏｌｙ－ＳｉＧｅ）などの別の好適な材料から形成することができる。ダミー・ゲート３１４は、ＡＬＤ、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、または他の好適な処理を使用して形成することができる。
ゲート・ハード・マスク３１６は、ダミー・ゲート３１４の頂部（たとえば、その結果得られる構造体に対するゲートが形成される領域）の上にパターニングされる。ゲート・ハード・マスク３１６は、ＣＶＤ、ＰＶＤ、または他の好適な処理を使用して形成することができる。ゲート・ハード・マスク３１６は、ＳｉＯ２、ＳｉＮ、これらの組合せなどから形成することができる。ゲート・ハード・マスク３１６は、２０～１２０ｎｍの範囲内の高さまたは垂直厚さ（Ｙ－Ｙ’方向）を有することができる。
図５Ａは、ソース／ドレイン領域３１８の形成および平坦化後の図４の構造体の第１の側面断面図５００を示す。図５Ｂは、ソース／ドレイン領域３１８の形成後の図４の構造体の第２の側面断面図５５０を示す。図５Ｂはまた、犠牲層３０８とソース／ドレイン領域３１８との間に形成された第１のスペーサ３２０、およびダミー・ゲート３１４と層間誘電体（ＩＬＤ）３１６との間に形成された第２のスペーサ３２２を示す。上述したように、図５Ａの側面断面図５００は、フィン３０４を横切って、またはフィン３０４に直交して、切り取られている。図５Ｂの側面断面図５５０は、フィン３０４のうちの１つに沿って、またはフィン３０４のうちの１つに平行に、切り取られている。
ソース／ドレイン領域３１８は、エピタキシャル成長プロセスを使用して形成することができる。いくつかの実施形態では、エピタキシャル成長プロセスは、その場ドーピング（エピタキシ中にエピタキシ材料にドーパントが組み込まれる）を含む。エピタキシャル材料は、気体または液体の前駆体から成長させることができる。エピタキシャル材料は、気相エピタキシ（ＶＰＥ）、分子ビーム・エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、急速熱化学気相成長（ＲＴＣＶＤ）、金属有機化学気相成長（ＭＯＣＶＤ）、超高真空化学気相成長（ＵＨＶＣＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、または他の好適なプロセスを使用して成長させることができる。堆積中、トランジスタのタイプに応じて、ｎ型ドーパント（たとえば、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドーパント）またはｐ型ドーパント（たとえば、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）など）などのドーパントを加えることによって、エピタキシャル・シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、または炭素ドープ・シリコン（Ｓｉ：Ｃ）、あるいはその組合せをドープすることができる（その場ドーピング）。ソース／ドレイン内のドーパント濃度は、１×１０１９ｃｍ－３～３×１０２１ｃｍ－３、または好ましくは２×１０２０ｃｍ－３～３×１０２１ｃｍ－３の範囲とすることができる。
スペーサ３２２は、共形のスペーサ・ライナ、それに続いて異方性スペーサＲＩＥを堆積させることによって形成することができる。スペーサ３２０は、ナノシート積層体に凹部を作り、それに続いてナノシート積層体の犠牲層３０８の選択的なくぼみを形成することによって形成することができる（たとえば、上述したように、犠牲層３０８はＳｉＧｅから形成することができ、チャネル層３１０はＳｉから形成することができる）。次いで、共形のスペーサ・ライナを有するくぼみに、スペーサ３２０に対するスペーサ材料を充填することができ、それ以外の場所では、スペーサ・ライナは、等方性エッチング・プロセスを使用して除去される。スペーサ３２０およびスペーサ３２２は各々、ＳｉＮ、酸炭窒化ケイ素（ＳｉＯＣＮ）、酸炭化ケイ素（ＳｉＯＣ）、ＳｉＣ、ケイ素ホウ素窒化炭素（ＳｉＢＣＮ）などから形成することができる。
図６は、ダミー・ゲート３１４の除去後の図５Ａの構造体の側面断面図６００を示す。ダミー・ゲート３１４は、高温アンモニア洗浄（hot ammonia clean）などの選択的な湿式または乾式エッチング・プロセスを使用して除去することができる。ダミー・ゲート３１４の除去は、チャネル保護ライナ３１２を露出させる。
図７は、ダミー酸化物マスク層３２４を使用したチャネル保護ライナ３１２のパターニング後の図６の構造体の側面断面図７００を示す。ダミー酸化物マスク層３２４は、フィン３０４－４のうち、フィン３０４－３に面している部分の上にパターニングされる（たとえば、ＳＲＡＭデバイスの場合、ダミー酸化物マスク層３２４は、フィン３０４－３を使用して設けられたｎＦＥＴに面しているＳＲＡＭのｐＦＥＴ側を保護する）。ダミー酸化物マスク層３２４は、リソグラフィおよびエッチングまたは他の好適な技術を使用して形成およびパターニングすることができる。
ダミー酸化物マスク層３２４は、ポリアリレート樹脂、エポキシ樹脂、フェノール樹脂、ポリアミド樹脂、ポリイミド樹脂、不飽和ポリエステル樹脂、ポリフェニレンエーテル樹脂、ポリフェニレンスルファイド樹脂、ベンゾシクロブテン（ＢＣＢ）などの有機平坦化層（ＯＰＬ）材料から形成することができる。ダミー酸化物マスク層３２４は、スピンオン・コーティングまたは他の好適な処理を使用して形成することができる。ダミー酸化物マスク層３２４は、ＳＴＩ領域３０６の上に形成されたチャネル保護ライナ３１２の頂部から測定して、６０～２００ｎｍの範囲内の高さまたは垂直厚さ（Ｙ－Ｙ’方向）を有することができる。ＥＧマスク層３２４の幅または水平厚さ（Ｘ－Ｘ’方向）は、フィン３０４－４の幅およびフィン３０４－３および３０４－４間の間隔などに基づいて変動することができる。図７に示すように、ダミー酸化物マスク層３２４は、フィン３０４－４の上のナノシート積層体の頂部の中間から、フィン３０４－３および３０４－４間のＳＴＩ領域３０６の中間へ延びる。
ダミー酸化物マスク層３２４がパターニングされた後、パターニングされたダミー酸化物マスク層３２４によって露出されたチャネル保護ライナ３１２が、等方性の酸化物乾式エッチング・プロセスなどを使用して除去される。
図８は、パターニングされたダミー酸化物マスク層３２４の除去（たとえば、灰化を使用）、およびそれに続くナノシート積層体の犠牲層３０８の材料（たとえば、ＳｉＧｅ）の選択的エピタキシャル成長３２６後の図７の構造体の側面断面図８００を示す。図示のように、材料３２６は、残りのチャネル保護ライナ３１２によって覆われていないナノシート積層体の露出面の上に成長する。材料３２６のエピタキシャル成長は、５～３０ｎｍの範囲内の均一の厚さを有することができる。
図９は、自己整合分離層３２８の形成後の図８の構造体の側面断面図９００を示す。自己整合分離層３２８は、ＳｉＯ２、ＳｉＮ、ＳｉＯＣＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＢＣＮなどの誘電体材料から形成することができる。自己整合分離層３２８は、間隙内へ誘電体材料を堆積させ、それに続いて、上述したように暴露された材料３２６の頂面のレベルまで再びエッチングすることによって形成することができる。分離層３２８は、ＳＴＩ領域３０６の上の材料３２６と残りのチャネル保護ライナ３１２との間の間隙を充填するため、自己整合する。
図１０は、自己整合分離層３２８および材料３２６の頂部の上のＯＰＬ３３０の形成後の図９の構造体の側面断面図１０００を示す。ＯＰＬ３３０は、ダミー酸化物マスク層３２４に関して上述したものに類似の材料を使用して、スピンオン・コーティングを使用して形成することができる。ＯＰＬ３３０は、２０～１００ｎｍの範囲内の高さまたは垂直厚さ（Ｙ－Ｙ’方向）を有することができる。
図１１は、ＯＰＬ３３０内のゲート・カットのパターニング後の図１０の構造体の側面断面図１１００を示す。より詳細には、図１１は、論理領域３０１内のＯＰＬ３３０に形成された対称ゲート・カット１１０１、およびＳＲＡＭ領域３０３内のＯＰＬ３３０に形成された非対称ゲート・カット１１０３を示す。対称ゲート・カット１１０１および非対称ゲート・カット１１０３は、ＯＰＬ３３０の上にマスクをパターニングし、ＯＰＬ３３０の露出部分をエッチングして、下にある自己整合分離層３２８の部分を暴露することによって形成することができる。対称ゲート・カット１１０１および非対称ゲート・カット１１０３は、リソグラフィを使用して画定することができる。非対称ゲート・カット１１０３は、自己整合分離層３２８の部分を露出させる。分離層３２８は自己整合し、したがって非対称ゲート・カット１１０３は、自己整合されたように見える。本明細書に別途記載するように、いくつかの実施形態では、非対称ゲート・カット１１０３は、ＳＲＡＭのｎＦＥＴデバイスを提供するフィン３０４－３と、ＳＲＡＭのｐＦＥＴデバイスを提供するフィン３０４－４との間に形成することができる。自己整合分離層３２８のうち、非対称ゲート・カット１１０３によって露出された部分は、フィン３０４－４の上のナノシート積層体に近接しており、したがって非対称ゲート・カット１１０３を自己整合非対称ゲート・カットと呼ぶことができる。
対称ゲート・カット１１０１は、論理領域３０１内のフィン３０４－１および３０４－２間に形成された自己整合分離層３２８を露出させる。対称ゲート・カット１１０１は、１５～３５ｎｍの範囲内の幅または水平厚さ（Ｘ－Ｘ’方向）を有することができる。
非対称ゲート・カット１１０３は、図示のように、残りのチャネル保護ライナ３１２の上に形成された自己整合分離層３２８の少なくとも一部分を露出させる。非対称ゲート・カット１１０３は、１５～３５ｎｍの範囲内の幅または水平厚さ（Ｘ－Ｘ’方向）を有することができる。
図１２は、誘電体材料３３２による対称ゲート・カット１１０１および非対称ゲート・カット１１０３の充填後の図１１の構造体の側面断面図１２００を示す。誘電体材料３３２は、ＳｉＮ、ＳｉＣＯ、ＳｉＣ、または別の好適な材料を含むことができる。
図１３は、ＯＰＬ３３０および犠牲材料（たとえば、犠牲ナノシート３０８および材料３２６）の除去後の図１２の構造体の側面断面図１３００を示す。ＯＰＬ３３０は、灰化を使用して除去することができる。犠牲材料（たとえば、３０８および３２６）は、選択的エッチングを使用して除去される。
図１４は、ゲート構造体３３４の形成（たとえば、置換金属ゲート（ＲＭＧ）プロセスを使用）後の図１３の構造体の側面断面図１４００を示す。ゲート構造体３３４は、共形に堆積されたゲート誘電体層を含むことができ、それに続いてゲート導体層が形成される。
ゲート誘電体層は、高誘電率の誘電体材料から形成することができる。高誘電率材料の例には、それだけに限定されるものではないが、酸化ハフニウム（ＨｆＯ２）、ハフニウム・シリコン酸化物（Ｈｆ－Ｓｉ－Ｏ）、ハフニウム・シリコン酸窒化物（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、アルミン酸ランタン（ＬａＡｌＯ３）、酸化ジルコニウム（ＺｒＯ２）、ジルコニウム・シリコン酸化物、ジルコニウム・シリコン酸窒化物、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、バリウム・ストロンチウム・チタン酸化物、バリウム・チタン酸化物、ストロンチウム・チタン酸化物、酸化イットリウム（Ｙ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、鉛スカンジウム・タンタル酸化物、および亜鉛ニオブ酸鉛などの金属酸化物が含まれる。高誘電率材料は、ランタン（Ｌａ）、アルミニウム（Ａｌ）、およびマグネシウム（Ｍｇ）などのドーパントをさらに含むことができる。ゲート誘電体層は、１ｎｍ～４ｎｍの範囲内の均一の厚さを有することができる。
ゲート導体層は、金属ゲートまたは仕事関数金属（ＷＦＭ）を含むことができる。いくつかの実施形態では、ゲート導体層は、原子層堆積（ＡＬＤ）または別の好適なプロセスを使用して形成される。ｎＦＥＴデバイスの場合、ゲート導体層に対するＷＦＭは、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン・アルミニウム（ＴｉＡｌ）、チタン・アルミニウム炭素（ＴｉＡｌＣ）、ＴｉおよびＡｌ合金の組合せ、障壁層（たとえば、窒化チタン（ＴｉＮ）または別の好適な材料）を含む積層体、それに続いて上述したＷＦＭ材料のうちの１つまたは複数などとすることができる。ｐＦＥＴデバイスの場合、ゲート導体に対するＷＦＭは、ＴｉＮ、窒化タンタル（ＴａＮ）、または別の好適な材料とすることができる。いくつかの実施形態では、ｐＦＥＴのＷＦＭは、金属積層体を含むことができ、より厚い障壁層（たとえば、ＴｉＮ、ＴａＮなど）が形成され、それに続いてＴｉ、Ａｌ、ＴｉＡｌ、ＴｉＡｌＣ、またはＴｉおよびＡｌ合金の任意の組合せなどのＷＦＭが形成される。所望される場合、様々な他の材料をゲート導体層に使用することもできることを理解されたい。
図３～図１４に関連して上述した処理は、対称および非対称両方の自己整合ゲート分離を有する構造体（たとえば、集積回路）の形成を可能にすることが有利である。ゲート・カット領域の場合、追加のゲート・カット構造体が、自己整合ゲート分離の上に形成される。非対称の自己整合ゲート分離の場合、ナノシート積層体の頂部の上に、分離構造体の何らかの頂部が形成される。
自己整合ゲート分離を形成するプロセスは、チャネル保護ライナ（たとえば、ダミー酸化物層３１２）を形成することと、マスク（たとえば、ダミー酸化物マスク３２２）を使用して、チャネル保護ライナの少なくとも一部を保護し、保護されていないライナを除去して、ナノシート積層体のチャネルを露出させることとを含む。ナノシート積層体の露出チャネルの上に、犠牲ライナ（たとえば、材料３２６）が形成され、それに続いて自己整合ゲート分離（たとえば、自己整合ゲート分離層３２８）が形成される。自己整合ゲート分離および犠牲ライナの上に、犠牲材料（たとえば、ＯＰＬ３３０）が形成され、それに続いて犠牲材料内へゲート・カット（たとえば、対称ゲート・カット１１０１および非対称ゲート・カット１１０３）が形成される。次いで、犠牲材料および犠牲ライナは除去され、それに続いてＲＭＧ処理を行って、ゲート構造体を形成する。
いくつかの実施形態では、半導体構造体を形成する方法は、基板の頂面の上に複数のフィンを形成することと、複数のフィンを取り囲んで基板の頂面の上にＳＴＩ領域を形成することと、複数のフィンの上にチャネル材料の複数のナノシート積層体を形成することとを含み、複数のナノシート積層体は、１つまたは複数のナノシートＦＥＴのためのチャネルを提供する。この方法はまた、複数のフィンのうちの第１のフィンの上に形成された複数のナノシート積層体のうちの第１のナノシート積層体の側壁および頂面の少なくとも一部分の上にチャネル保護ライナを形成することを含み、チャネル保護ライナは、ＳＴＩ領域のうち、第１のナノシート積層体の側壁の部分から、複数のフィンのうちの第２のフィンの上に形成された複数のナノシート積層体のうちの第２のナノシート積層体の方へ延びる部分の上に、さらに形成される。この方法は、複数のナノシート積層体のうち、チャネル保護ライナによって露出された部分を取り囲んで、複数のゲート積層体を形成することと、チャネル保護ライナの上に少なくとも１つの非対称の自己整合ゲート分離構造体を形成することと、ＳＴＩ領域のうち、複数のフィンのうちの第３のフィンと複数のフィンのうちの第４のフィンとの間の部分の上に、少なくとも１つの対称の自己整合ゲート分離構造体を形成することとをさらに含む。
チャネル保護ライナの上に形成された非対称の自己整合ゲート分離構造体は、第１のナノシート積層体の側壁を取り囲むチャネル保護ライナに隣接して形成された第１の部分と、第１のナノシート積層体の頂面の部分を取り囲むチャネル保護ライナの頂面の上に形成された第２の部分とを備えることができる。
第１のナノシート積層体および第２のナノシート積層体は、少なくとも１つのＳＲＡＭデバイス構造体のナノシートＦＥＴのためのナノシート・チャネルを提供する。第１のナノシート積層体は、ｐＦＥＴのためのナノシート・チャネルを提供することができ、第２のナノシート積層体は、ｎＦＥＴのためのナノシート・チャネルを提供する。複数のナノシート積層体のうち、第３のフィンの上に形成された第３のナノシート積層体、および複数のナノシート積層体のうち、第４のフィンの上に形成された第４のナノシート積層体は、１つまたは複数の論理デバイス構造体のナノシートＦＥＴのためのナノシート・チャネルを提供することができる。
チャネル保護ライナを形成することは、複数のナノシート積層体を取り囲んで、複数のフィン間のＳＴＩ領域の上にチャネル保護ライナを形成することと、チャネル保護ライナの上にダミー・ゲート構造体を形成することと、ダミー・ゲート構造体の上にゲート・ハード・マスクをパターニングすることと、ダミー・ゲート構造体のうち、パターニングされたゲート・ハード・マスクによって露出された部分を除去することとを含むことができる。チャネル保護ライナを形成することは、ダミー・ゲート構造体の除去によって形成された空間内にソース／ドレイン領域を形成することと、ダミー・ゲート構造体の残り部分を除去することとをさらに含むことができる。チャネル保護ライナを形成することは、チャネル保護ライナのうち、第１のナノシート積層体の側壁および頂面の部分を取り囲む部分、ならびにＳＴＩ領域のうち、第１のナノシートの側壁の部分から第２のナノシート積層体の方へ延びる部分の上に、マスク層をパターニングすることと、チャネル保護ライナのうち、パターニングされたマスク層によって露出された部分を除去することとをさらに含むことができる。
複数のナノシート積層体を形成することは、交互の犠牲材料層およびチャネル材料層を形成することを含むことができ、この方法は、複数のナノシート積層体のうち、チャネル保護ライナによって露出された部分の上に、追加の犠牲材料を選択的に成長させることをさらに含むことができる。非対称の自己整合ゲート分離構造体および対称の自己整合ゲート構造体を形成することは、追加の犠牲材料を取り囲んで構造体の上に分離材料を形成することを含むことができる。非対称の自己整合ゲート分離構造体および対称の自己整合ゲート構造体を形成することは、分離材料および追加の犠牲材料の上にＯＰＬを形成することをさらに含むことができる。非対称の自己整合ゲート分離構造体および対称の自己整合ゲート構造体を形成することは、ＯＰＬをパターニングして、（ｉ）非対称の自己整合ゲート分離構造体のためのチャネル保護ライナの上に形成された分離材料の少なくとも一部分、ならびに（ｉｉ）対称の自己整合ゲート分離構造体のための第３および第４のナノシート積層体間のＳＴＩ領域の上に形成された分離材料の少なくとも一部分を露出させることをさらに含むことができる。非対称の自己整合ゲート分離構造体および対称の自己整合ゲート構造体を形成することは、ＯＰＬをパターニングすることによって露出された領域内に追加の分離材料を充填することをさらに含むことができる。
複数のゲート積層体を形成することは、ＯＰＬ、ナノシート・チャネル積層体の犠牲材料、および追加の犠牲材料を除去することを含む。複数のゲート積層体を形成することは、ＯＰＬ、ナノシート・チャネル積層体の犠牲材料、および追加の犠牲材料の除去によって形成された空間内に、ゲート誘電体およびゲート導体を形成することをさらに含むことができる。
いくつかの実施形態では、半導体構造体は、基板と、基板の頂面の上に配置された複数のフィンと、複数のフィンを取り囲んで基板の頂面の上に配置されたＳＴＩ領域と、複数のフィンの上に配置されたチャネル材料の複数のナノシート積層体とを備え、複数のナノシート積層体は、１つまたは複数のナノシートＦＥＴのためのチャネルを提供する。半導体構造体はまた、複数のフィンのうちの第１のフィンの上に配置された複数のナノシート積層体のうちの第１のナノシート積層体の側壁および頂面の少なくとも一部分の上に配置されたチャネル保護ライナを備え、チャネル保護ライナは、ＳＴＩ領域のうち、第１のナノシート積層体の側壁の部分から、複数のフィンのうちの第２のフィンの上に配置された複数のナノシート積層体のうちの第２のナノシート積層体の方へ延びる部分の上に、さらに配置される。半導体構造体は、複数のナノシート積層体のうち、チャネル保護ライナによって露出された部分を取り囲む複数のゲート積層体と、チャネル保護ライナの上に配置された少なくとも１つの非対称の自己整合ゲート分離構造体と、ＳＴＩ領域のうち、複数のフィンのうちの第３のフィンと複数のフィンのうちの第４のフィンとの間の部分の上に配置された少なくとも１つの対称の自己整合ゲート分離構造体とをさらに備える。
チャネル保護ライナの上に配置された非対称の自己整合ゲート分離構造体は、第１のナノシート積層体の側壁を取り囲むチャネル保護ライナに隣接して配置された第１の部分と、第１のナノシート積層体の頂面の部分を取り囲むチャネル保護ライナの頂面の上に配置された第２の部分とを備えることができる。
第１のナノシート積層体および第２のナノシート積層体は、少なくとも１つのＳＲＡＭデバイス構造体のナノシートＦＥＴのためのナノシート・チャネルを提供することができる。第１のナノシート積層体は、ｐＦＥＴのためのナノシート・チャネルを提供することができ、第２のナノシート積層体は、ｎＦＥＴのためのナノシート・チャネルを提供する。複数のナノシート積層体のうち、第３のフィンの上に配置された第３のナノシート積層体、および複数のナノシート積層体のうち、第４のフィンの上に配置された第４のナノシート積層体は、１つまたは複数の論理デバイス構造体のナノシートＦＥＴのためのナノシート・チャネルを提供することができる。
いくつかの実施形態では、集積回路は、上述した半導体構造体を備えるナノシートＦＥＴ構造体を備える。
これらの図に示す様々な層、構造体、および領域は概略図であり、原寸に比例して描かれていないことを理解されたい。加えて、説明を容易にするために、半導体デバイスまたは構造体を形成するために一般に使用されるタイプの１つまたは複数の層、構造体、および領域は、所与の図に明示的に示されていないことがある。これは、明示的に示されていないあらゆる層、構造体、および領域が、実際の半導体構造体から省略されることを示唆するものではない。さらに、本明細書に論じる実施形態は、本明細書に図示および記載する特定の材料、特徴、および処理ステップに限定されるものではないことを理解されたい。特に、半導体処理ステップに関連して、本明細書に提供する説明は、機能的半導体集積回路デバイスを形成するために必要とされうる処理ステップのすべてを包含することを意図したものではないことが強調されるべきである。逆に、たとえば湿式洗浄およびアニーリング・ステップなど、半導体デバイスを形成する際に一般に使用される特定の処理ステップについては、説明の無駄をなくすために、本明細書では意図的に記載されていない。
さらに、これらの図全体にわたって、同じまたは類似の特徴、要素、または構造体を指すために、同じまたは類似の参照番号が使用され、したがって、同じまたは類似の特徴、要素、または構造体の詳細な説明は、これらの図の各々に対して繰り返されていない。本明細書では、厚さ、幅、百分率、範囲などに関連する「約」または「実質的に」という用語は、厳密であることではなく、近接または近似を示すことを意味することを理解されたい。たとえば、本明細書では、「約」または「実質的に」という用語は、記載されている量の±５％、好ましくは２％未満または１％以下などの小さい誤差範囲が存在することを示唆する。
上記の説明では、異なる要素に対する様々な材料および寸法が提供されている。別途記載されない限り、そのような材料は、例示のみを目的として与えられており、実施形態が所与の特有の例のみに限定されるものではない。同様に、別途記載されない限り、あらゆる寸法は、例示を目的として与えられており、実施形態が所与の特有の寸法または範囲のみに限定されるものではない。
上述した技術による半導体デバイスおよびその形成方法は、様々な応用例、ハードウェア、または電子システム、あるいはその組合せで用いることができる。本発明の実施形態を実施するのに好適なハードウェアおよびシステムには、それだけに限定されるものではないが、パーソナルコンピュータ、通信ネットワーク、電子商取引システム、携帯型通信デバイス（たとえば、携帯電話およびスマートフォン）、固体状態媒体記憶デバイス、機能的回路などを含むことができる。これらの半導体デバイスを組み込むシステムおよびハードウェアが、本発明の実施形態で企図される。本明細書に提供される教示を考慮すると、当業者であれば、本発明の実施形態の他の実装および応用例を企図することが可能である。
いくつかの実施形態では、上述した技術は、たとえば相補形金属酸化膜半導体（ＣＭＯＳ）、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、またはフィン電界効果トランジスタ（ＦｉｎＦＥＴ）、あるいはその組合せを必要としまたは他の形で利用することができる半導体デバイスに関連して使用される。非限定的な例として、半導体デバイスは、それだけに限定されるものではないが、ＣＭＯＳ、ＭＯＳＦＥＴ、およびＦｉｎＦＥＴデバイス、ならびに／またはＣＭＯＳ、ＭＯＳＦＥＴ、および／もしくはＦｉｎＦＥＴ技術を使用する半導体デバイスを含むことができる。
上述した様々な構造体は、集積回路内で実施することができる。その結果得られる集積回路チップは、生ウエハの形で（すなわち、複数のパッケージされていないチップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージされた形成で、製作者が流通させることができる。後者の場合、チップは、単一のチップ・パッケージ（マザーボードに取り付けられたリードを有するプラスチック・キャリア、または他のより高レベルのキャリアなど）、またはマルチチップ・パッケージ（表面相互接続または埋込み相互接続の一方または両方を有するセラミック・キャリアなど）に取り付けられる。いずれにせよ、チップは次いで、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品の一部として、他のチップ、離散回路要素、または他の信号処理デバイス、あるいはその組合せと一体化される。最終製品は、玩具および他の低性能の応用例から、ディスプレイ、キーボード、または他の入力デバイス、および中央処理装置を有する高度なコンピュータ製品の範囲まで、集積回路チップを含む任意の製品とすることができる。
本発明の様々な実施形態の説明は、例示の目的で提示されたものであり、網羅的であること、または開示する実施形態に限定されることを意図したものではない。記載する実施形態の範囲から逸脱することなく、多くの変更形態および変形形態が、当業者には明らかである。本明細書で使用される術語は、実施形態の原理、実際的な応用例、もしくは市場で見られる技術に対する技術的改善について最もよく説明するために、または本明細書に開示する実施形態を当業者であれば理解することが可能になるように、選択されたものである。

Claims (21)

  1. 半導体構造体を形成する方法であって、
    基板の頂面の上に複数のフィンを形成することと、
    前記複数のフィンを取り囲んで前記基板の前記頂面の上にシャロー・トレンチ分離領域を形成することと、
    前記複数のフィンの上にチャネル材料の複数のナノシート積層体を形成することであり、前記複数のナノシート積層体が、１つまたは複数のナノシート電界効果トランジスタのためのチャネルを提供する、前記形成することと、
    前記複数のフィンのうちの第１のフィンの上に形成された前記複数のナノシート積層体のうちの第１のナノシート積層体の側壁の一部分および頂面の一部分の上にチャネル保護ライナを形成することであり、前記チャネル保護ライナが、前記シャロー・トレンチ分離領域のうち、前記第１のナノシート積層体の前記側壁の前記部分から、前記複数のフィンのうちの第２のフィンの上に形成された前記複数のナノシート積層体のうちの第２のナノシート積層体の方へ延びる部分の上に、さらに形成される、前記形成することと、
    前記複数のナノシート積層体のうち、前記チャネル保護ライナによって露出された部分を取り囲んで、複数のゲート積層体を形成することと、
    前記チャネル保護ライナの上に少なくとも１つの非対称の自己整合ゲート分離構造体を形成することと、
    前記シャロー・トレンチ分離領域のうち、前記複数のフィンのうちの第３のフィンと前記複数のフィンのうちの第４のフィンとの間の部分の上に、少なくとも１つの対称の自己整合ゲート分離構造体を形成することと
    を含む、方法。
  2. 前記チャネル保護ライナの上に形成された前記非対称の自己整合ゲート分離構造体が、
    前記第１のナノシート積層体の側壁を取り囲む前記チャネル保護ライナに隣接して形成された第１の部分と、
    前記第１のナノシート積層体の前記頂面の前記部分を取り囲む前記チャネル保護ライナの頂面の上に形成された第２の部分とを備える、請求項１に記載の方法。
  3. 前記第１のナノシート積層体および前記第２のナノシート積層体が、少なくとも１つのスタティック・ランダム・アクセス・メモリ・デバイス構造体のナノシート電界効果トランジスタのためのナノシート・チャネルを提供する、請求項１に記載の方法。
  4. 前記第１のナノシート積層体が、ｐ型ナノシート電界効果トランジスタのためのナノシート・チャネルを提供し、前記第２のナノシート積層体が、ｎ型ナノシート電界効果トランジスタのためのナノシート・チャネルを提供する、請求項３に記載の方法。
  5. 前記複数のナノシート積層体のうち、前記第３のフィンの上に形成された第３のナノシート積層体、および前記複数のナノシート積層体のうち、前記第４のフィンの上に形成された第４のナノシート積層体が、１つまたは複数の論理デバイス構造体のナノシート電界効果トランジスタのためのナノシート・チャネルを提供する、請求項３に記載の方法。
  6. 前記チャネル保護ライナを形成することが、
    前記複数のナノシート積層体を取り囲んで、前記複数のフィン間の前記シャロー・トレンチ分離領域の上に前記チャネル保護ライナを形成することと、
    前記チャネル保護ライナの上にダミー・ゲート構造体を形成することと、
    前記ダミー・ゲート構造体の上にゲート・ハード・マスクをパターニングすることと、
    前記ダミー・ゲート構造体のうち、前記パターニングされたゲート・ハード・マスクによって露出された部分を除去することと
    を含む、請求項１に記載の方法。
  7. 前記チャネル保護ライナを形成することが、
    前記ダミー・ゲート構造体の除去によって形成された空間内にソース／ドレイン領域を形成することと、
    前記ダミー・ゲート構造体の残り部分を除去することと
    をさらに含む、請求項６に記載の方法。
  8. 前記チャネル保護ライナを形成することが、
    前記チャネル保護ライナのうち、前記第１のナノシート積層体の前記側壁および前記頂面の前記部分を取り囲む部分、ならびに前記シャロー・トレンチ分離領域のうち、前記第１のナノシート積層体の前記側壁の前記部分から前記第２のナノシート積層体の方へ延びる前記部分の上に、マスク層をパターニングすることと、
    前記チャネル保護ライナのうち、前記パターニングされたマスク層によって露出された部分を除去することと
    をさらに含む、請求項７に記載の方法。
  9. 前記複数のナノシート積層体を形成することが、交互の犠牲材料層およびチャネル材料層を形成することを含み、前記複数のナノシート積層体のうち、前記チャネル保護ライナによって露出された部分の上に、追加の犠牲材料を選択的に成長させることをさらに含む、請求項８に記載の方法。
  10. 前記非対称の自己整合ゲート分離構造体および前記対称の自己整合ゲート分離構造体を形成することが、前記追加の犠牲材料を取り囲んで前記半導体構造体の上に分離材料を形成することを含む、請求項９に記載の方法。
  11. 前記非対称の自己整合ゲート分離構造体および前記対称の自己整合ゲート分離構造体を形成することが、前記分離材料および前記追加の犠牲材料の上に有機平坦化層を形成することをさらに含む、請求項１０に記載の方法。
  12. 前記非対称の自己整合ゲート分離構造体および前記対称の自己整合ゲート分離構造体を形成することが、前記有機平坦化層をパターニングして、（ｉ）前記非対称の自己整合ゲート分離構造体のための前記チャネル保護ライナの上に形成された前記分離材料の少なくとも一部分、ならびに（ｉｉ）前記対称の自己整合ゲート分離構造体のための前記第３および第４のナノシート積層体間の前記シャロー・トレンチ分離領域の上に形成された前記分離材料の少なくとも一部分を露出させることをさらに含む、請求項１１に記載の方法。
  13. 前記非対称の自己整合ゲート分離構造体および前記対称の自己整合ゲート分離構造体を形成することが、前記有機平坦化層をパターニングすることによって露出された領域内に追加の分離材料を充填することをさらに含む、請求項１２に記載の方法。
  14. 前記複数のゲート積層体を形成することが、前記有機平坦化層、ナノシート・チャネル積層体の前記犠牲材料、および前記追加の犠牲材料を除去することを含む、請求項１３に記載の方法。
  15. 前記複数のゲート積層体を形成することが、前記有機平坦化層、ナノシート・チャネル積層体の前記犠牲材料、および前記追加の犠牲材料の除去によって形成された空間内に、ゲート誘電体およびゲート導体を形成することをさらに含む、請求項１３に記載の方法。
  16. 半導体構造体であって、
    基板と、
    前記基板の頂面の上に配置された複数のフィンと、
    前記複数のフィンを取り囲んで前記基板の前記頂面の上に配置されたシャロー・トレンチ分離領域と、
    前記複数のフィンの上に配置されたチャネル材料の複数のナノシート積層体であり、１つまたは複数のナノシート電界効果トランジスタのためのチャネルを提供する前記複数のナノシート積層体と、
    前記複数のフィンのうちの第１のフィンの上に配置された前記複数のナノシート積層体のうちの第１のナノシート積層体の側壁の一部分および頂面の一部分の上に配置されたチャネル保護ライナであり、前記シャロー・トレンチ分離領域のうち、前記第１のナノシート積層体の前記側壁の前記部分から、前記複数のフィンのうちの第２のフィンの上に配置された前記複数のナノシート積層体のうちの第２のナノシート積層体の方へ延びる部分の上に、さらに配置された前記チャネル保護ライナと、
    前記複数のナノシート積層体のうち、前記チャネル保護ライナによって露出された部分を取り囲む複数のゲート積層体と、
    前記チャネル保護ライナの上に配置された少なくとも１つの非対称の自己整合ゲート分離構造体と、
    前記シャロー・トレンチ分離領域のうち、前記複数のフィンのうちの第３のフィンと複数のフィンのうちの第４のフィンとの間の部分の上に配置された少なくとも１つの対称の自己整合ゲート分離構造体と
    を備える、半導体構造体。
  17. 前記チャネル保護ライナの上に配置された前記非対称の自己整合ゲート分離構造体が、
    前記第１のナノシート積層体の側壁を取り囲む前記チャネル保護ライナに隣接して配置された第１の部分と、
    前記第１のナノシート積層体の前記頂面の前記部分を取り囲む前記チャネル保護ライナの頂面の上に配置された第２の部分と
    を備える、請求項１６に記載の半導体構造体。
  18. 前記第１のナノシート積層体および前記第２のナノシート積層体が、少なくとも１つのスタティック・ランダム・アクセス・メモリ・デバイス構造体のナノシート電界効果トランジスタのためのナノシート・チャネルを提供する、請求項１６に記載の半導体構造体。
  19. 前記第１のナノシート積層体が、ｐ型ナノシート電界効果トランジスタのためのナノシート・チャネルを提供し、前記第２のナノシート積層体が、ｎ型ナノシート電界効果トランジスタのためのナノシート・チャネルを提供する、請求項１８に記載の半導体構造体。
  20. 前記複数のナノシート積層体のうち、前記第３のフィンの上に配置された第３のナノシート積層体、および前記複数のナノシート積層体のうち、前記第４のフィンの上に配置された第４のナノシート積層体が、１つまたは複数の論理デバイス構造体のナノシート電界効果トランジスタのためのナノシート・チャネルを提供する、請求項１８に記載の半導体構造体。
  21. 集積回路であって、
    請求項１６ないし２０のいずれか一項に記載の半導体構造体を備えるナノシート電界効果トランジスタ構造体を備える、集積回路。
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