TWI615937B - 積體晶片及其製造方法 - Google Patents

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TWI615937B
TWI615937B TW105133837A TW105133837A TWI615937B TW I615937 B TWI615937 B TW I615937B TW 105133837 A TW105133837 A TW 105133837A TW 105133837 A TW105133837 A TW 105133837A TW I615937 B TWI615937 B TW I615937B
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彭士瑋
曾健庭
陳志良
賴志明
蕭錦濤
嚴永松
陳俊光
劉如淦
超源 楊
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供一種具有雙電源軌結構的積體晶片。積體晶片包括第一金屬內連線層，具有以第一方向延伸的第一下方金屬線。第二金屬內連線層，包括連接引腳，藉由第一介層孔層耦接至第一下方金屬線且以第二方向延伸於第一下方金屬線上方，第二方向垂直於第一方向。第三金屬內連線層，包括上方金屬線，以第一方向延伸於第一下方金屬線和連接引腳上方。上方金屬線藉由第二介層孔層耦接至連接引腳，第二介層孔層係配置位於第一介層孔層上方。藉由下方金屬佈線和上方金屬佈線減小連接至連接引腳的電流密度，從而減小電致遷移及/或壓降問題。

Description

積體晶片及其製造方法
本發明實施例係有關於一種積體晶片及其製造方法，特別係有關於具有雙電源軌結構的一種積體晶片及其製造方法。
在過去的四十年間，半導體製造業被更佳性能(例如提高處理速度，記憶容量等)，縮小的晶片面積，更長的電池壽命和更低的成本之持續需求推動著。因應於這種需求，半導體製造業持續不斷縮小半導體裝置的構件尺寸，使得現行的積體晶片可以包括配置在單一半導體晶片的數百萬甚至數十億個半導體元件。
依據本發明一些實施例，提供一種積體晶片。上述積體晶片包括一第一金屬內連線層，第一金屬內連線層具有以一第一方向延伸的一第一下方金屬線。上述積體晶片更包括一第二金屬內連線層，包括複數個連接引腳，上述多個連接引腳藉由一第一介層孔層耦接至上述第一下方金屬線，上述連接引腳以一第二方向延伸於上述第一下方金屬線的上方，且上述第二方向垂直於上述第一方向。上述積體晶片更包括一第三金屬內連線層，包括一上方金屬線，上述上方金屬線以上述第一 方向延伸於上述第一下方金屬線和上述多個連接引腳的上方。上述上方金屬線藉由一第二介層孔層耦接至上述多個連接引腳，上述第二介層孔層係配置位於上述第一介層孔層的上方。
依據本發明一些實施例，提供一種積體晶片。上述積體晶片包括複數個閘極結構，延伸配置於一半導體基板內的一主動區的上方。上述積體晶片更包括一第一金屬內連線層，包括延伸於上述多個閘極結構上方的一第一下方電源軌。上述積體晶片更包括一第二金屬內連線層，覆於(overlying)上述第一金屬內連線層之上且包括一第一組的連接引腳，跨越上述第一下方電源軌的一第一邊緣，以及一第二組的連接引腳，跨越上述第一下方電源軌的一第二邊緣，上述第二邊緣相反於上述第一邊緣。上述上述第一組的連接引腳和上述第二組的連接引腳電性耦接至上述第一下方電源軌。上述積體晶片更包括一第三金屬內連線層，包括覆於(overlying)上述第一下方電源軌之上的一上方電源軌，且電性耦接至上述第一組的連接引腳和上述第二組的連接引腳。
本發明一些實施例係有關於一種積體晶片的製造方法。上述積體晶片的製造方法包括形成一第一金屬內連線層，其包括以一第一方向延伸的一第一下方電源軌；以及形成一第二金屬內連線層，其包括電性耦接至上述第一下方電源軌且以一第二方向延伸的複數個金屬線。上述積體晶片的製造方法更包括依據一第一切割遮罩，切割一第一組複數個金屬線，以形成跨越上述第一下方電源軌的一第一邊緣的一第一組的 連接引腳；以及依據一第二切割遮罩，切割一第二組複數個金屬線，以形成跨越上述第一下方電源軌的一第二邊緣的一第二組的連接引腳。上述積體晶片的製造方法更包括形成一第三金屬內連線層，其具有一上方電源軌，上述上方電源軌電性耦接至上述第一組的連接引腳和上述第二組的連接引腳，其中上述上方電源軌係平行上述第一下方電源軌且位於上述第一下方電源軌上。
100、200、300、400、500、600‧‧‧積體晶片
102‧‧‧半導體基板
103‧‧‧第一邊緣
104‧‧‧第一金屬內連線層
104a‧‧‧第一下方金屬線
104b‧‧‧第二下方金屬線
105‧‧‧第二邊緣
106、108‧‧‧連接引腳
106a-106d‧‧‧第一組的連接引腳
107、111‧‧‧線
108a-108d‧‧‧第二組的連接引腳
109‧‧‧結構
110‧‧‧第三金屬內連線層
110a‧‧‧第一上方金屬線
110b‧‧‧第二上方金屬線
112‧‧‧第一方向
114‧‧‧第二方向
116‧‧‧導電介層孔
201a、201b‧‧‧雙電源軌
202‧‧‧井區
202a、202b‧‧‧井區
204‧‧‧閘極結構
206a‧‧‧第一下方電源軌
206b‧‧‧第二下方電源軌
208a‧‧‧第一上方電源軌
208b‧‧‧第二上方電源軌
210‧‧‧閘極間距
212‧‧‧第一間距
214‧‧‧第二間距
216‧‧‧第三間距
302‧‧‧中段製程結構
304‧‧‧金屬線軌
304a-304e‧‧‧金屬線軌
306a、306b‧‧‧第一導電介電孔
308‧‧‧第二導電介層孔
310、318、320、324、334‧‧‧剖面圖
312‧‧‧導電介層孔
312a‧‧‧第一層間介電層
312b‧‧‧第二層間介電層
312c‧‧‧第三層間介電層
312d‧‧‧第四層間介電層
312e‧‧‧第五層間介電層
314a-314d‧‧‧蝕刻停止層
316‧‧‧導電接觸
322a‧‧‧第一導電路徑
322b‧‧‧第二導電路徑
325‧‧‧主動區
326‧‧‧源/汲極區
328‧‧‧通道區
330‧‧‧閘極介電質
332‧‧‧閘極
401‧‧‧元件單元
401a‧‧‧第一元件單元
401b‧‧‧第二元件單元
401c‧‧‧第三元件單元
402、508、604‧‧‧元件單元高度
406‧‧‧引腳存取點
408‧‧‧金屬繞線結構
410‧‧‧連接點
412‧‧‧區域
502a-502c、602a-602c‧‧‧單元
504‧‧‧第一距離
506‧‧‧第二距離
510‧‧‧均勻繞線
604a-604c‧‧‧繞線
700、800、900、1100‧‧‧上視圖
802‧‧‧第二金屬內連線層
802a-802b‧‧‧金屬線
902‧‧‧第一複數個切割區
904‧‧‧第二複數個切割區
906‧‧‧末端至末端最小間距
908‧‧‧側邊至側邊最小間距
910‧‧‧邊角至邊角最小間距
1000、1010‧‧‧剖面圖
1002‧‧‧遮罩層
1004‧‧‧切割遮罩
1006‧‧‧開口
1008‧‧‧輻射
1012‧‧‧蝕刻劑
1200‧‧‧積體晶片的製造方法
1202、1204、1206、1208、1210、1212、1214、1216‧‧‧步驟
wa‧‧‧第一寬度
wb‧‧‧第二寬度
h‧‧‧高度
Pa1、Pa2、Pb1、Pb2‧‧‧間距
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖顯示本發明一些實施例的一積體晶片的一上視圖，上述積體晶片具有複數個連接引腳，上述積體晶片係配置上方金屬線(overlying metal wire)和下方金屬線(underlying metal wire)之間。
第2圖顯示本發明一些實施例的一積體晶片的一上視圖，其包括具有複數個連接引腳(connection pin)的一雙電源軌結構(dual power rail structure)。
第3A-3F圖顯示本發明其他實施例的一積體晶片，其包括具有複數個連接引腳的一雙電源軌結構。
第4圖顯示本發明一些實施例的一積體晶片，其包括具有複數個連接引腳的一雙電源軌結構。
第5-6圖顯示本發明一些實施例的一積體晶片的一上視 圖，上述積體晶片具有複數個電源軌結構，且電源軌結構具有複數個連接引腳。
第7-9、10A-10B、11圖顯示本發明一些實施例的一積體晶片的製造方法，上述積體晶片具有帶有複數個連接引腳的一雙電源軌結構。
第12圖顯示本發明一些實施例的一積體晶片的製造方法的製程流程圖，上述積體晶片具有帶有複數個連接引腳的一雙電源軌結構。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“下方的”、“上方”、“上方的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用 詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
積體晶片包括電源軌(power rail)，電源軌為金屬內連線，上述金屬內連線係配置於一後段製程(BEOL)內且於一積體晶片上用以對複數個電晶體元件提供一電壓位能。舉例來說，積體晶片通常包括維持在一接地電壓位能(VSS)的一第一電源軌和維持在一電源電壓位能(VDD)的第二電源軌。通常，電源軌會運行位於一第一金屬內連線(例如，一「M1」層)。然而，當積體晶片的尺寸縮小時，這種電源軌的尺寸也會縮小。已經理解的是，在新興技術節點中(例如，14nm，10nm，7nm，5nm等)這種小尺寸的電源軌會導至電源軌中的高電流密度。上述高電流密度可導致例如較大的電致遷移(electro-migration，EM)及/或壓降(IR)問題(起因於較小金屬內連線的高電阻)之可靠度問題。
本發明實施例係有關於一種積體晶片，其具有配置用以降低電流密度的一雙電源軌結構(dual power rail structure)。在本發明一些實施例中，上述積體晶片包括一第一金屬內連線層，其包括以一第一方向延伸的一下方金屬線(underlying metal wire)。一第二金屬內連線層，其包括複數個連接引腳(connection pin)，通過一第一介層孔層耦接至下方金屬線，且上述多個連接引腳以一第二方向延伸於下方金屬線的上方，且上述第二方向垂直於上述第一方向。一第三金屬內連線層，其包括一上方金屬線(overlying metal wire)，上述上方 金屬線延伸於下方金屬線和上述多個連接引腳的上方。上述上方金屬線通過一第二介層孔層耦接至上述多個連接引腳，上述第二介層孔係配置於上述第一介層孔層的上方。藉由連接上述多個連接引腳至上述下方金屬線和上述上方金屬線，可降低連接至上述連接引腳的電流密度，因而可降低電致遷移及/或壓降(IR)問題。
第1圖顯示本發明一些實施例的一積體晶片100的一上視圖，上述積體晶片具有複數個連接引腳，上述連接引腳係配置上方金屬線和下方金屬線之間。
上述積體晶片100包括一第一金屬內連線層104，其以一第一方向112延伸且位於一半導體基板102的上方。上述第一金屬內連線層104包括一第一下方金屬線104a和配置平行於第一下方金屬線104a的一第二下方金屬線104b。一第二金屬內連線層(包括連接引腳106和108)位於上述第一金屬內連線層104上。一第三金屬內連線層110，位於上述第二金屬內連線層上，且第三金屬內連線層110包括一覆於(overlying)第一下方金屬線104a之上的一第一上方金屬線110a，和覆於(overlying)第二下方金屬線104b之上的一第二上方金屬線110b。
上述第二金屬內連線層包括複數個連接引腳106和108，上述連接引腳106和108以垂直於第一方向112的一第二方向114延伸。上述多個連接引腳106和108係垂直地配置於第一金屬內連線層104和第三金屬內連線層110之間。上述多個連接引腳106和108係通過一第一組導電介層孔電性耦接至第一金屬內連線層104，上述第一組導電介層孔係配置於上述多個 連接引腳106和108下方(如之後圖示的導電介層孔116)，上述多個連接引腳106和108係通過一第二組導電介層孔116電性耦接至第三金屬內連線層110，上述第一組導電介層孔係配置於上述多個連接引腳106和108上方。舉例來說，上述多個連接引腳106和108係通過位於第一介層孔層上的導電介層孔連接至第一金屬內連線層104，且上述多個連接引腳106和108係通過位於第二介層孔層上的導電介層孔連接第三金屬內連線層110。上述多個連接引腳106和108從第一金屬內連線層104和第三金屬內連線層110之間延伸至橫向偏移於第一金屬內連線層104和第三金屬內連線層110的一位置。上述多個連接引腳106和108用以提供一電路元件(例如一金屬線、一主動區等)、第一金屬內連線層104和第三金屬內連線層110之間的一電性連接。
在本發明一些實施例中，上述多個連接引腳包括一第一組的連接引腳106a-106d和一第二組的連接引腳108a-108d。在本發明一些實施例中，第一組的連接引腳106a-106d和第二組的連接引腳108a-108d係交錯跨越第一下方金屬線104a的相反邊緣(opposing sides)及/或第二下方金屬線104b的相反邊緣，以對金屬線的相反邊緣提供連接。舉例來說，上述第一組的連接引腳106a-106d從覆於(overlying)第一下方金屬線104a之上的一第一末端延伸至偏移於第一下方金屬線104a的第一邊緣103的一第二末端。在本發明一些實施例中，第一組的連接引腳106a-106d的第一邊緣彼此對齊，且第一組的連接引腳106a-106d的第二邊緣彼此對齊(沿線107)。第二組的連接引腳108a-108d從覆於(overlying)第一下方金屬線 104a之上的一第一末端延伸至偏移於第一下方金屬線104a的第二邊緣105的一第二末端。在本發明一些實施例中，第二組的連接引腳108a-108d的第一邊緣彼此對齊，且第二組的連接引腳108a-108d的第二邊緣彼此對齊(沿線111)。
在本發明一些實施例中，上述多個連接引腳中的的一個或多個可具有不同的長度。在本發明一些實施例中，連接引腳的不同長度可能導致上述多個連接引腳中的的一個或多個會跨越第一金屬內連線層104的多於一個的邊緣及/或第一金屬內連線層104的多於一個的金屬線。舉例來說，上述多個連接引腳108c和108d的一個或多個具有多個長度，會導致連接引腳108c和108d跨越第一下方金屬線104a的相反邊緣及/或第二下方金屬線104b的相反邊緣。
將第一組的連接引腳106a-106d和第二組的連接引腳108a-108d兩者連接至第一金屬內連線層104和第三金屬內連線層110以形成一雙級電源結構(dual level power structure)，其允許利用第一金屬內連線層104和第三金屬內連線層110兩者來承載電源。這樣可降低連接至連接引腳106和108的電流密度，因而降低電致遷移及/或壓降問題(由於電源軌的低電阻)。
第2圖顯示本發明一些實施例的一積體晶片200的一上視圖，其包括具有複數個連接引腳的一雙電源軌結構。
上述積體晶片200包括一個或多個井區202，其分別包括一個或多個主動區。在本發明一些實施例中，其中上述積體晶片包括一鰭式場效電晶體(FinFET)元件，上述主動區可 包括從半導體基板102向外突出且藉由隔絕結構橫向隔開(例如，淺溝槽隔絕物(STI)區域)之一個或多個半導體材料鰭。在本發明一些實施例中，上述積體晶片200可包括多重井區，井區202a和202b，井區202a和202b被摻雜以具有不同摻雜類型(例如，n型摻雜製程和p型摻雜製程)來調變上述主動區的電特性。舉例來說，井區202a和202b可包括相反的摻雜類型(例如，配置於一p型基板內的一n型井區202a，其可包括一p型金屬氧化物半導體電晶體(PMOS)主動區，以及配置於一n型基板內的一p型井區202b，其可包括一n型金屬氧化物半導體電晶體(NMOS)主動區)。源/汲極區可配置於井區202a和202b的主動區中的半導體基板內。如同上述井區202a和202b，上述源/汲極區具有相反的摻雜類型。
上述井區202a和202b包括以一第一方向112延伸的主動區(具有源/汲極區)。複數個閘極結構204，沿垂直於第一方向112的一第二方向114延伸於上述井區202a和202b的上方。上述多個閘極結構204以一閘極間距210(例如，一接觸多晶矽間距)配置。
在本發明一些實施例中，雙電源軌201a和201b可配置位於上述井區202a和202b上方或相鄰上述井區202a和202b及/或上述井區202a和202b中的主動區。在本發明其他實施例中，雙電源軌201a和201b可配置偏離於上述井區202a和202b及/或上述井區202a和202b中的主動區的一位置。雙電源軌201a和201b分別包括平行配置的一第一下方電源軌206a和一第二下方電源軌206b，且第一下方電源軌206a和第二下方電 源軌206b位於上述多個閘極結構204的上方。雙電源軌201a和201b也分別包括平行配置的一第一上方電源軌208a和一第二上方電源軌208b，且第一上方電源軌208a和第二上方電源軌208b位於上述第一下方電源軌206a和第二下方電源軌206b的上方。在本發明一些實施例中，上述第一下方電源軌206a和第二下方電源軌206b位於第一金屬內連線層(例如，第一金屬線層(M1))中，同時上述第一上方電源軌208a和第二上方電源軌208b位於覆於其上(overlying)的第三金屬內連線層(例如，第三金屬線層(M3))內。
上述雙電源軌201a和201b分別配置為分配來自於積體晶片引腳的電壓位能至積體晶片200中的多個元件。在本發明一些實施例中，上述雙電源軌201a和201b位於不同電源網路(electrical nets)。舉例來說，在本發明一些實施例中，第一下方電源軌206a和第一上方電源軌208a可維持於一電源電壓(例如，VDD)，同時第二下方電源軌206b和第二上方電源軌208b可維持於一接地電壓(例如，VSS)。
一第二金屬內連線層(例如，一第二金屬線層(M2))，配置垂直位於第一金屬內連線層和第三金屬內連線層之間。上述第二金屬內連線層包括複數個連接引腳106和108。上述多個連接引腳106和108包括一第一組的連接引腳106a-106d和一第二組的連接引腳108a-108d。上述第一組的連接引腳106a-106d跨越上述第一下方電源軌206a和第二下方電源軌206b的一第一邊緣，同時第二組的連接引腳108a-108d跨越上述第一下方電源軌206a和第二下方電源軌206b之相反於 第一邊緣的第二邊緣。
上述多個連接引腳106和108連接至上述雙電源軌201a和201b。舉例來說，連接引腳106a-106b和連接引腳108a-108b通過導電介層孔(例如，導電介層孔116)電性連接至第一下方電源軌206a和第一上方電源軌208a。類似地，連接引腳106c-106d和1連接引腳108c-108d通過導電介層孔(例如，導電介層孔116)電性連接至第二下方電源軌206b和第二上方電源軌208b。上述第一組的連接引腳106a-106d包括連接引腳106a和106b，其配置提供雙電源軌201a和上述井區202a內的半導體元件之間的電性連接(配置於雙電源軌201a的一第一側的第一主動區)。上述第二組的連接引腳108a-108d包括連接引腳108c和108d，其配置提供雙電源軌201b和上述井區202b內之半導體元件之間的電性連接(配置於雙電源軌201b的一第二側的第二主動區)。
在本發明一些實施例中，上述多個連接引腳106和108，可以一間距配置，上述間距係配置以提供繞線的存取，上述繞線將位於主動區內的元件連接至一上方金屬層(意即，在自動置放和繞線(auto place and routing)期間防止引腳存取錯誤問題)。舉例來說，跨越下方電源軌(例如，第一下方電源軌206a或第二下方電源軌206b)的第一邊緣的連接引腳106a-106b以第一間距212配置。跨越第一下方電源軌206a的第一邊緣的連接引腳106a-106b係相對於跨越第二下方電源軌206b的第一邊緣(背對第一下方電源軌206a的第一邊緣)的連接引腳106c-106d以一第二間距214配置(意即，連接引腳跨越位於 一不同電源網路之一電源軌)，且第二間距214小於第一間距212。跨越第一下方電源軌206a的第一邊緣的連接引腳106a-106b係相對於跨越第一下方電源軌206a的第二邊緣的連接引腳108a-108b以一第三間距216配置，上述第三間距216小於第一間距212且大於第二間距214。
在本發明一些實施例中，上述第一間距212等於閘極間距210的第一偶數倍(意即，第一間距212=閘極間距210 x 2n1，其中n1
Figure TWI615937BD00001
1)，上述第二間距214等於上述多個閘極結構的間距(閘極間距210)的第二偶數倍(小於第一偶數)(意即，第二間距214=閘極間距210 x 2n2，其中n2
Figure TWI615937BD00002
1)，且上述第三間距216等於上述多個閘極結構的間距(閘極間距210)的一奇數倍(意即，第三間距216=閘極間距210 x(2n3+1)，其中n3
Figure TWI615937BD00003
0)。舉例來說，上述第一間距212可等於閘極間距210(例如，接觸多晶矽間距(contact poly pitch))的十八倍，上述第二間距214等於閘極間距的二倍，且上述第三間距216等於閘極間距的三倍。
第3A-3F圖顯示本發明其他實施例的一積體晶片，其包括具有複數個連接引腳的一雙電源軌結構。
第3A圖顯示本發明其他實施例的一積體晶片300，其具有一雙電源軌結構。
上述積體晶片300包括井區202a-202b，井區202a-202b具有主動區，上述主動區包括以一第一方向112延伸之複數個源/汲極區。複數個中段製程(以下簡稱MOL)結構302係配置位於井區202a-202b上方。上述多個MOL結構302沿一第 二方向114延伸且位於相鄰的閘極結構204之間。在本發明不同實施例中，MOL結構302可包括一導電金屬(例如鎢、銅、鈷等)。
一第一金屬內連線層，係配置位於上述多個閘極結構204上方。上述第一金屬內連線層包括一第一下方電源軌206a、一第二下方電源軌206b，以及一個或多個金屬線軌304配置位於上述第一下方電源軌206a和第二下方電源軌206b(沿第二方向114)之間。一第二金屬內連線層，係配置位於第一金屬內連線層上方，且包括複數個連接引腳106和108。一第三金屬內連線層，係配置位於第二金屬內連線層上方，且包括覆於(overlying)第一下方電源軌206a之上的一第一上方電源軌208a以及覆於(overlying)第二下方電源軌206b之上的第二上方電源軌208b。在本發明一些實施例中，上述第三金屬內連線層也可包括多個金屬線軌，上述多個金屬線軌係延伸平行於上方電源軌，且位於井區202a-202b上方。
上述多個連接引腳106和108，從MOL結構302上方延伸至第一下方電源軌206a和第二下方電源軌206b以及第一上方電源軌208a和第二上方電源軌208b之間。在本發明一些實施例中，第一下方電源軌206a具有一第一寬度wa，且第一上方電源軌208a具有一第二寬度wb，且第二寬度wb小於第一寬度wa。在本發明一些實施例中，上述一個或多個金屬線軌304的寬度可小於第一下方電源軌206a和第二下方電源軌206b的寬度。
第3B圖顯示沿第3A圖的一第一切線B-B’的剖面圖，其顯示本發明一些實施例的積體晶片300的一剖面圖310。
如剖面圖310所示，上述MOL結構302係配置位於井區202(第2圖)之上。在本發明一些實施例中，上述MOL結構302可被局限於(第一)井區202a上(意即，橫向偏移第一下方電源軌206a)。
一第一層間介電層(ILD layer)312a，係配置位於半導體基板102上方且橫向圍繞MOL結構302。一導電接觸316，係設置於第二層間介電層312b中且覆於(overlying)第一層間介電層312a之上。上述導電接觸316將MOL結構302連接至配置於第三層間介電層312c內且覆於(overlying)第二層間介電層312b之上的(第一)金屬線軌304。(第一)金屬線軌304進一步通過配置於第四層間介電層312d內且覆於(overlying)第三層間介電層312c之上的第一導電介電孔306a連接至連接引腳106a。上述連接引腳106a將(第一)金屬線軌304連接至第一下方電源軌206a(藉由第一導電介電孔306b)和連接至配置於第五層間介電層312e內且覆於(overlying)第四層間介電層312d之上的第一上方電源軌208a(藉由第二導電介電孔308)。
在本發明一些實施例中，可藉由蝕刻停止層314a-314d隔開相鄰的層間介電層312a-312e。舉例來說，第一層間介電層312a可藉由(第一)蝕刻停止層314a與第二層間介電層312b垂直隔開，且第二層間介電層312b可藉由(第二)蝕刻停止層314b與第三層間介電層312c垂直隔開等等。舉例來說，在本發明不同實施例中，蝕刻停止層314a-314d包括可包括一氮化物，例如氮化矽。
第3C圖顯示沿第3A圖的一第二切線C-C’的剖面 圖，其顯示本發明一些實施例的積體晶片300的一剖面圖318。
如剖面圖318所示，上述MOL結構302從(第一)井區202a的上方延伸至第一下方電源軌206a下方的一位置。上述MOL結構302藉由一導電接觸316連接至第二下方電源軌206b，上述導電接觸316係橫向偏移於(第一)井區202a。在本發明一些實施例中，上述第二金屬內連線層可包括一結構109，上述結構109延伸位於第一井區202a上方且不連接至覆於(overlying)(第一)井區202a之上的導電接觸。在本發明一些實施例中，上述結構109會滿足最小面積設計要求(minimum area design requirements)。
第3D圖顯示沿第3A圖的一第三切線D-D’的剖面圖，其顯示本發明一些實施例的積體晶片300的一剖面圖320。
如剖面圖320所示，上述MOL結構302從(第二)井區202b的上方延伸至第二下方電源軌206b下方的一位置。上述MOL結構302藉由一第一導電路徑322a和一第二導電路徑322b連接至第二上方電源軌208b，上述第一導電路徑322a和一第二導電路徑322b延伸穿過第二金屬層108c以進一步改善壓降/電致遷移(IR/EM)問題。
第3E圖顯示沿第3A圖的一第四切線E-E’的剖面圖，其顯示本發明一些實施例的積體晶片300的一剖面圖324。
如剖面圖324所示，上述第一井區202a包括一主動區325，其包括複數個源/汲極區326。上述多個源/汲極區326包括重摻雜區(例如，源/汲極區326的摻雜濃度大於圍繞源/汲極區326半導體基板102的摻雜濃度)且藉由通道區328彼此橫 向隔開。在本發明一些實施例中，上述第一井區202a可包括與半導體基板102和源/汲極區326相反的導電類型(例如，形成於一p型基板內的一n型井區可包括一p型金屬氧化物半導體電晶體(PMOS)主動區中的p型源/汲極區)。
上述MOL結構302係配置位於源/汲極區326的上方，同時複數個閘極結構204係配置位於通道區328上方。在本發明一些實施例中，上述多個閘極結構204可分別包括一閘極332，其通過一閘極介電質330與半導體基板102隔開。在本發明不同實施例中，上述閘極332可包括多晶矽或一金屬(例如，鋁)。在本發明不同實施例中，上述閘極介電質330可包括一氧化物(例如，二氧化矽)或一高介電常數材料(high-k material)。在本發明一些實施例中，上述多個閘極結構204和上述MOL結構302可具有接近相同的高度h。
第3F圖顯示沿第3A圖的一第四切線F-F’的剖面圖，其顯示本發明一些實施例的積體晶片300的一剖面圖334。
如剖面圖334所示，上述金屬線軌304也可連接至閘極結構204以做為用一電晶體元件的輸入和輸出訊號的輸入和輸出引腳(input and output pins)。
第4圖顯示本發明一些實施例的一積體晶片400，其具有帶有複數個連接引腳的一雙電源軌結構。
上述積體晶片400包括一第一金屬內連線層，其具有第一下方電源軌206a和第二下方電源軌206b，上述第一下方電源軌206a和第二下方電源軌206b係分別位於相鄰的元件單元401之間。舉例來說，第一下方電源軌206a係配置位於一第 一元件單元401a和一第二元件單元401b之間，且第二下方電源軌206b係配置位於第二元件單元401b和一第三元件單元401c之間。一元件單元高度402，從一第一下方電源軌206a的一中心延伸至第二下方電源軌206b的一中心。在本發明一些實施例中，上述第一金屬內連線層包括以第一方向112延伸且位於第一下方電源軌206a和第二下方電源軌206b之間的五個金屬線軌304a-304e。
一第二金屬內連線層，包括用於元件電源的複數個連接引腳106和108(例如，將VDD或VSS耦接至一個或多個元件的複數個連接引腳)，連接引腳106和108係配置位於第一金屬內連線層上方。在本發明一些實施例中，用於元件電源的上述多個連接引腳106和108係藉由配置於連接點410的介層孔連接至一井區202a或202b內的電晶體元件。上述多個連接引腳106和108係配置用以將井區202a或202b內的電晶體元件電性耦接至第一下方電源軌206a和第二下方電源軌206b和配置於第三金屬內連線層上的第一上方電源軌208a和第二上方電源軌208b，第三金屬內連線層覆於(overlying)第二金屬內連線層之上。
在本發明一些實施例中，可配置上述連接引腳106和108使其佔據第一金屬線軌(例如，用於引腳106a的金屬線軌304a和用於引腳108c的金屬線軌304e)，同時留下一個或多個可存取的金屬線軌用以於引腳存取點406置放介層孔，因而允許來自井區202之主動區內的半導體元件的元件訊號繞線(例如，位於一個或多個金屬線軌上或位於上方金屬內連線層 上)。在本發明一些實施例中，連接引腳106和108配置位於一元件單元401內，元件單元401係配置用於提供多個不同的引腳存取點406，引腳存取點406位於可放置介層孔的位置以允許元件訊號繞線，因而允許訊號繞線的彈性。
在本發明一些實施例中，藉由一個或多個金屬線軌，將連接至連接引腳106和108的上述金屬線軌與用於元件訊號繞線的金屬線軌隔開，以避免電性短路。舉例來說，可配置連接引腳106和108以佔據金屬線軌304a，金屬線軌304c-304e可用於元件訊號繞線，且留下金屬線軌304b未被佔據，以避免元件電源和訊號繞線發生電性短路。
在本發明一些實施例中，上述第二金屬內連線層也可包括一金屬繞線結構408，其係連接至元件單元401內的引腳存取點406的一個或多個。上述金屬繞線結構408係配置為將來自主動區內的半導體元件的訊號繞線至上方金屬內連線層。在本發明一些實施例中，用於元件電源的上述連接引腳106和108，可具有一最小長度，最小長度係配置為防止半導體製程問題(例如，用於元件電源的上述連接引腳106和108不具有小於切割遮罩的切割區之間距離的長度)。此外，在本發明一些實施例中，為了保證有足夠的用於金屬繞線結構408的(訊號)引腳存取點406，位於井區202上方之用於元件電源的連接引腳106和108的長度可具有一最大長度，其不大於或等於元件單元高度402的50%。在本發明一些實施例中，在沒有井區及/或主動區的區域412中，用於元件電源的連接引腳106和108的長度可允許沿著一長度延伸，上述長度大於或等於元件單元高度 402的50%。
第5圖顯示本發明一些實施例的一積體晶片500的一上視圖，上述積體晶片500具有以一重覆圖案配置的連接引腳。
積體晶片500包括一第一金屬內連線層，第一金屬內連線層具有平行配置且以第一方向112延伸的複數個下方電源軌206a-206h。一第二金屬內連線層，係配置位於第一金屬內連線層上方，且第二金屬內連線層包括一連接引腳106和108。上述連接引腳106跨越上述多個下方電源軌206a-206h的一第一邊緣，同時上述連接引腳108跨越上述多個下方電源軌206a-206h的一第二邊緣，第二邊緣相反於第一邊緣。
上述第一金屬內連線層和第二金屬內連線層以重覆的單元502a-502c配置，且以第一方向112和第二方向114重覆配置。舉例來說，在第一方向112中，位於第一單元502a內的連接引腳106和108與橫向對齊的位於第二單元502b內的連接引腳106和108係藉由第一距離504隔開。在第二方向114中，位於第一單元502a內的連接引腳106和108與橫向對齊的位於第三單元502c內的連接引腳106和108係藉由第二距離506隔開，第二距離506等於元件單元高度508(意即，從第一下方電源軌206a的中心延伸至第二下方電源軌206b的中心的距離)的四倍。重覆的單元502a-502c包括雙電源軌且提供用於連接訊號的一均勻繞線510。
第6圖顯示本發明一些實施例的一積體晶片600的一上視圖，上述積體晶片600具有以一重覆圖案配置的連接引 腳。
積體晶片600包括一第一金屬內連線層，第一金屬內連線層具有平行配置且以第一方向112延伸的複數個下方電源軌206a-206h。一第二金屬內連線層，係配置位於第一金屬內連線層上方，且第二金屬內連線層包括(第一組的)連接引腳106和(第二組的)連接引腳108。上述(第一組的)連接引腳106跨越上述多個下方電源軌206a-206h的一第一邊緣，同時上述(第二組的)連接引腳108跨越上述多個下方電源軌206a-206h的一第二邊緣，第二邊緣相反於第一邊緣。
上述第一金屬內連線層和第二金屬內連線層以重覆的單元602a-602c配置，且以第一方向112和第二方向114重覆配置。舉例來說，單元602a和602b以第一方向112重覆配置，如第5圖的相關敘述。在第二方向114中，位於第一單元602a內的連接引腳106和108與垂直對齊的位於第三單元602金內的連接引腳106和108係藉由一距離隔開，上述距離等於元件單元高度604(意即，從第一下方電源軌206a的中心延伸至第二下方電源軌206b的中心的距離)的兩倍。重覆的單元602a-602c包括雙電源軌(例如第一下方電源軌206a和第二下方電源軌206b)和繞線604a-604c。在本發明一些實施例中，繞線604a-604b在第二方向114中不具有長度限制，因而可給予更多的訊號繞線自由度。
在本發明一些實施例中，應當理解的是，放置於積體晶片600中的較小密度單元允許連接引腳106或108具有一長度，如連接引腳106b和108b所示，上述長度允許連接引腳 106b或108b連接至多個第一下方金屬電源軌206a-206h。這樣可於第二金屬內連線層上提供更大的壓降/電致遷移(IR/EM)改善彈性。
第7-11圖顯示本發明一些實施例的一積體晶片的製造方法，其具有帶有複數個連接引腳的一雙電源軌結構。
如第7圖的一上視圖700所示，於一半導體基板102上方形成複數個閘極結構204。在本發明不同實施例中，上述半導體基板102可包括任何類型的半導體物體(例如，矽/互補式金屬氧化物半導體(CMOS)塊狀物、SiGe、絕緣層上覆矽(SOI)等)例如一半導體晶圓或位於一半導體晶圓上的一個或多個晶片，以及其他任何的類型的半導體及/或形成於其上的磊晶層及/或其他相關的基板。在本發明一些實施例中，可利用於半導體基板102上方形成一閘極介電質薄膜且接著於閘極介電質薄膜上方形成一閘極薄膜之方式形成上述多個閘極結構204。依照微影製程依序圖案化閘極介電質薄膜和閘極薄膜，以形成複數個閘極結構204。
於上述多個閘極結構204之間形成一井區202。井區202包括具有複數個源/汲極區的一主動區。在本發明一些實施例中，可利用一離子佈植製程於半導體基板內選擇性佈植一摻質族群的方式形成上述多個源/汲極區。在本發明不同實施例中，摻質族群可包括一p型摻質(例如硼(boron)、鎵(gallium)等)或一n型摻質(例如磷(phosphorus)、砷(arsenic)等)。在本發明其他實施例中，可利用一磊晶成長製程形成上述多個源/汲極區。
於井區202上方形成複數個MOL結構302，MOL結構302係橫向交錯於上述多個閘極結構204之間。可於半導體基板102上形成一MOL層。接著依照微影製程圖案化上述MOL層以於源/汲極區上方形成上述多個MOL結構302。
於上述多個閘極結構204和上述多個MOL結構302上方形成第一金屬內連線層。上述MOL結構302係通過一個或多個導電接觸316連接至第一金屬內連線層。上述第一金屬內連線層包括一第一下方電源軌206a和一第二下方電源軌206b，第一下方電源軌206a和第二下方電源軌206b係偏移於井區202的相反側。第一金屬內連線層更包括一個或多個金屬線軌304a-304b，配置於井區202上方且延伸平行於第一下方電源軌206a和第二下方電源軌206b。在本發明一些實施例中，可利用沉積一第一層間介電(ILD)層圍繞MOL結構302，以及於第一層間介電(ILD)層上沉積一第二層間介電層的方式形成一個或多個導電接觸316。接著蝕刻上述第二層間介電層以形成一接觸開口，可於接觸開口內形成一導電材料(例如鎢(tungsten)、銅(copper)等)。可利用於第二層間介電層上沉積第三層間介電層的方式形成一第一金屬內連線層。接著蝕刻上述第三層間介電層以形成複數個金屬溝槽。可於金屬溝槽內形成一導電材料(例如鎢(tungsten)、銅(copper)等)。
如第8圖的一上視圖800所示，於第一金屬內連線層的上方形成包括複數個金屬線802a-802b的一第二金屬內連線層802。第二金屬內連線層802藉由位於第二金屬內連線層下的一個或多個導電介層孔312連接至第一金屬內連線層。在本 發明一些實施例中，可利用於第三層間介電層上方形成一第四層間介電層，以形成一個或多個介層孔開口和一金屬溝槽的方式，形成上述一個或多個導電介層孔312和第二金屬內連線層802。可於上述一個或多個介層孔開口和上述金屬溝槽內形成一導電材料(例如鎢(tungsten)、銅(copper)等)。
在本發明一些實施例中，可利用一雙重圖案化製程(例如，自對準雙微影圖案法(SADP)、雙微影蝕刻(LELE)等)形成第二金屬內連線層802。上述雙重圖案化製程會導致利用不同的光罩形成交錯的上述多個第二金屬內連線層802。舉例來說，可利用第一光罩形成第一複數個金屬線802a，且可用利用第二光罩形成第二複數個金屬線802b。上述雙重圖案化製程會導致交錯的金屬線802a-802b以一第一間距Pa(上述雙重圖案化製程的第一光罩的一間距)或一第二間距Pb(上述雙重圖案化製程的第二光罩的一間距)配置。在本發明一些實施例中，對準錯誤(misalignment errors)可導致第一間距Pa和第二間距Pb，有些微的不同。舉例來說，第一間距Pa的一間距Pa1可約等於1.02~0.98*Pa2(間距Pa2)，且第二間距Pb的一間距Pb1可約等於1.02~0.98* Pb2(間距Pb2)。上述雙重圖案化製程係允許第二金屬內連線層802上的金屬線以第二金屬內連線層802的最小間距的0.95~1.05倍的一間距配置。
第9-10B圖顯示切割第二金屬內連線層802以形成(第一組的)連接引腳106和(第二組的)連接引腳108。第9-10B圖同時顯示使用”後切割(cut last)”製程，可以理解的是也可以使用其他的切割製程。舉例來說在本發明一些實施例中，一”第 一切割”製程可用以於切割區上形成一材料，使第二金屬內連線層802不會形成於切割區中。
如第9圖的一上視圖900所示，可依據一個或多個切割遮罩選擇性切割上述第二金屬內連線層802(意即，修整(trimmed))。在本發明一些實施例中，可依據一第一切割遮罩的第一複數個切割區902，以及一第二切割遮罩的第二複數個切割區904選擇性切割上述第二金屬內連線層802。上述第一複數個切割區902可用於一第一圖案化製程，以選擇性移除部分第二金屬內連線層802，以形成(第一組的)連接引腳106。上述第二複數個切割區904可用於一第二圖案化製程，以選擇性移除部分第二金屬內連線層802，以形成(第二組的)連接引腳108。在本發明其他實施例中(圖未顯示)，可依據單一切割遮罩選擇性切割上述第二金屬內連線層802。
在本發明一些實施例中，可依據設計規則控制第一複數個切割區902和第二複數個切割區904的位置，以避免可能會增加遮罩成本的小間距。舉例來說，在本發明一些實施例中，上述切割區可具有一末端至末端最小間距(minimum end-to-end spacing)906、一側邊至側邊最小間距(minimum side-to-side spacing)908及/或一邊角至邊角最小間距(minimum corner-to-corner spacing)910。上述末端至末端最小間距906為切割遮罩的短邊(short side)之間的間距，同時側邊至側邊最小間距(minimum side-to-side spacing)908為切割區的長邊(long sides)之間的間距。在本發明一些實施例中，上述末端至末端最小間距906、側邊至側邊最小間距(minimum side-to-side spacing)908及邊角至邊角最小間距(minimum corner-to-corner spacing)910的範圍可約為閘極間距210的1.5倍至閘極間距210的2.5倍。在本發明其他實施例中，邊角至邊角最小間距910可大於閘極間距210的2.5倍。這種較大的邊角至邊角最小間距910係允許使用單一切割遮罩以形成第一複數個切割區902和第二複數個切割區904。如第10A圖所示的剖面圖1000(沿第9圖的切線A-A’顯示)中，一圖案化製程，依照一切割遮罩1004，圖案化覆於(overlying)半導體基板102之上的遮罩層1002，以於遮罩層1002內形成開口1006。開口1006係配置於(第二複數個)金屬線802b的其中之一的一部分上方。在本發明一些實施例中，遮罩層1002可包括一光阻層。在本發明一些實施例中，可依據一切割遮罩1004，利用將遮罩層1002對選擇性曝露於輻射1008下的方式形成遮罩層1002，且接著顯影遮罩層1002以形成開口1006。
如第10B圖的剖面圖1010所示，可依據開口1006使用一蝕刻製程以選擇性移除第二金屬線(例如，第10A圖的第二金屬線802b)的一部分，以形成一連接引腳106。蝕刻製程係將開口1006下方的第二金屬線(例如，第10A圖的第二金屬線802b)暴露於一蝕刻劑1012中，其係選擇性切割或修整第二金屬線。在本發明不同實施例中，蝕刻劑1012可包括一乾式蝕刻劑(例如，使用四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)，等的電漿蝕刻法)或一濕式蝕刻劑(例如，氫氟酸(HF))。
如第11圖的上視圖1100所示，於第二金屬內連線層上方形成一第三金屬內連線層。上述第三金屬內連線層包括 一第一上方電源軌208a和一第二上方電源軌208b。上述第一上方電源軌208a位於第一下方電源軌206a上方且平行於第一下方電源軌206a，且第一上方電源軌208a通過第二複數個導電介層孔308連接至上述第一組的連接引腳106和上述第二組的連接引腳108。上述第二上方電源軌208b位於第二下方電源軌206b上方且平行於第二下方電源軌206b，且第二上方電源軌208b通過第二複數個導電介層孔308連接至上述第一組的連接引腳106和上述第二組的連接引腳108。在本發明一些實施例中，利用蝕刻位於第四層間介電層(ILD layer)上的一第五層間介電層(ILD layer)，以形成一個或多個介層孔開口和一金屬溝槽的方式，來形成上述一個或多個第二導電介層孔308和上述第三金屬內連線層。於上述一個或多個介層孔開口和上述金屬溝槽內形成一導電材料(例如鎢(tungsten)、銅(copper)等)。
第12圖顯示本發明一些實施例的一積體晶片的製造方法1200的製程流程圖，上述積體晶片具有帶有複數個連接引腳的一雙電源軌結構。
以一系列的步驟或事件來顯示和描述說明書的積體晶片的製造方法120，應當理解的是，不應以限制性的意義來解釋這樣步驟或事件所顯示的順序。舉例來說，除了說明書顯示和描述的步驟或事件，一些步驟可以不同順序發生及/或與其他步驟或事件同時發生。另外，並非所有顯示的步驟需要實施於說明書描述的一個或多個方面或實施例。此外，可以一個或多個單獨的步驟及/或階段進行說明書描述的一個或多個步驟。
在步驟1202中，於一半導體基板上方形成複數個閘極結構。在本發明一些實施例中，可於一井區的上方形成上述多個閘極結構，上述井區的摻雜類型係相反於半導體基板的摻雜類型。第7圖顯示依據步驟1202的一些實施例。
在步驟1204中，於半導體基板內形成一主動區。上述主動區以一第一方向延伸且橫越上述多個閘極結構。在本發明一些實施例中，上述主動區可包括配置於半導體基板內的源/汲極區。在本發明其他實施例中，上述主動區可包括形成凸出於半導體基板的複數個半導體材料鰭。第7圖顯示依據步驟1204的一些實施例。
在步驟1206中，形成複數個MOL結構，上述MOL結構以一第二方向延伸於半導體基板的上方且交錯於上述多個閘極結構之間。第7圖顯示依據步驟1206的一些實施例。
在步驟1208中，於上述多個閘極結構的上方形成第一金屬內連線層。上述第一金屬內連線層包括以一第一方向延伸的一第一下方電源軌和一第二下方電源軌。在本發明一些實施例中，上述第一下方電源軌和上述第二下方電源軌係配置為對配置於上述井區及/或主動區內的多個電晶體元件提供一電壓(例如，一電源電壓(VDD)或一接地電壓(VSS))。第7圖顯示依據步驟1208的一些實施例。
在步驟1210中，於第一金屬內連線層的上方形成一第二金屬內連線層。上述第二金屬內連線層包括複數個金屬線，上述多個金屬線以第二方向延伸且藉由一個或多個導電接觸電性耦接至上述第一下方電源軌和第二下方電源軌。第8圖 顯示依據步驟1210的一些實施例。
在步驟1212中，依據一第一切割遮罩，切割一第一組複數個金屬線，以形成跨越上述第一下方電源軌和第二下方電源軌的第一邊緣的一第一組的連接引腳。第9-10B圖顯示依據步驟1212的一些實施例。
在步驟1214中，依據一第二切割遮罩，切割一第二組複數個金屬線，以形成跨越上述第一下方電源軌和第二下方電源軌的第二邊緣的一第二組的連接引腳。第9-10B圖顯示依據步驟1214的一些實施例。
在步驟1216中，形成一第三金屬內連線層。上述第三金屬內連線層具有一第一上方電源軌和一第二上方電源軌，覆於(overlie)第一下方電源軌和第二下方電源軌之上且平行於第一下方電源軌和第二下方電源軌。上述第一上方電源軌和第二上方電源軌藉由一個或多個導電接觸電性耦接至上述第一組的連接引腳和第二組的連接引腳。第11圖顯示依據步驟1216的一些實施例。
因此，本發明實施例係有關於一種積體晶片，其具有一雙電源軌結構且係雙電源軌結構配置為降低電流密度和改善電致遷移(electro-migration)及/或壓降(IR)規格。並且，本發明實施例係有關於一種積體晶片的製造方法。
本發明一些實施例係有關於一種積體晶片。上述積體晶片包括一第一金屬內連線層，第一金屬內連線層具有以一第一方向延伸的一第一下方金屬線。上述積體晶片更包括一第二金屬內連線層，包括複數個連接引腳，上述多個連接引腳 藉由一第一介層孔層耦接至上述第一下方金屬線，上述連接引腳以一第二方向延伸於上述第一下方金屬線的上方，且上述第二方向垂直於上述第一方向。上述積體晶片更包括一第三金屬內連線層，包括一上方金屬線，上述上方金屬線以上述第一方向延伸於上述第一下方金屬線和上述多個連接引腳的上方。上述上方金屬線藉由一第二介層孔層耦接至上述多個連接引腳，上述第二介層孔層係配置位於上述第一介層孔層的上方。
本發明一些其他實施例係有關於一種積體晶片。上述積體晶片包括複數個閘極結構，延伸配置於一半導體基板內的一主動區的上方。上述積體晶片更包括一第一金屬內連線層，包括延伸於上述多個閘極結構上方的一第一下方電源軌。上述積體晶片更包括一第二金屬內連線層，覆於(overlying)上述第一金屬內連線層之上且包括一第一組的連接引腳，跨越上述第一下方電源軌的一第一邊緣，以及一第二組的連接引腳，跨越上述第一下方電源軌的一第二邊緣，上述第二邊緣相反於上述第一邊緣。上述上述第一組的連接引腳和上述第二組的連接引腳電性耦接至上述第一下方電源軌。上述積體晶片更包括一第三金屬內連線層，包括覆於(overlying)上述第一下方電源軌之上的一上方電源軌，且電性耦接至上述第一組的連接引腳和上述第二組的連接引腳。
本發明一些其他實施例係有關於一種積體晶片的製造方法。上述積體晶片的製造方法包括形成一第一金屬內連線層，其包括以一第一方向延伸的一第一下方電源軌；以及形成一第二金屬內連線層，其包括電性耦接至上述第一下方電源 軌且以一第二方向延伸的複數個金屬線。上述積體晶片的製造方法更包括依據一第一切割遮罩，切割一第一組複數個金屬線，以形成跨越上述第一下方電源軌的一第一邊緣的一第一組的連接引腳；以及依據一第二切割遮罩，切割一第二組複數個金屬線，以形成跨越上述第一下方電源軌的一第二邊緣的一第二組的連接引腳。上述積體晶片的製造方法更包括形成一第三金屬內連線層，其具有一上方電源軌，上述上方電源軌電性耦接至上述第一組的連接引腳和上述第二組的連接引腳，其中上述上方電源軌係平行上述第一下方電源軌且位於上述第一下方電源軌上。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100‧‧‧積體晶片
102‧‧‧半導體基板
103‧‧‧第一邊緣
104‧‧‧第一金屬內連線層
104a‧‧‧第一下方金屬線
104b‧‧‧第二下方金屬線
105‧‧‧第二邊緣
106、108‧‧‧連接引腳
106a-106d‧‧‧第一組的連接引腳
107、111‧‧‧線
108a-108d‧‧‧第二組的連接引腳
110‧‧‧第三金屬內連線層
110a‧‧‧第一上方金屬線
110b‧‧‧第二上方金屬線
112‧‧‧第一方向
114‧‧‧第二方向
116‧‧‧導電介層孔

Claims (12)

  1. 一種積體晶片，包括：一第一金屬內連線層，包括以一第一方向延伸的一第一下方金屬線；一第二金屬內連線層，包括複數個連接引腳，該些連接引腳藉由一第一介層孔層耦接至該第一下方金屬線，該些連接引腳以一第二方向延伸於該第一下方金屬線的上方，且該第二方向垂直於該第一方向；以及一第三金屬內連線層，包括一上方金屬線，該上方金屬線以該第一方向延伸於該第一下方金屬線和該些連接引腳的上方，其中該上方金屬線藉由一第二介層孔層耦接至該些連接引腳，該第二介層孔層係配置位於該第一介層孔層的上方，其中該些連接引腳包括：一第一組的連接引腳，跨越該第一下方金屬線的一第一邊緣且以一第一間距配置；以及一第二組的連接引腳，跨越該第一下方金屬線的一第二邊緣，該第二邊緣相反於該第一邊緣，其中該第二組的連接引腳相對於該第一組的連接引腳以一第二間距配置，其中該第二間距小於該第一間距。
  2. 如申請專利範圍第1項所述之積體晶片，更包括：一主動區，包括複數個源/汲極區；一第二下方金屬線，配置於該第一金屬內連線層上且延伸平行於該第一下方金屬線，其中該第二下方金屬線係設置於該下方金屬線對於該主動區的一相反側；以及 其中該第一組的連接引腳跨越該第二下方金屬線的一第一邊緣，且該第二組的連接引腳跨越該第二下方金屬線的一第二邊緣，該第二邊緣相反於該第一邊緣。
  3. 如申請專利範圍第2項所述之積體晶片，其中跨越該第一下方金屬線之該第一組的連接引腳係相對於跨越該第二下方金屬線之該第一組的連接引腳以一第三間距設置，其中該第三間距小於該第二間距。
  4. 如申請專利範圍第3項所述之積體晶片，更包括：複數個閘極結構，以該第二方向延伸於該主動區的上方，且位於該第一金屬內連線層的下方，其中該些閘極結構以一閘極間距設置，其中該第一間距等於該閘極間距的一第一偶數倍，該第二間距等於該閘極間距的一奇數倍，且該第三間距等於該閘極間距一第二偶數倍。
  5. 如申請專利範圍第2項所述之積體晶片，其中該第一下方金屬線和該第二下方金屬線位於不同的電源網路，其中在該第二方向中最接近的該些連接引腳彼此以一元件單元高度的兩倍或四倍隔開，該元件單元高度從該第一下方金屬線的一中心延伸至至該第二下方金屬線的一中心。
  6. 如申請專利範圍第1項所述之積體晶片，其中該第一間距等於該閘極間距的一偶數倍，該第二間距等於該閘極間距的一奇數倍。
  7. 一種積體晶片，包括：複數個閘極結構，延伸配置於一半導體基板內的一主動區的上方； 一第一金屬內連線層，包括延伸於該些閘極結構上方的一第一下方電源軌；一第二金屬內連線層，覆於(overlying)該第一金屬內連線層之上且包括一第一組的連接引腳以及一第二組的連接引腳，該第一組的連接引腳跨越該第一下方電源軌的一第一邊緣且以一第一間距配置，該第二組的連接引腳跨越該第一下方電源軌的一第二邊緣，該第二邊緣相反於該第一邊緣，該第二組的連接引腳相對於該第一組的連接引腳以一第二間距配置，該第二間距小於該第一間距，其中該第一組的連接引腳和該第二組的連接引腳電性耦接至該第一下方電源軌；以及一第三金屬內連線層，包括覆於(overlying)該第一下方電源軌之上的一上方電源軌，且電性耦接至該第一組的連接引腳和該第二組的連接引腳。
  8. 如申請專利範圍第7項所述之積體晶片，其中該第一間距等於該些閘極結構的一間距的一偶數倍，且該第二間距等於該些閘極結構的該間距的一奇數倍。
  9. 如申請專利範圍第7項所述之積體晶片，其中該第一下方電源軌以一第一方向延伸；以及其中該第一組的連接引腳和該第二組的連接引腳以一第二方向延伸，該第二方向垂直於該第一方向。
  10. 如申請專利範圍第7項所述之積體晶片，更包括：一第二下方電源軌，延伸平行於該第一下方電源軌且設置於該第一下方電源軌相對於該主動區的一相反側，其中該 第一下方電源軌和該第二下方電源軌位於不同的電源網路。
  11. 一種積體晶片的製造方法，包括下列步驟：形成一第一金屬內連線層，其包括以一第一方向延伸的一第一下方電源軌；形成一第二金屬內連線層，其包括電性耦接至該第一下方電源軌且以一第二方向延伸的複數個金屬線；依據一第一切割遮罩，切割一第一組複數個金屬線，以形成跨越該第一下方電源軌的一第一邊緣的一第一組的連接引腳，該第一組的連接引腳以一第一間距配置；依據一第二切割遮罩，切割一第二組複數個金屬線，以形成跨越該第一下方電源軌的一第二邊緣的一第二組的連接引腳，該第二邊緣相反於該第一邊緣，其中該第二組的連接引腳相對於該第一組的連接引腳以一第二間距配置，且該第二間距小於該第一間距；以及形成一第三金屬內連線層，其具有一上方電源軌，該上方電源軌電性耦接至該第一組的連接引腳和該第二組的連接引腳，其中該上方電源軌係平行該第一下方電源軌且位於該第一下方電源軌上。
  12. 如申請專利範圍第11項所述之積體晶片的製造方法，更包括：形成複數個閘極結構，該些閘極結構以該第二方向延伸配置且位於一半導體基板內的一主動區的上方。
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