JP2003529936A - 電力増幅器の超微細ｃｍｏｓのトランジスタ・キャパシタ組み合わせ構造 - Google Patents

電力増幅器の超微細ｃｍｏｓのトランジスタ・キャパシタ組み合わせ構造

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Abstract

(57)【要約】 半導体素材の基板に形成される交互のソース・ドレイン領域を有するトランジスタと、トランジスタ上に形成されるキャパシタを備えるトランジスタ・キャパシタ組み合わせ構造。キャパシタは、少なくとも第１および第２の階層を持ち、縦の列に並べられる導電性の平行な導線と、第１および第２の階層のそれぞれの列の線を接続する少なくとも１つのビアとを備え、これによりバーティカルキャパシタプレートのパラレルアレイを形成している。アレイのバーティカルプレート間には誘電性の物質が配されている。キャパシタプレートのバーティカルアレイは、トランジスタの交番的なソース・ドレイン領域と電気的に接続されている。これらソース・ドレイン領域は、キャパシタの対向ノードを形成し、キャパシタプレートのバーティカルアレイを電気的に連動させている。

Description

【発明の詳細な説明】
【０００１】 本発明は金属酸化膜半導体（ＭＯＳ）構造におけるトランジスタおよびキャパ
シタに関し、特に、ソース・ドレイン導線がビアを通して多階層に渡って相互に
連結され、インターディジタル・バーティカル・キャパシタプレートのパラレル
アレイを構成する、超微細（ディープサブミクロン）相補型ＭＯＳ（ＣＭＯＳ）
におけるマルチフィンガーパワートランジスタとインターディジタルマルチレイ
ヤ（ＩＭ）キャパシタとの組み合わせ構造に関する。
【０００２】 Ｅ級電力増幅器のパワートランジスタはスイッチとして動作し、所望の動作周
波数で周期的にオンオフする。このような増幅器では、電圧および電流の波形を
整形するために、トランジスタの出力端においてパラレルキャパシタンス（Ｃｐ
）を必要とする。Ｆ．Ｒａａｂによる、「Ｅ級同調電力増幅器の理想動作」（Ｉ
ＥＥＥ Ｔｒａｎｓ． Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ、Ｖｏｌ．
ＣＡＳ−２４、Ｎｏ．１２、Ｄｅｃｅｍｂｅｒ １９７７、ｐｐ．７２５−７３
５）にはこのことが述べられている。
【０００３】 図１Ａは、Ｅ級電力増幅器内の、典型的なＮチャンネル（ＮＭＯＳ）パワート
ランジスタ１０の簡単な断面図である。このトランジスタは、「マルチフィンガ
ー」型であり、シリコンなどのＰ−半導体基板１１中に拡散した複数のＮ＋領域
１２を有している。これらの領域１２は、交互のソース・ドレイン領域を形成す
る。二酸化珪素のような絶縁素材で（シリコン基板の場合に）形成されるゲート
酸化物層１３が、基板１１上のＮ＋ソース・ドレイン領域１２の間に置かれる。
ゲート酸化物層１３はメタルゲート１４と基板１１との間の絶縁層となる。ソー
ス・ドレインコンタクト１５と、導線１６とは、トランジスタ１０と他の構造体
との電気的な相互接続を容易にする。図１Ｂはこのパワートランジスタを示す回
路図である。
【０００４】 Ｅ級電力増幅器は、無線用途で１−２ＧＨｚ帯域で動作可能であることが確認
されている。Ｔ．Ｓｏｗｌａｔｉ他による「無線通信の為の低電圧、高効率Ｅ級
ＧａＡｓ電力増幅器」（ＩＥＥＥ、ＪＳＳＣ、Ｏｃｔ．９５、ｐｐ１０７４−１
０８０）およびＴ．Ｓｏｗｌａｔｉ他による「無線通信の為の１．８ＧＨｚＥ級
電力増幅器」（Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ、Ｖｏｌ．３２、Ｎｏ
．２０、Ｓｅｐｔ．９６，ｐｐ．１８４６−１８４８）にこのことが述べられて
いる。
【０００５】 最近では、超微細ＣＭＯＳ技術におけるＥ級増幅器の使用が報告されている。
Ｋ．Ｔｓａｉ他による「無線通信の為の１．９ＧＨｚ１ＷＣＭＯＳ Ｅ級電力増
幅器」（ＥＳＳＣＩＲＣ、Ｐｒｏｃｅｅｄｉｎｇｓ、Ｓｅｐｔ．９８、ｐｐ．７
６−７９）にこのことが述べられている。
【０００６】 Ｅ級電力増幅器のパワートランジスタの出力端にキャパシタンスを持たせるた
めに、従来は独立・分離したキャパシタ構造を用い、トランジスタの寄生キャパ
シタンスが抽出され、キャパシタンスの一部と見なされていた。このキャパシタ
は通常、従来の平行板キャパシタ構造で実現されている。
【０００７】 独立したキャパシタ構造の使用には不利益がある。集積回路に適用する場合に
は、キャパシタコンポーネントは回路面積を広げてしまう。このような面積の拡
大により、回路のコストが増加してしまう。個別／ハイブリッドモジュールへ適
用されるキャパシタは「オフチップ」として備えられ、よって独立したパワート
ランジスタへワイヤーボンディングされなければならない。ＧＨｚ周波数帯域で
の無線用途では、ワイヤーボンドのインダクタンスは、キャパシタがトランジス
タの電圧および電流の波形を整形する機能を制限してしまうため、無視できない
。
【０００８】 超微細ＣＭＯＳ技術分野の従来のＥ級増幅器で用いられるキャパシタの他の不
利益としては、従来の平行板構造には拡張性がない、ということがある。従って
超微細ＣＭＯＳ工程により形状が小さくなったとしても、これらのキャパシタの
キャパシタンス密度は通常そのままである。
【０００９】 インターデジタル（インターデジティテド）キャパシタはマイクロ波用途にも
用いられる。これらのキャパシタは、フリンジおよびクロスオーバキャパシタン
スを発生する近接横方向インターディジタル導線構造を持っている。しかし、こ
れらのキャパシタで発生するクロスオーバキャパシタンスは１階層の導線に制限
されている。
【００１０】 従って、超微細ＣＭＯＳのパワートランジスタの電圧および電流波形を整形す
るための、改良されたキャパシタ構造が必要となる。
【００１１】 トランジスタ・キャパシタ組み合わせ構造は、半導体素材の基板上に形成され
る交互のソース・ドレイン領域を有するトランジスタと、トランジスタの上に形
成されるキャパシタとを備える。キャパシタは、縦の列に並べられる、少なくと
も第１と第２の階層を持つ導電性の平行な導線と、それぞれの列の第１の階層の
線と第２の階層の線とをつなぐ、少なくとも１つのビアと、を備え、バーティカ
ルキャパシタプレートのパラレルアレイを形成している。アレイのバーティカル
プレートの間には、誘電性の物質が配置される。キャパシタプレートのバーティ
カルアレイは、キャパシタの対向ノードを形成し、キャパシタプレートのバーテ
ィカルアレイを電気的に連結する、トランジスタの交番的なソース・ドレイン領
域に電気的に接続される。
【００１２】 本発明の利点、性質、およびその他の様々な特徴は、添付の図面を参照して以
下に詳細に記述する実施の形態を考慮することにより、さらに明らかになる。
【００１３】 図面は本発明の概念を説明するためだけのものであり、拡大率は正しいもので
はない。
【００１４】 図２および図３は、本発明の実施の形態による、超微細ＣＭＯＳ構造における
パワートランジスタ・キャパシタ組み合わせ構造２０を総括的に示す図である。
パワートランジスタ・キャパシタ組み合わせ構造２０は特に、超微細ＣＭＯＳの
Ｅ級増幅器としての使用が意図されている。しかし、パワートランジスタ・キャ
パシタ組み合わせ構造２０は他の級の増幅器としても有用である。たとえば、パ
ワートランジスタ・キャパシタ組み合わせ構造２０は、ハーモニックレゾナンス
ユニットとしても有用である。
【００１５】 図２、図３において、組み合わせ構造２０のトランジスタ２１は、シリコンま
たは他の適当な半導体素材から成るＰ−半導体基板１１内に拡散した複数（図の
都合上４つのみを示してある）のＮ＋領域２３を有する「マルチフィンガー」Ｎ
ＭＯＳデバイスである。Ｎ＋領域２３は交番的なソース・ドレイン領域２４、２
５を形成している。二酸化珪素（シリコン基板の場合）などのような絶縁素材の
層２６が、ソース・ドレイン領域２４、２５の上の基板２２を覆っている。Ｎ＋ ソース・ドレイン領域２４、２５の間に位置する絶縁層２６の一部はゲート酸化
物層２７を形成する。金属又はポリシリコンのゲート層２８が各ゲート酸化物層
２７の上に形成される。ソース・ドレインコンタクト２９が２つの絶縁層３８、
２６を通してＮ＋ソース・ドレイン領域２４、２５まで延びている。
【００１６】 組み合わせ構造２０のキャパシタ３０は、「超微細ＣＭＯＳのインターディジ
タル多層キャパシタ構造」というタイトルの、同時係属の米国特許出願に記載さ
れている物と同様のインターディジタル多層（ＩＭ）キャパシタ構造で配列され
た、トランジスタ２１のソース・ドレイン導線を使って形成されている。特に、
キャパシタ３０は、２以上の導線階層（図の簡易さのため４つの導線階層Ｌ１−
Ｌ４が示されている）を持ち、横方向平行アレイに配列され、それぞれがソース
・ドレインコンタクト２９上に形成される導電性ソース・ドレイン線３１を備え
ている。第１の誘電層３２は、第１および第２の導線階層Ｌ１、Ｌ２の間と第１
の階層Ｌ１の線３１の間とを埋め、第２の誘電層３３は、第２および第３の導線
階層Ｌ２、Ｌ３の間と第２の階層Ｌ２の線３１の間とを埋め、第３の誘電層３４
は、第３および第４の導線階層Ｌ３、Ｌ４の間と第３の階層Ｌ３の線３１の間を
埋めている。第４の誘電層３７は第４の階層Ｌ４の線３１の間を埋めている。
【００１７】 多階層Ｌ１−Ｌ４の導線３１はソース・ドレインコンタクト２９の上に縦の列
すなわちスタックＲ１−Ｒ４の形で並べられている。それぞれの列の導線３１は
、第１、第２、第３の誘電層３２、３３、３４に形成され、縦に延びる導電性ビ
ア３５を通して相互に電気的に接続されている。縦方向のプレート３６はキャパ
シタ３０の電極を構成するトランジスタ２１のソース・ドレイン領域２４、２５
との接続関係によって「Ｓ」または「Ｄ」に電気的にインターディジタル化され
る。
【００１８】 トランジスタ・キャパシタ組み合わせ構造２０のキャパシタ３０がキャパシタ
ンスを発生するメカニズムは、前述の米国特許出願に詳細に説明されている。簡
単に言えば、キャパシタ３０は、インターディジタルバーティカルプレート３６
の間の全てのクロスオーバキャパシタンスＣｃおよび全てのフリンジキャパシタ
ンスＣｆの和であるトータルキャパシタンスＣＴｏｔａｌを有している。クロス
オーバキャパシタンスＣｃはこのキャパシタ構造のトータルキャパシタンスＣＴ ｏｔａｌ において、特にキャパシタの導線の階層数が増加するときには主要なフ
ァクターである。このキャパシタ構造のフリンジキャパシタンスＣｆは通常、導
線の階層数が増加するにつれ、重要性は低下する。
【００１９】 図４は本発明によるパワートランジスタ・キャパシタ組み合わせ構造２０の回
路図である。トランジスタ・キャパシタ組み合わせ構造２０のキャパシタ３０の
キャパシタンスは、クロスカップリングキャパシタンスＣｃに与えられるユニッ
ト長単位のキャパシタンスを用いることにより簡単に計算できる。導線の階層と
ビアの数を変更することにより、パワートランジスタ２１のサイズに影響を与え
ることなくバーティカルプレート３６の間のクロスカップリングキャパシタンス
Ｃｃを簡単に増加したり減少したりすることができる。従って、キャパシタ３０
のキャパシタンスは、トランジスタの電圧および電流の波形を整形するために必
要な値に調整することができる。例えば、０．２５ＣＭＯＳプロセスにおいては
、合計の領域が８ｍｍである組み合わせ構造２０のキャパシタ３０は、約１ｐＦ
から４ｐＦの範囲のキャパシタンスを有する。
【００２０】 本発明によるパワートランジスタ・キャパシタ組み合わせ構造は、基板上で領
域をかなり削減できるという利点を持つ。これは、基板上の領域の合計はトラン
ジスタの領域のみとほぼ等しいことによる。キャパシタ用に領域を付加する必要
はない。図５Ａに示す、複数の従来型パワートランジスタ４０とそれに対応する
平行板キャパシタ４１からなる０．２５ミクロンＣＭＯＳのレイアウトと、図５
Ｂに示す、本発明による複数のパワートランジスタ・キャパシタ組み合わせ構造
５０からなる０．２５ミクロンＣＭＯＳのレイアウトを比べることにより、領域
が削減されていることがわかる。図からわかるとおり、本発明によるパワートラ
ンジスタ・キャパシタ組み合わせ構造５０は基板上での領域が、従来のパワート
ランジスタ４０および対応する独立キャパシタ４１より約３０％少ない。
【００２１】 集積回路に適用する場合には、本発明によるパワートランジスタ・キャパシタ
組み合わせ構造を用いて領域が削減できることは、コストの削減に通じる。ＩＣ
半導体基板のサイズが小さくできるからである。
【００２２】 本発明によるパワートランジスタ・キャパシタ組み合わせ構造を個別／ハイブ
リッドモジュールに用いることにより、従来のパワートランジスタと対応するオ
フチップキャパシタで行っていたようなワイヤーボンド接続を無くすことができ
る。さらに、ＧＨｚ帯域での無線用途では、本発明によるトランジスタ・キャパ
シタ組み合わせ構造を用いることにより、より性能を向上させることができる。
なぜなら、従来のパワートランジスタ・オフチップキャパシタレイアウトのワイ
ヤーボンドのインダクタンスは、キャパシタが電圧および電流の波形を整形する
機能を制限するからである。
【００２３】 本発明によるパワートランジスタ・キャパシタ組み合わせ構造の更なる利点は
、エレクトロマイグレーション効果に対してかなり耐性があるということである
。これは、ソース・ドレインフィンガーの上に多階層導線スタックを置いたこと
によるものである。
【００２４】 本発明によるトランジスタ・キャパシタ組み合わせ構造は、従来の超微細ＣＭ
ＯＳ製法を用いて製造することができる。現在最先端の超微細ＣＭＯＳ技術では
、導線の間隔が約０．５ミクロン以下であるのが普通である。よって、キャパシ
タ３０のバーティカルプレート３６の間の最小距離は、通常約０．５ミクロン以
下である。このように、キャパシタ３０のバーティカルプレート３６の間隔をサ
ブミクロンとすることにより、優れたキャパシタンス密度が得られる。形状が更
に小さくなるにつれ、導線３１の最小幅Ｍｗ、ビア３５の寸法、同階層のビア３
５間の最小距離Ｍｄｖ、およびバーティカルプレート３６間の最小距離Ｍｄが減
少するため、キャパシタ３０のキャパシタンス密度は増加する。
【００２５】 本発明の説明を上述の実施の形態を参照しておこなってきたが、本発明の主旨
から逸脱することなく、付加的に修正や変更を加えることが可能である。よって
、そのような修正は変更はすべて、添付の請求項の範囲内にあるものとする。
【図面の簡単な説明】
【図１Ａ】 超微細ＣＭＯＳ構造の中の従来のパワートランジスタの断面図。
【図１Ｂ】 図１Ａのパワートランジスタの回路図。
【図２】 本発明による超微細ＣＭＯＳ構造のパワートランジスタ・キャパシタ組み合わ
せ構造の斜視図。
【図３】 図２のパワートランジスタ・キャパシタ組み合わせ構造の端面図。
【図４】 本発明によるパワートランジスタ・キャパシタ組み合わせ構造の回路図。
【図５Ａ】 従来のパワートランジスタおよび対応する平行板キャパシタからなる０．２５
ミクロンＣＭＯＳのレイアウトを示す平面図。
【図５Ｂ】 本発明によるパワートランジスタ・キャパシタ組み合わせ構造からなる０．２
５ミクロンＣＭＯＳのレイアウトを示す平面図。
【手続補正書】
【提出日】平成１３年１２月２７日（２００１．１２．２７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ａ Ｈ０３Ｆ 1/00 3/213 (72)発明者 ティルダッド、ソウラティ オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F038 AC04 AC05 AC09 AC15 AV06 AZ06 BE07 BG10 EZ04 EZ20 5F048 AA01 AC03 AC06 AC10 BA01 BB05 BB09 BF03 BF12 BF16 5J091 AA01 AA41 AA61 CA87 CA92 FA16 HA10 HA17 HA29 HA33 MA21 QA02 QA03 QA04 UW08 5J092 AA01 AA41 AA61 CA87 CA92 FA16 HA10 HA29 QA02 QA04 SA13 5J500 AA01 AA41 AA61 AC87 AC92 AF16 AH10 AH17 AH29 AH33 AM21 AQ02 AQ03 AQ04 AS13 WU08

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体素材の基板（２２）に交互に形成されるソース・ドレイン領域（２４，
    ２５）を有するトランジスタ（２１）と、 前記トランジスタ（２１）の上に形成されるキャパシタ（３０）であって、 少なくとも第１および第２の階層（Ｌ１，Ｌ２）を有する導電 性の平行な導線（３１）であって、前記導線（３１）の前記階層（Ｌ１， Ｌ２）は縦の列（Ｒ１，Ｒ２，Ｒ３、Ｒ４）に配列されている、導線（３ １）と、 前記列（Ｒ１，Ｒ２，Ｒ３、Ｒ４）のそれぞれにおける前記第 １および第２の階層（Ｌ１，Ｌ２）の導線（３１）を接続し、バーティ カルキャパシタプレート（３６）のパラレルアレイを形成する、少なく とも１つのビアと、 前記アレイの前記バーティカルプレート（３６）間に配される 誘電性物質（３２，３３，３４，３７）と、 を有するキャパシタ（３０）と、 を備え、 前記キャパシタプレート（３６）のバーティカルアレイは、前記交互のソース
    ・ドレイン領域（２４，２５）に電気的に接続されており、前記交互のソース・
    ドレイン領域（２４，２５）は前記キャパシタ（３０）の対向ノードを形成して
    おり、これにより前記キャパシタプレート（３６）のバーティカルアレイを電気
    的に連動させていることを特徴とする、トランジスタ・キャパシタ組み合わせ構
    造（２０）。
  2. 【請求項２】 前記導線（３１）は金属を含むことを特徴とする、請求項１に記載のトランジ
    スタ・キャパシタ組み合わせ構造（２０）。
  3. 【請求項３】 前記導線（３１）はポリシリコンを含むことを特徴とする、請求項１に記載の
    トランジスタ・キャパシタ組み合わせ構造（２０）。
  4. 【請求項４】 前記誘電性物質（３２，３３，３４，３７）は二酸化珪素を含むことを特徴と
    する、請求項１に記載のトランジスタ・キャパシタ組み合わせ構造（２０）。
  5. 【請求項５】 前記列を縦に延ばすように第２の階層（Ｌ２）としての前記導線（３１）の上
    に配される、少なくとも第３の階層（Ｌ３）としての導電性の平行な導線（３１
    ）と、 前記列のそれぞれにおいて、前記第２および第３の階層の導線（３１）を接続
    し、第３の階層（Ｌ３）としての前記導線（３１）が前記バーティカルキャパシ
    タプレート（３６）のパラレルアレイを縦に延ばすようにする、少なくとも１つ
    のビアと、 を更に備えることを特徴とする、請求項１に記載のトランジスタ・キャパシタ組
    み合わせ構造（２０）。
  6. 【請求項６】 前記トランジスタ（２１）は、 前記ソース・ドレイン領域（２４，２５）の間の前記基板（２２）に配される
    複数の絶縁ゲート構造（２７，２８）と、 前記ソース・ドレイン領域（２４，２５）を前記キャパシタプレート（３６）
    に電気的に接続する、複数のソース・ドレインコンタクト（２９）と、 を更に有することを特徴とする、請求項１に記載のトランジスタ・キャパシタ組
    み合わせ構造（２０）。
  7. 【請求項７】 前記トランジスタ（２１）はパワートランジスタであることを特徴とする、請
    求項１に記載のトランジスタ・キャパシタ組み合わせ構造（２０）。
  8. 【請求項８】 前記トランジスタ（２１）は、超微細ＣＭＯＳ構造のＥ級電力増幅器のパワー
    トランジスタであることを特徴とする、請求項１に記載のトランジスタ・キャパ
    シタ組み合わせ構造（２０）。
  9. 【請求項９】 前記少なくとも第１および第２の階層（Ｌ１，Ｌ２）の導電性の平行な導線（
    ３１）は、多階層（Ｌ１，Ｌ２，Ｌ３，Ｌ４）の導電性の平行な導線（３１）で
    あり、前記少なくとも１つのビア（３５）とは、前記列のそれぞれにおいて前記
    導線（３１）を接続し、それによりバーティカルキャパシタプレート（３６）の
    パラレルアレイを形成する複数のビア（３５）であることを特徴とする、請求項
    １に記載のトランジスタ・キャパシタ組み合わせ構造（２０）。
  10. 【請求項１０】 前記トランジスタ（２１）は、 前記ソース・ドレイン領域（２４，２５）の間の前記基板（２２）に配される
    複数の絶縁ゲート構造（２７，２８）と、 前記ソース・ドレイン領域（２４，２５）を前記キャパシタプレート（３６）
    に電気的に接続する、複数のソース・ドレインコンタクト（２９）と、 を更に有することを特徴とする、請求項９に記載のトランジスタ・キャパシタ組
    み合わせ構造（２０）。
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