KR100393220B1 - Ｅｓｄ 보호용 반도체 장치 - Google Patents

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Abstract

본 발명은 정전기 방전(electrostatic discharge; ESD)을 위한 반도체 장치에 관한 것이다. 본 발명의 반도체 장치는, 복수개의 트랜지스터들이 멀티핑거 구조로 배치되고, 복수개의 트랜지스터들의 공통 드레인들에 각각 전기적으로 연결되는 복수개의 제1 배선층들과, 제1 배선층들 위에 형성된 절연막과, 절연막을 관통하는 복수개의 컨택 플러그들에 의해 제1 배선층들과 전기적으로 연결되는 복수개의 제2 배선층들을 포함하는데, 특히 제1 배선층은 양 단부 위에 형성되는 컨택 플러그와 이 컨택 플러그에 연결된 제2 배선층을 통해 제1 배선층과 서로 인접한 다른 제1 배선층들과 전기적으로 연결되어, 제1 배선층, 컨택 플러그 및 제2 배선층이 교대로 반복되어 공통 드레인으로부터 최종 제2 배선층에 연결된 패드 도전층으로의 신호 전달 통로를 구성하는 구조로 이루어진다. 본 발명에 따르면, 멀티핑거 구조를 이루는 모든 MOSFET의 기생 바이폴라 트랜지스터가 턴-온 되게 하여 ESD 이벤트시 대용량의 전류를 흘릴 수 있게 한다.

Description

ＥＳＤ 보호용 반도체 장치{Semiconductor devices for ESD protection}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 정전기 방전(electrostatic discharge; ESD)을 위한 반도체 장치에 관한 것이다.
모스 전계방출 트랜지스터(MOSFET)는 정전기 방전에 매우 효과적인 장치로 ESD 이벤트(event) 시 기생 횡형(lateral) 바이폴라 트랜지스터의 동작으로 인해 소오스와 드레인 간에 거대(enormous) 전류의 방전 경로를 제공하여 외부의 큰 신호로부터 회로를 보호할 수 있다.
이러한 MOSFET의 ESD 보호기능은 스냅-백(snap-back) 메카니즘에 기초한 것인데, 이를 도 1a 내지 도 1b를 참조하여 설명하면 다음과 같다. 도 1a는 반도체 기판에 형성된 N채널 MOSFET(이하 NMOSFET이라고 한다)의 단면을 도시한 것이다. ESD 발생 시 드레인 접합영역(junction; 110)을 가로질러 강한 전기장이 걸리게 되면, 이 전기장은 상기 접합영역(110)의 공핍층에 애벌런치 브레이크 다운(avalanche break-down)을 유발하여 전하를 발생시키며 상기 전하 중 일부는 드레인으로 흐르고, 일부는 기판으로 흐르게 된다. 상기 기판으로 흐르는 전하의 축적에 의해 상기 NMOSFET의 소오스와 기판 간에는 상기 소오스접합영역(junction; 120)을 순방향으로 바이어스시키는 국부적인 전압이 발생하며, 이 전압이 약 0.6V를 초과할 때 기생 횡형 바이폴라 트랜지스터(Q)를 턴-온(turn-on)시켜 ESD 전류를 상기 NMOSFET의 드레인으로 방전시키게 된다. 여기서, 미설명된 참조부호 R은 기판 저항을 의미한다. 도 1b는 이상 설명한 바와 같이, 상기 NMOSFET에 ESD 발생시의 전류-전압 특성을 그래프로 도시한 것이다. 여기서, Vt는 브레이크 다운 전압을 Vsp는 스냅-백 전압(약 0.6V)을 나타낸다.
상술한 ESD 보호용 NMOSFET은 큰 용량의 ESD 전류를 다루기 위해 멀티핑거(multi-finger) 구조를 가질 수 있다. 특히, I/O 인터페이스 블록(input/outout interface block)에서는, 패키지 및 칩이 마운트되는 보드(board)와 칩과 외부 시스템을 연결하는 케이블 등에 존재하는 기생 저항/유도용량/정전용량을 고려하여 게이트 길이가 긴 NMOSFET이 사용되어야 하며, 이를 일정한 면적에 보다 효율적으로 구현하기 위해 멀티핑거 구조의 NMOSFET을 사용하는 것이 일반화되고 있다.
도 2a는 종래의 멀티핑거 구조의 NMOSFET을 평면적으로 도시한 것이다. 반도체 기판(미도시)에 P웰 영역(210)이 형성되고, 상기 P웰 영역(210)이 형성된 반도체 기판 상에는 복수개의 게이트 전극(G1, G2, G3, G4)이 구비되며, 상기 각 게이트 전극의 좌우에는 N+소오스 영역(S1, S2, S3) 및 드레인 영역(D1, D2)이 형성된다. 상기 P웰 영역(210) 바깥에는 상기 P웰 영역(210)에 바이어스를 제공하기 위한P+확산영역(220)이 형성된다. 도 2b는 도 2a의 반도체 기판(200)을 2B-2B' 방향으로 잘라본 단면도를 도시한 것이다. 추가로, 도 2b에는 각 NMOSFET의 소오스(S1, S2, S3)/드레인 영역(D1, D2) 및 P웰 영역(210), P+확산영역(220) 간에 동작하는 기생 횡형 바이폴라 트랜지스터들(Q1, Q2, Q3, Q4)이 개념적으로 도시되어 있다. 상기 NMOSFET의 각 소오스와 드레인은 기생 바이폴라 트랜지스터의 이미터 및 컬렉터의 역할을 하며, ESD 이벤트 시 각 기생 바이폴라 트랜지스터의 이미터와 컬렉터 간에 대전류를 방전시킴으로써, 내부 회로를 보호하게 된다. 도 2b에서 미설명된 참조부호 Rsub는 상기 기생 바이폴라 트랜지스터들의 베이스와 P+ 확산영역(220) 간에 존재하는 기판 저항을 도시한 것이다.
그러나, 이러한 멀티핑거 구조의 NMOSFET들을 ESD 보호용으로 사용하는데 있어서 상기 각 NMOSFET의 턴-온 특성의 균일성(uniformity)을 유지하는 것이 중요하다. 각 MOSFET의 불균일한 턴-온이 발생하는 이유를 도 3을 참조하여 설명한다. 도 3은 도 2b의 각 NMOSFET 및 이에 따른 기생 바이폴라 트랜지스터를 부분적으로 도시한 것이다. 도시된 바와 같이, 기생 바이폴라 트랜지스터 Q1과 Q2는 P+확산영역(220)과의 거리가 다르기 때문에 기판 저항, 즉 베이스 저항(R1, R2)이 달라지게 되므로 결과적으로 애벌런치 브레이크 다운 후의 전하축적에 의해 각 NMOSFET의 소오스 접합영역에서 형성되는 국부적인 전압이 달라지게 된다. 이로 인해 각 기생 바이폴라 트랜지스터가 스냅-백 전압에 도달하는 시점이 달라져서, 각기생 바이폴라 트랜지스터가 턴-온되는 시점이 달라지게 된다. 도 3에서는 베이스 저항이 큰 기생 바이폴라 트랜지스터 Q2가 Q1에 비해 빨리 턴-온 되게 된다.
이상과 같은 멀티핑거 구조를 갖는 NMOSFET의 불균일한 턴-온 특성은, 트랜지스터의 포화 전류(saturation current; Idsat)를 증가시키고 기생 저항/정전용량을 감소시켜 트랜지스터의 고속동작을 보장하기 위하여, 상기 각 트랜지스터의 소오스/드레인 영역에 실리사이드층을 갖는 NMOSFET의 방전(discharge) 특성에 심각한 문제를 유발한다. 이를 도 4a를 참조하여 설명한다. 도 4a는 반도체 기판(300) 상에 형성된 멀티핑거 구조를 이루는 개별 트랜지스터의 단면을 도시한 것으로, 상기 트랜지스터의 게이트 산화막(370) 상의 게이트 전극(310) 및 소오스(320)/드레인 영역(330)에는 샐리사이드(self-aligned silicide; SALICIDE) 공정에 의해 실리사이드층(340)이 형성된다. ESD 측면에서는, 이 실리사이드층(340)은 스냅-백 이후의 방전과정에서 기생 바이폴라 트랜지스터의 저항을 감소시킨다. 이를 온 저항(on resistance; Ron)이라 하는데, 도 1b의 전류-전압 그래프에서 스냅-백 전압(Vsp) 도달 이후의 전류-전압 곡선의 기울기의 역수를 의미한다. 온 저항의 감소는 방전되는 전류를 증가시키고, 전류가 상기 게이트 전극 측벽(350) 부근의 실리사이드층(340)에 인접한 소오스(310)/드레인(330) 접합영역(점선으로 도시된 영역)에 집중하여 상기 접합영역에서 높은 전류밀도를 유발시킨다. 앞서 살펴본 바와 같이, 멀티핑거 구조의 NMOSFET 중 베이스 저항이 높은 일부 NMOSFET에서 턴-온이 먼저 발생하며, 주위의 NMOSFET이 턴-온 되기 위해서는 일정한 시간 간격이 필요하다. 그러나, 실리사이드층에 의해 유발된 높은 전류밀도로 인해 상기 접합영역이 파괴되어 다른 NMOSFET이 턴-온 되기 위한 시간을 확보하기가 어렵게 된다. 이러한 현상으로 인해 일부의 NMOSFET 만이 방전에 관여하므로 멀티핑거 구조의 이점을 살릴 수 없게 되는 문제가 발생한다.
이러한 문제점을 해결하기 위한 일 방안으로, 도 4b에 도시된 바와 같이, 소오스(320)/드레인영역(330)의 실리사이드층(340')을 게이트 전극 측벽(350)으로부터 일정한 간격(W1)을 두고 형성함으로써, 접합영역의 전류밀도를 분산시키는 방법이 사용되고 있다. 그러나 이 방법은 몇 가지 다른 문제점을 노출시킨다. 첫 번째는 선택적인 실리사이드층 형성을 위해 소오스(320)/드레인영역(330) 상에 별도의 마스크(미도시)가 추가되므로 공정상 번잡해지고, 두 번째는 소오스(320)/드레인영역(330)의 기생저항의 증가로 인해 고주파 동작이 어려워진다. 또한, 소오스(320)/드레인영역(330)의 샐리사이드 공정이 게이트 전극(340)의 샐리사이드 공정과 동시에 진행될 경우, 상기 마스크(미도시) 형성을 위한 공정마진을 확보하는데 어려움이 발생한다.
한편, 상기 문제점을 해결하기 위한 다른 방안으로, 도 4c에 도시된 바와 같이, 소오스(320')/드레인영역(330')의 접합영역(380)의 면적을 증가시킴으로써 방전면적을 증가시키는 방법이 있다. 그러나, 이 방법 또한 기생 저항의 증가에 따른 트랜지스터의 성능 저하가 발생하며, 방전면적의 증가에는 한계가 있으므로 이로 인한 ESD 특성변화의 폭이 적다는 문제점이 있다. 이상 도 4b 내지 도 4c에서 미설명된 참조부호는 도 4a와 동일한 요소를 지칭하므로 설명을 생략한다.
본 발명이 이루고자 하는 기술적 과제는 멀티핑거 구조의 MOSFET의 온 저항을 증가시킴으로써 방전효율을 향상시키는 ESD용 반도체 장치를 제공하는 것이다.
도 1a는 ESD 이벤트 시 발생하는 스냅-백 메카니즘을 설명하기 위하여, 통상의 NMOSFET의 단면을 도시한 것이다.
도 1b는 ESD 이벤트 시 도 1a의 NMOSFET이 나타내는 전류-전압특성을 도시한 그래프이다.
도 2a는 종래의 멀티핑거 구조 NMOSFET을 평면적으로 도시한 것이다.
도 2b는 도 2a의 NMOSFET을 2B-2B' 방향으로 절단한 단면도를 도시한 것이다.
도 3은 도 2b의 NMOSFET 및 이에 따른 기생 바이폴라 트랜지스터를 부분적으로 도시한 것이다.
도 4a는 게이트 전극, 소오스 및 드레인 영역에 샐리사이드 공정에 의해 실리사이드층이 형성된 통상적인 MOSFET의 단면을 도시한 것이다.
도 4b 및 도 4c는 각각 종래기술에 따라 ESD 특성 향상을 위해 개량된 MOSFET의 단면을 도시한 것이다.
도 5의 (a) 및 (b)는 각각 본 발명의 제 1 실시예에 따라 멀티핑거 구조의 NMOSFET 및 본딩패드 구조를 도시한 것이다.
도 6a 및 도 6b는 각각 도 5의 (b)에 도시된 본딩패드 구조를 6A-6A' 및 6B-6B' 방향으로 절단한 단면을 도시한 것이다.
도 7a 및 도 7b는 각각 본 발명의 제 2 실시예에 따라 본딩패드 구조에 적용되는 다층배선의 일례를 도시한 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 복수개의 트랜지스터들이 멀티핑거 구조로 배치되고, 상기 복수개의 트랜지스터들의 공통 드레인들에 각각 전기적으로 연결되는 복수개의 제1 배선층들과, 상기 제1 배선층들 위에 형성된 절연막과, 상기 절연막을 관통하는 복수개의 컨택 플러그들에 의해 상기 제1 배선층들과 전기적으로 연결되는 복수개의 제2 배선층들을 포함하는 ESD용 반도체 장치에 있어서, 상기 제1 배선층은 양 단부 위에 형성되는 컨택 플러그와 상기 컨택 플러그에 연결된 제2 배선층을 통해 상기 제1 배선층과 서로 인접한 다른 제1 배선층들과 전기적으로 연결되어, 상기 제1 배선층, 상기 컨택 플러그 및 상기 제2 배선층이 교대로 반복되어 상기 공통 드레인으로부터 최종 제2 배선층에 연결된 패드 도전층으로의 신호 전달 통로를 구성하는 구조로 이루어지는 것을 특징으로 하는 ESD용 반도체 장치를 제공한다.
상기 제1 배선층 및 제2 배선층은 Al, Cu 또는 이들의 합금을 포함하는 것이 바람직하다. 상기 패드 도전층은 Al, Cu 또는 이들의 합금을 포함하는 것이 바람직하다.
상기 트랜지스터의 게이트 전극 및 소오스/드레인 영역은 샐리사이드 공정으로 형성된 실리사이드를 포함할 수 있으며, 상기 실리사이드는 코발트 실리사이드 또는 텅스텐 실리사이드를 포함할 수 있다.
이하에서는 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상술한다.
실시예 1
도 5의 (a) 및 (b)는 각각 본 발명의 ESD용 반도체 장치에 사용되는 멀티핑거 구조의 트랜지스터들 및 이에 연결된 본딩패드 구조를 도시한 것이다.
도 5의 (a)를 참조하면, ESD 보호회로로 사용되는 NMOSFET은 멀티핑거 구조를 갖는 복수개의 트랜지스터로 구성된다. 반도체 기판에 P웰 영역(410)이 형성되고, 상기 P웰 영역(410)이 형성된 반도체 기판 상에는 복수개의 게이트 전극(420)이 구비되며, 상기 각 게이트 전극의 좌우에는 N+소오스 영역(S1, S2, ..., S7) 및 드레인 영역(D1, D2, ..., D6)이 형성된다. 상기 P웰 영역 바깥에는 상기 P웰 영역(410)에 바이어스를 제공하기 위한 P+확산영역(미도시)이 형성된다. 상기 트랜지스터 상에는 층간절연막(미도시)이 형성되고, 상기 드레인 영역(D1, D2, ...,D6) 상의 층간절연막에는 상기 NMOSFET을 본딩패드로 연결하는 금속 배선층(미도시)이 형성된다. 상기 금속 배선층과 NMOSFET의 각 드레인은 컨택 플러그(430)를 통해 연결된다. 상기 트랜지스터 및 상기 금속 배선층의 갯수는 발명의 목적에 따라 적정한 수로 정해질 수 있다.
도 5의 (b)를 참조하면, 본 발명의 본딩패드 구조는 복수개의 다층배선들(M1, M2, ..., M6) 및 상기 다층배선들(M1, M2, ..., M6) 상에 형성된 하나의 패드 도전층(450)을 포함한다. 상기 각 다층배선은 도 5의 (a)에 도시된 멀티핑거 구조의 트랜지스터의 드레인(D1, D2, ..., D6)에 각각 연결되어, 상기 드레인(D1, D2, ..., D6)으로부터의 전기적 신호를 상기 패드 도전층(450)으로 전달한다. 본 실시예에서는, 상기 MOSFET의 드레인의 숫자와 동일한 숫자의 다층배선이 형성되어 있지만, 상기 다층배선의 수는 이에 한정되지 않는다. 예컨대, 하나의 다층배선으로 두개 이상의 드레인이 연결될 수 도 있다.
상기 다층배선(M1, M2, ..., M6)은 복수개의 배선층으로 구성되며, 다층배선의 층수는 임의로 설정되거나 상기 본딩패드 주위에 형성되는 배선층의 수에 따라 결정될 수 있다. 본 실시예에서는 상기 다층배선은 3개의 배선층으로 형성된다.
3층 배선을 기준으로 도 5의 (b)에 도시된 본딩패드 구조를 도 6a 및 도 6b를 참조하여 상세히 설명한다.
도 6A는 도 5의 본딩패드 구조를 6A-6A' 방향으로 절단한 단면도로써, 멀티핑거 구조 MOSFET의 드레인(D6)에 연결되는 일 다층배선(M6)의 종방향 단면도에 해당된다. 도 6B는 도 5의 본딩패드 구조를 6B-6B' 방향으로 절단한 단면도로써, 다층배선들의 횡방향 단면도에 해당된다.
반도체 기판(400) 상에 예컨대, 화학기상증착된 SiO2계열의 산화막이나 스핀 온 글라스법에 의해 형성된 SiO2계열의 유리질막과 같은 층간절연막(460)이 형성된다. 상기 층간절연막(460) 내에 제 1 배선층(L1)이 형성된다. 상기 제 1 배선층(L1)의 배선 패턴들(LP1)은 각각 분리된 스트라이프 형상의 배선 패턴(LP1)으로 이루어진다. 상기 제 1 배선층(L1)은 도 5의 (a)에서 설명된 멀티핑거 구조의 MOSFET의 드레인(D1, D2, ..., D6)에 각각 연결된다. 상기 제 1 배선층(L1) 상에는 상기 제 1 배선층(L1)의 배선 패턴(LP1) 동일한 패턴을 갖는 제 2 배선층(L2) 및 제 3 배선층(L3)이 순차적으로 형성된다. 상기 제 1 내지 제 3 배선층(L1, L2, L3)은 상기 층간절연막(460)에 의해 분리된다. 상기 각 배선층(L1, L2, L3)의 배선물질은 Al 또는 Cu이거나 이들의 합금일 수 있다. 상기 각 배선층(L1, L2, L3) 간에 개재된 상기 층간절연막(460)을 관통하여 형성된 컨택 플러그(C1, C2, C3)에 의해 상하로 연결된다. 즉, 상기 제 1 배선층(L1) 및 제 2 배선층(L2) 간에는 제 1 컨택플러그(C1)가, 상기 제 2 배선층(L2) 및 제 3 배선층(L3) 간에는 제 2 컨택플러그(C2)가 형성된다. 상기 제 3 배선층(L3)과 상기 도전패드층(460) 간에는 패드 컨택플러그(C3)가 형성된다. 물론, 상기 각 배선층(L1, L2, L3)의 배선 패턴은 상하로만 연결될 뿐, 동일 층의 배선 패턴간에는 전기적으로 분리된다.
상기 각 배선층(L1, L2, L3) 간을 연결하는 컨택플러그(C1, C2, C3)는 각 층별로 적정한 갯수로 형성될 수 있다. 즉, 상기 MOSFET의 드레인(도 5의 (a)의 D1,D2, ..., D6)과 연결된 각 층의 배선 패턴(LP1, LP2, LP3)의 저항과 상기 제 1 및 제 2 컨택 플러그(C1, C2)와 패드 컨택플러그(C3)의 저항을 조절하여, 최초 턴온된 MOSFET 트랜지스터가 파괴되지 않는 범위 내에서 적정한 온-저항이 유지되도록 적정한 숫자로 형성될 수 있다.
상기 컨택 플러그 형성 위치는 각 배선층에서의 저항 경로를 확보하기 위해 엇갈려 형성될 수 있다. 예컨대, 상기 제 1 컨택플러그와 제 2 컨택플러그는, 반도체 기판 상으로 투영되었을 때 일정한 간격(W2)을 가지게 함으로써, 상기 제 2 배선층이 저항 경로로 제공될 수 있도록 형성될 수 있다.
상술한 본 발명의 ESD용 반도체 장치는 패드 도전층 하부의 다층배선이 서로 분리되어 있다. 이러한 구조는 ESD 이벤트 시 멀티핑거 구조의 MOSFET의 기생 바이폴라 트랜지스터의 턴-온에 의해 방전되는 전류를 상기 MOSFET의 드레인에 연결된 다층배선으로만 흐르도록 함으로써, 다층배선 및 상기 다층배선을 연결하는 컨택플러그가 저항역할을 하여 상기 기생 바이폴라 트랜지스터의 온-저항을 증가시킨다. 따라서, 상기 멀티핑거 구조의 MOSFET들의 기생 바이폴라 트랜지스터의 불균일한 턴-온이 발생하더라도, 최초 턴-온되는 MOSFET의 온-저항을 증가시킴으로써, 주위의 다른 MOSFET이 턴-온 되기 위한 시간간격을 확보할 수 있게 하여 멀티핑거 구조를 이루는 모든 MOSFET의 기생 바이폴라 트랜지스터가 턴-온 되게 하여 대용량의 전류를 흘릴 수 있게 한다.
또한 본 실시예의 각 다층배선들은 패드 도전층에 병렬로 연결되므로, 상기각 다층배선들 및 패드 도전층을 포함한 전체 저항은 상기 다층배선의 수가 증가할수록 작아지게 된다. 따라서, 최초 턴-온 후, 턴-온된 기생 바이폴라 트랜지스터의 수가 증가할수록 전체 온-저항이 감소하므로 대용량의 전류를 흘릴 수가 있게 된다.
실시예 2
도 7a 내지 도 7b는 본 발명의 다층배선을 이루는 배선패턴의 일례로 연속되는 두 층의 배선패턴을 평면적으로 도시한 것이다. 도 7a를 참조하면, 반도체 기판(미도시) 상의 층간절연막(미도시) 내에 고립된 섬모양의 패턴(LP11, LP12, LP13)이 일렬로 배열된 제 1 배선층(L1')이 형성된다. 상기 제 1 배선층(L1') 상에는 제 2 배선층(L2')이 형성된다. 상기 제 2 배선층(L2')의 배선 패턴들(LP21, LP22, LP23)은, 반도체 기판으로의 투영면 상에서, 상기 제 1 배선층(L1')의 인접한 두 패턴(예컨대, LP11 및 LP12)의 일단과 맞물리도록 형성된 고립된 섬모양(예컨대 LP21)의 패턴이다. 이와 같이 상기 제 1 배선층(L1') 및 제 2 배선층(L2')이 형성되고, 상기 제 1 배선층의 배선 패턴(LP11, LP12, LP13)과 제 2 배선층의 배선패턴(LP21, LP22, LP23)이 맞물리는 부분에는 컨택 플러그들(C1')이 형성된다. 상기 컨택 플러그(C1')에 의해, MOSFET의 드레인으로부터 상기 제 1 배선층의 배선 패턴으로 입력된 전기적 신호는 LP11→LP21→LP12→LP22→LP13→LP23의 경로를 통해 패드 도전층으로 흐른다. 즉, 전기적 신호가 상기 제 1 배선층의 배선패턴들 및 상기 제 2 배선층의 배선패턴들을 모두 경유하도록 배선층(L1', L2')을 설계할 수 있게 된다. 상기 제 1 배선층(L1') 및 제 2 배선층(L2')의 배선 패턴들의 갯수는MOSFET의 기생 바이폴라 트랜지스터의 온-저항을 고려하여 적절한 숫자로 설정될 수 있다. 또한 상기 구조를 가지는 다층배선은 충분한 저항을 확보할 수 있기 때문에 상기 다층배선에 전기적으로 연결되는 멀티핑거 구조의 MOSFET의 드레인이 둘 이상이 되도록 하는 것이 매우 용이하게 된다.
도 7b는 도 7a와 유사한 방법으로 배선층의 고립된 배선 패턴들이 배열되는 다른 방법을 도시한 것이다. 도시된 바와 같이, 컨택플러그들(C1")에 의해 제 2 배선층(L2")의 배선패턴(LP21', LP22', LP23')들이 상기 제 1 배선층의 배선 패턴(LP11', LP12', LP13')들의 양단에 대각선 방향으로 연결되어 있다.
이상 설명한 패턴들의 배열은, 스트라이프 형상의 패턴에 비해 큰 저항을 확보할 수 있다. 따라서, 다층배선의 배선층 수가 한정되어 있을 경우, 예컨대 두 층 이상의 배선층을 사용할 수 없는 경우에 온-저항을 증가시키기 위한 방법으로 적용될 수 있다.
본 발명에 따르면, 서로 분리된 다층배선을 갖는 본딩패드 구조를 가짐으로써, 다층배선 및 상기 다층배선을 연결하는 컨택플러그가 저항역할을 하여 상기 기생 바이폴라 트랜지스터의 온-저항을 증가시킨다. 따라서, 최초 턴-온되는 MOSFET의 온-저항을 증가시킴으로써, 주위의 다른 MOSFET이 턴-온 되기 위한 시간간격을 확보할 수 있게 하여 멀티핑거 구조를 이루는 모든 MOSFET의 기생 바이폴라 트랜지스터가 턴-온 되게 하여 ESD 이벤트시 대용량의 전류를 흘릴 수 있게 한다.

Claims (8)

  1. 복수개의 트랜지스터들이 멀티핑거 구조로 배치되고, 상기 복수개의 트랜지스터들의 공통 드레인들에 각각 전기적으로 연결되는 복수개의 제1 배선층들과, 상기 제1 배선층들 위에 형성된 절연막과, 상기 절연막을 관통하는 복수개의 컨택 플러그들에 의해 상기 제1 배선층들과 전기적으로 연결되는 복수개의 제2 배선층들을 포함하는 ESD용 반도체 장치에 있어서,
    상기 제1 배선층은 양 단부 위에 형성되는 컨택 플러그와 상기 컨택 플러그에 연결된 제2 배선층을 통해 상기 제1 배선층과 서로 인접한 다른 제1 배선층들과 전기적으로 연결되어, 상기 제1 배선층, 상기 컨택 플러그 및 상기 제2 배선층이 교대로 반복되어 상기 공통 드레인으로부터 최종 제2 배선층에 연결된 패드 도전층으로의 신호 전달 통로를 구성하는 구조로 이루어지는 것을 특징으로 하는 ESD용 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제1 배선층 및 제2 배선층은 Al, Cu 또는 이들의 합금으로 이루어진 것을 특징으로 하는 ESD용 반도체 장치.
  5. 제1항에 있어서, 상기 패드 도전층은 Al, Cu 또는 이들의 합금으로 이루어진 것을 특징으로 하는 ESD용 반도체 장치.
  6. 삭제
  7. 제1항에 있어서, 상기 트랜지스터의 게이트 전극 및 소오스/드레인 영역은 샐리사이드 공정으로 형성된 실리사이드를 포함하는 것을 특징으로 하는 ESD용 반도체 장치.
  8. 제7항에 있어서, 상기 실리사이드는 코발트 실리사이드 또는 텅스텐 실리사이드인 것을 특징으로 하는 ESD용 반도체 장치.
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