KR20020025885A - 결합된 트랜지스터 및 캐패시터 구조물 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 98
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 239000003989 dielectric material Substances 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 3
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 2
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 239000004020 conductor Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000006880 cross-coupling reaction Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01—ELECTRIC ELEMENTS
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은 반도체 물질의 기판 내에 형성된 교번하는 소스 및 드레인 영역을 갖는 트랜지스터 및 이 트랜지스터 상에 형성된 캐패시터를 포함하는 결합된 트랜지스터 및 캐패시터 구조물을 개시한다. 캐패시터는 종형 열로 구성된 도전성 평행 라인의 적어도 제 1 및 제 2 레벨과, 각 열 내의 라인의 제 1 레벨 및 제 2 레벨을 전기적으로 접속하여 종형 캐패시터 판의 평행 어레이를 형성하는 적어도 하나의 비아를 포함한다. 유전체 물질은 어레이의 종형 판 간에 존재한다. 캐패시터 판의 종형 어레이는 캐패시터의 반대되는 노드들을 형성하며 캐패시터 판의 종형 어레이를 전기적으로 인터디지트하는 트랜지스터의 교번하는 소스 및 드레인 영역에 전기적으로 접속된다.
Description
클래스 E 전력 증폭기 내의 전력 트랜지스터는 바람직한 동작 주파수에서 주기적으로 온 및 오프로 바뀌면서 스위치로 동작한다. 이러한 증폭기는 전압 및 전류의 파형을 성형(shape)하기 위해 트랜지스터의 출력측에서 평행 캐패시턴스(Cp)를 필요로 한다. F. Rabb, "Idealized Operation of the Class E Tuned Power Amplifier", IEEE Trans. Circuits and Systems, Vol. CAS-24, NO.12, December 1997,pp.725-735를 참조하라.
도 1은 클래스 E 전력 증폭기 내의 통상적인 N 채널 (NMOS) 전력 트랜지스터(10)의 단순화된 단면도이다. 트랜지스터는 실리콘과 같은 P- 반도체 기판(11)으로 확산된 다수의 N+ 영역(12)을 갖는 "다중 핑거(multi-finger)" 디바이스이며, 이들 영역(12)은 교번하는 소스 및 드레인 영역을 형성한다. (실리콘 기판의 경우에는) 실리콘 이산화물과 같은 절연 물질로 구성된 게이트 산화물은 기판(11) 상에서 N+ 소스 및 드레인 영역(12) 간에 존재한다. 게이트 산화물(13)은 금속 게이트(14) 및 기판(11) 간을 절연하는 역할을 한다. 소스 및 드레인 컨택트(15) 및 도전성 라인(16)은 트랜지스터(10)를 다른 구조물에 전기적으로 상호접속시키는 것을 용이하게 한다.
클래스 E 전력 증폭기는 무선 애플리케이션에서 1-2GHz 범위에서 동작할 수 있는 것으로 알려져 있다. T.Sowlati 등의 "Low Voltage, High Efficiency Class E GaAs Power Amplifiers for Wireless Communications", IEEE. JSSC, Oct. 95, pp. 1074-1080 및 T.Sowlati 등의 "1.8GHz Class E Power Amplifiers for Wireless Communications", Electronics Letters, Vol.32,No.20,Sept.96,pp.1846-1648을 참조하라.
최근에, 클래스 E 증폭기의 사용이 서브 마이크론 CMOS 기술에서 보고되었다. K.Tsai 등의 "1.91GHz 1W CMOS Class E Power Amplifier for Wireless Communications", ESSCIRC, Proceedings, Sept.98,pp.76-79를 참조하라.
클래스 E 전력 증폭기 내의 전력 트랜지스터의 출력에 캐패시턴스를 제공하는 것은 개별적이며 분리된 캐패시터 구조물에 의해 성취되며, 트랜지스터와 관련된 기생 캐패시턴스는 추출되어 캐패시턴스의 일부로 계산된다. 캐패시터는 통상적으로 종래의 평행판 캐패시터 구조물로 구현된다.
분리된 캐패시터 구조물을 사용하는 것은 몇 가지 단점을 갖는다. 집적 회로 애플리케이션에서, 캐패시터 구성 요소는 바람직하지 않게 회로 면적을 증가시킨다. 이러한 면적 증가는 회로 비용을 증가시킨다. 개별/혼성 모듈 애플리케이션에서 사용되는 캐패시터는 "오프-칩(off-chip)"으로 제공되기 때문에 개별 전력 트랜지스터에 와이어 본딩되어야 한다. GHz 주파수 범위의 무선 애플리케이션의 경우, 와이어 본드의 인덕턴스는 트랜지스터의 전압 및 전류 파형을 성형하는데 있어서 캐패시터의 기능성을 바람직하지 않게 제한하기 때문에 무시될 수 없다.
서브 마이크론 CMOS 기술에서 통상적인 클래스 E 증폭기에서 사용되는 캐패시터와 관련된 다른 단점은 캐패시터의 통상적인 평행판 구조물은 스케일 가능성이 없다는 것이다. 그러므로, 깊은 서브 마이크론 CMOS 프로세스에서 기하 구조가 스케일 다운 될 때, 이들 캐패시터의 캐패시턴스 밀도는 일반적으로 그대로 유지된다.
인터디지트형 캐패시터는 마이크로웨이브 애플리케이션에서 사용된다. 이들 캐패시터는 프린징 및 교차 캐패시턴스(fringing and cross-over capacitances)를 생성하는 횡형 인터디지트형 도전성 라인 구조물로 밀접하게 배치된다. 그러나, 그러한 캐패시터에서 생성되는 교차 캐패시턴스는 단일 도전체 레벨로 제한된다.
발명의 개요
따라서, 깊은 서브 마이크론 CMOS 내의 전력 트랜지스터의 전압 및 전류 파형을 성형하기 위해 이러한 캐패시터 구조물을 개선할 필요가 있다.
결합된 트랜지스터 및 캐패시터 구조물은 반도체 물질의 기판 내에 형성된 교번하는 소스 및 드레인 영역을 갖는 트랜지스터 및 이 트랜지스터 상에 형성된 캐패시터를 포함한다. 캐패시터는 종형 열로 구성된 도전성 평행 라인의 적어도 제 1 및 제 2 레벨 및 각 열 내의 라인의 제 1 및 제 2 레벨를 접속하여 종형 캐패시터 판의 평행 어레이를 형성하는 적어도 하나의 비아를 가진다. 유전체 물질은 어레이의 종형 판 간에 배치된다. 캐패시터 판의 종형 어레이는 캐패시터의 반대되는 노드들을 형성하고 캐패시터 판의 종형 어레이와 전기적으로 인터디지트하는(interdigitate) 트랜지스터의 교번하는 소스 및 드레인 영역에 전기적으로 접속된다.
본 발명의 장점 및 다양한 다른 특징은 첨부 도면을 참조하여 설명되는 예시적인 실시예로부터 자명해질 것이다.
본 발명의 개념을 설명하기 위해 도면은 실제 축척대로 도시되지 않는다.
본 발명은 금속 산화물 반도체(MOS) 내의 트랜지스터 및 캐패시터 구조물에 관한 것이며, 특히 소스 및 드레인 도전성 라인이 비아를 통해 다중 레벨로 상호접속되어 인터디지트형 종형 캐패시터 판의 평행 어레이(a parallel array of interdigitated vertical capacitor plates)가 구성되는 깊은 서브 마이크론 상보형 MOS(CMOS) 내의 결합된 다중 핑거(finger) 전력 트랜지스터 및 인터디지트형 다중층(interdigitated multilayer)(IM) 캐패시터 구조물에 관한 것이다.
도 1a는 깊은 서브 마이크론 CMOS 구조물 내의 통상적인 전력 트랜지스터의 단면도,
도 1b는 도 1a의 전력 트랜지스터를 나타내는 회로도,
도 2는 본 발명에 따른 깊은 서브 마이크론 CMOS 구조물 내의 결합된 전력 트랜지스터 및 캐패시터의 도면,
도 3은 도 2의 결합된 전력 트랜지스터 및 캐패시터의 정면도,
도 4는 본 발명의 결합된 전력 트랜지스터 및 캐패시터를 나타내는 회로도,
도 5는 통상적인 전력 트랜지스터 및 관련 평행판 캐패시터의 0.25 마이크론 CMOS의 설계도,
도 6은 본 발명의 결합된 전력 트랜지스터 및 캐패시터의 0.25 마이크론 CMOS의 설계도.
도 2 및 도 3은 본 발명의 실시예에 따른 깊은 서브 마이크론 CMOS 구조물 내의 결합된 전력 트랜지스터 및 캐패시터 구조물(20)을 도시한다. 결합된 전력 트랜지스터 및 캐패시터 구조물(20)은 특히 서브 마이크론 CMOS 내의 클래스 E 증폭기로 사용된다. 그러나, 결합된 전력 트랜지스터 및 캐패시터 구조물(20)은 다른 클래스의 증폭기에도 유용하다. 가령, 결합된 전력 트랜지스터 및 캐패시터 구조물(20)은 고조파 공진 장치(a harmonic resonance unit)로 사용될 수 있다.
도 2 및 도 3에서, 구조물(20)의 트랜지스터(21)는 실리콘 또는 임의의 다른 적합한 반도체 물질로 구성된 P- 반도체 기판(22)으로 확산된 다수의 N+ 영역(23)(설명의 용이성을 위해 오직 네 영역만 도시됨)을 갖는 "다중 핑거" NMOS 디바이스이다. N+ 영역(23)은 교번하는 소스 및 드레인 영역(24,25)을 형성한다. (실리콘기판의 경우에는) 실리콘 이산화물과 같은 절연 물질 층(26)이 소스 및 드레인 영역(24,25) 상에서 기판(22)을 피복한다. N+ 소스 및 드레인 영역(24,25) 간에 존재하는 절연층(26)의 일부는 게이트 산화물 층(27)을 형성한다. 금속 또는 폴리실리콘의 게이트 층(28)은 각 게이트 산화물(27) 상에 형성된다. 소스 및 드레인 컨택트(29)는 두 절연층(38,26)을 통해 통해 N+ 소스 및 드레인 영역(24,25)까지 연장된다.
구조물(20)의 캐패시터(30)는 계류중인 미국 특허 출원 "Interdigitated Multilayer Capacitor Structure For Deep Sub-Micron CMOS" 에서 개시된 구조물과 유사한 인터디지트형 다중층(IM) 캐패시터 구조물로 구성된 트랜지스터(21)의 소스 및 드레인 도전성 라인을 이용하여 형성된다. 특히, 캐패시터(30)는 각기 소스 및 드레인 컨택트(29) 상에 형성된, 수평 평행 어레이로 구성된 도전성 소스 및 드레인 라인(31)의 둘 또는 그 이상의 도전체 레벨(설명을 위해 4 도전체 레벨(L1-L4)만 도시됨)을 포함한다. 제 1 유전체 물질 층(32)이 제 1 및 제 2 도전체 레벨(L1,L2) 간의 공간 및 제 1 레벨(L1)의 라인(31) 간의 공간을 충진하며, 제 2 유전체 물질 층(33)이 제 2 및 제 3 도전체 레벨(L2,L3) 간의 공간 및 제 2 레벨(L2)의 라인(31) 간의 공간을 충진하며, 제 3 유전체 물질 층(34)이 제 3 및 제 4 도전체 레벨(L3,L4) 간의 공간 및 제 3 레벨(L3)의 라인(31) 간의 공간을 충진한다. 제 4 유전체 층(37)은 제 4 레벨(L4)의 라인(31) 간의 공간을 충진한다.
도전성 라인(31)의 다중 레벨(L1-L4)은 소스 및 드레인 컨택트(29) 상에서 종형 열 또는 스택(R1-R4)으로 정렬된다. 각 종형 열 내의 도전성 라인(31)은 제1 및 제 2 및 제 3 유전체 층(32,33,34) 내에 형성된 종형으로 연장된 도전성 비아(35)를 통해 전기적으로 상호접속된다. 도전성 라인(31)의 열(R1-R4) 및 비아(35)는 캐패시터(30)의 전극을 형성하는 종형으로 연장된 판(36)의 평행 어레이를 형성한다. 종형 판(36)은 캐패시터(30)의 단자를 형성하는 트랜지스터(21)의 소스 및 드레인 영역(24,25)으로의 접속을 통해 "S" 및 "D" 판으로 전기적으로 인터디지트된다(electrically interdigitated).
결합된 트랜지스터 및 캐패시터 구조물(20)의 캐패시터(30)가 캐패시턴스를 생성하는 메카니즘은 앞에서 언급된 미국 특허 출원에서 상세하게 설명된다. 간단하게 말하자면, 캐패시터(30)는 인터디지트형 종형 판(36) 간의 모든 교차 캐패시턴스 Cc및 모든 프린징 캐패시턴스 Cf의 합인 총 캐패시턴스 Ctotal를 갖는다. 교차 캐패시턴스 Cc가 특히 캐패시터 내의 도전체 레벨의 수가 증가함에 따라 이 캐패시터 구조물의 총 캐패시턴스 Ctotal의 주 요인이 된다. 이 캐패시터 구조물에서 프린징 캐패시턴스 Cf는 일반적으로 도전체 레벨의 수가 증가함에 따라 보다 매우 작아진다.
도 4는 본 발명의 결합된 전력 트랜지스터 및 캐패시터 구조물(20)의 회로도이다. 결합된 트랜지스터 및 캐패시터 구조물(20)의 캐패시터(30)에 의해 제공된 캐패시턴스는 교차 커플링 캐패시턴스(cross-coupling capacitance) Cc에 대해 주어진 단위 길이 당 캐패시턴스를 이용하여 쉽게 계산될 수 있다. 도전체 레벨 및비아의 수를 변화시킴으로써, 종형 판(36) 간의 교차 커플링 캐패시턴스 Cc는 전력 트랜지스터(21)의 크기에 영향을 주지 않으면서 쉽게 증가되거나 감소될 수 있다. 이로써, 캐패시터(30)의 캐패시턴스는 트랜지스터의 전압 및 전류 파형을 성형하는데 필요한 바람직한 값으로 조절될 수 있다. 가령, 0.25 CMOS 프로세스에서, 8mm의 총 면적을 갖는 구조물(20)의 캐패시터(30)는 약 1pF 내지 4pF 범위의 캐패시턴스를 가질 수 있다.
본 발명의 결합된 전력 트랜지스터 및 캐패시터 구조물은 유리하게는 기판 상의 실질적인 면적 감소를 제공한다. 이는 기판 상에서 사용되는 총 면적이 실질적으로 오직 트랜지스터만의 면적과 동일하기 때문이다. 캐패시터에 대해서는어떤 추가적인 면적도 필요없다. 이러한 면적 감소는 도 5a에서 도시된 다수의 통상적인 전력 트랜지스터(40) 및 관련 평행판 캐패시터(41)의 0.25 마이크론 CMOS의 레이아웃과 도 5b에서 도시된 본 발명의 다수의 결합된 전력 트랜지스터 및 캐패시터 구조물(50)의 0.25 마이크론 CMOS의 레이아웃을 비교하면 알 수 있다. 도시된 바처럼, 본 발명의 결합된 전력 트랜지스터 및 캐패시터 구조물(50)은 통상적인 전력 트랜지스터(40) 및 관련 분리된 캐패시터(41)보다 기판 상에서 약 30 %의 작은 면적을 소비한다.
집적 회로 애플리케이션에서, 면적이 감소된 본 발명의 결합된 전력 트랜지스터 및 캐패시터 구조물을 사용함으로써, 비용을 절감할 수 있다. 이는 IC 반도체 기판의 크기가 감소될 수 있기 때문이다.
개별/혼성 모듈 애플리케이션(discrete/hybrid module application)에서 본 발명의 결합된 전력 트랜지스터 및 캐패시터 구조물을 사용함으로써 통상적인 전력 트랜지스터 및 그들의 오프-칩 캐패시터와 관련된 와이어 본드 접속을 사용할 필요가 없게 된다. 또한, GHz 범위의 무선 애플리케이션의 경우, 통상적인 전력 트랜지스터 및 오프 칩 캐패시터 설계의 와이어 본드의 인덕턴스는 전압 및 전류 파형을 성형하는데 있어서 캐패시터의 기능성을 제한하기 때문에, 본 발명의 결합된 전력 트랜지스터 및 캐패시터 구조물은 개선된 성능을 제공한다.
본 발명의 결합된 전력 트랜지스터 및 캐패시터 구조물의 추가 장점은 일렉트로마이그레이션 효과(electromigration effects)에 대한 증가된 면역성을 갖는다는 것이다. 이는 소스 및 드레인 핑거 상에 다중 도전체 레벨을 배치하기 때문이다.
본 발명의 결합된 트랜지스터 및 캐패시터 구조물은 통상적인 깊은 서브 마이크론 CMOS 프로세싱을 이용하여 제조될 수 있다. 현재 최신의 깊은 서브 마이크론 CMOS 기술에서, 약 0.5 마이크론 또는 그 이하의 도전성 라인 스페이싱이 통상적이다. 이로써, 캐패시터(30)의 종형 판(36) 간의 최소 거리는 통상적으로 0.5 마이크론과 같거나 작다. 캐패시터(30)의 종형 판(36) 간의 이러한 서브 마이크론 스페이싱은 캐패시터에 우수한 캐패시턴스 밀도를 제공한다. 기하 구조가 스케일 다운됨에 따라, 캐패시터(30)의 캐패시턴스 밀도는, 도전성 라인(31)의 최소 폭 Mw및 비아(35)의 크기 및 동일한 레벨 내의 비아(35) 간의 최소 거리 Mdv및 종형판(36) 간의 최소 거리 Md의 감소로 인해, 증가할 것이다.
전술한 본 발명은 상기 실시예를 참조하여 설명되었지만, 추가 변경 및 수정이 본 발명의 사상 내에서 가능하다. 따라서, 이러한 모든 수정 및 변경은 첨부된 청구 범위의 범주에 포함되어야 한다.
Claims (10)
- 결합된 트랜지스터 및 캐패시터 구조물(20)에 있어서,반도체 물질의 기판(22) 내에 형성된 교번하는 소스 및 드레인 영역(24,25)을 갖는 트랜지스터(21)와,상기 트랜지스터(21) 상에 형성된 캐패시터(30)를 포함하며,상기 캐패시터는도전성 평행 라인(31)의 적어도 제 1 및 제 2 레벨(L1,L2)━상기 레벨(L1,L2)은 종형 열(R1-R4)로 구성됨━과,상기 각 열(R1-R4) 내의 라인(31)의 상기 제 1 및 제 2 레벨(L1,L2)을 접속하여 종형 캐패시터 판(36)의 평행 어레이를 형성하는 적어도 하나의 비아(35)와,상기 어레이의 종형 판(36) 간에 배치된 유전체 물질(32,33,34,37)을 가지며,상기 캐패시터 판(36)의 종형 어레이는 상기 트랜지스터(21)의 교번하는 소스 및 드레인 영역(24,25)에 전기적으로 접속되며, 상기 소스 및 드레인 영역(24,25)은 상기 캐패시터(30)의 반대되는 노드들을 형성하여, 상기 캐패시터 판(36)의 종형 어레이를 전기적으로 인터디지트하는(interdigitate)결합된 트랜지스터 및 캐패시터 구조물.
- 제 1 항에 있어서,상기 도전성 라인(31)은 금속을 포함하는결합된 트랜지스터 및 캐패시터 구조물.
- 제 1 항에 있어서,상기 도전성 라인(31)은 폴리실리콘을 포함하는결합된 트랜지스터 및 캐패시터 구조물.
- 제 1 항에 있어서,상기 유전체 물질(32,33,34,37)은 실리콘 이산화물을 포함하는결합된 트랜지스터 및 캐패시터 구조물.
- 제 1 항에 있어서,상기 도전성 평행 라인(31)의 제 2 레벨(L2) 상에 배치되어 종형으로 상기 열들을 연장하는 도전성 라인(31)의 적어도 제 3 레벨(L3)과,상기 도전성 라인(31)의 제 3 레벨(L3)이 종형 캐패시터 판(36)의 평행 어레이를 연장하도록 상기 각 열 내의 라인(31)의 제 2 및 제 3 레벨을 접속하는 적어도 하나의 비아(35)를 더 포함하는결합된 트랜지스터 및 캐패시터 구조물.
- 제 1 항에 있어서,상기 트랜지스터(21)은상기 기판(22) 상에서 상기 소스 및 드레인 영역(24,25) 간에 배치된 다수의 절연된 게이트 구조물(27,28)과,상기 소스 및 드레인 영역(24,25)을 상기 캐패시터 판(36)에 전기적으로 접속하는 다수의 소스 및 드레인 컨택트(29)를 더 포함하는결합된 트랜지스터 및 캐패시터 구조물.
- 제 1 항에 있어서,상기 트랜지스터(21)는 전력 트랜지스터인결합된 트랜지스터 및 캐패시터 구조물.
- 제 1 항에 있어서,상기 트랜지스터(21)는 서브 마이크론 CMOS 구조물 내의 클래스 E 전력 증폭기의 전력 트랜지스터를 형성하는결합된 트랜지스터 및 캐패시터 구조물.
- 제 1 항에 있어서,상기 도전성 평행 라인(31)의 적어도 제 1 및 제 2 레벨(L1,L2)은 종형 열로 구성된 도전성 평행 라인(31)의 다중 레벨(L1-L4)을 포함하며,상기 적어도 하나의 비아(35)는 상기 각 열 내의 라인(31)을 접속하여 종형 캐패시터 판(36)의 평행 어레이를 형성하는 다수의 비아(35)를 포함하는결합된 트랜지스터 및 캐패시터 구조물.
- 제 9 항에 있어서,상기 트랜지스터(21)는상기 기판(22) 상에서 상기 소스 및 드레인 영역(24,25) 간에 존재하는 다수의 절연된 게이트 구조물(27,28)과,상기 소스 및 드레인 영역(24,25)을 상기 캐패시터 판(36)에 전기적으로 접속하는 다수의 소스 및 드레인 컨택트(29)를 더 포함하는결합된 트랜지스터 및 캐패시터 구조물.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/542,711 | 2000-04-04 | ||
| US09/542,711 US6747307B1 (en) | 2000-04-04 | 2000-04-04 | Combined transistor-capacitor structure in deep sub-micron CMOS for power amplifiers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020025885A true KR20020025885A (ko) | 2002-04-04 |
| KR100859079B1 KR100859079B1 (ko) | 2008-09-17 |
Family
ID=24164961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020017015538A KR100859079B1 (ko) | 2000-04-04 | 2001-03-28 | 트랜지스터와 캐패시터가 결합된 구조물, 클래스 ｅ 전력 증폭기 및 클래스 ｅ 전력 증폭기 동작 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6747307B1 (ko) |
| EP (1) | EP1273041A2 (ko) |
| JP (1) | JP2003529936A (ko) |
| KR (1) | KR100859079B1 (ko) |
| CN (1) | CN1207787C (ko) |
| WO (1) | WO2001075973A2 (ko) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2833783B1 (fr) | 2001-12-13 | 2004-03-12 | St Microelectronics Sa | Composant d'un circuit integre, pae exemple une cellule de memorisation, protege contre les aleas logiques, et procede de realisation associe |
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-
2000
- 2000-04-04 US US09/542,711 patent/US6747307B1/en not_active Expired - Lifetime
-
2001
- 2001-03-28 KR KR1020017015538A patent/KR100859079B1/ko not_active IP Right Cessation
- 2001-03-28 WO PCT/EP2001/003559 patent/WO2001075973A2/en active Application Filing
- 2001-03-28 EP EP01936148A patent/EP1273041A2/en not_active Ceased
- 2001-03-28 JP JP2001573551A patent/JP2003529936A/ja not_active Withdrawn
- 2001-03-28 CN CNB018008003A patent/CN1207787C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1207787C (zh) | 2005-06-22 |
| JP2003529936A (ja) | 2003-10-07 |
| CN1393036A (zh) | 2003-01-22 |
| KR100859079B1 (ko) | 2008-09-17 |
| WO2001075973A3 (en) | 2002-07-18 |
| US6747307B1 (en) | 2004-06-08 |
| EP1273041A2 (en) | 2003-01-08 |
| WO2001075973A2 (en) | 2001-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |