JP5159618B2 - 集積回路チップのための多層相互接続 - Google Patents

Description

本発明は、集積回路のための多層相互接続構造体に関し、より具体的には、小断面積のメタライゼーション及び高電流から生じるエレクトロマイグレーションを含む電流制限現象を抑制する多層相互接続構造体に関する。

集積回路デバイスの製作法は良く知られている。それらは、シリコンなどの半導体ウェハ基板の上及び内部に、ソース、ドレイン及びゲートを有する電界効果トランジスタ（ＦＥＴ）などの複数の能動デバイスと受動デバイスを製作することによって製造される。エミッタ、コレクタ及びベースを有するバイポーラ型とすることもできるトランジスタと、受動デバイスは、導電パターンの形態の金属などの導電材料によって接続される。アルミニウム又は銅などの金属が、第１の高位の導電層又はいわゆるＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ ｔｈｅ Ｌｉｎｅ、後工程）に用いられる。通常は、ドープされたポリシリコンがＦＥＴのゲートに用いられる。

電流が金属導電パターン又は相互接続を通して流れるとき、エレクトロマイグレーション又は熱による電流制限機構が発生する可能性がある。これらの機構は、電流の増加に加えて導電パターンの断面積が小さくなるにつれて、ますます深刻になる。その結果、１つ又は複数の集積回路の故障が起り得る。エレクトロマイグレーションは、電流を構成する電子の流れにより、電流密度に比例して金属原子が押し出されることに起因し、相互接続の断線又は「開路」を引き起こす可能性がある。相互接続の断面がテクノロジー・スケーリングにより小さくなるにつれて、相互接続によって運ばれる所与の電流に関する電流密度が大きくなるので、エレクトロマイグレーションはさらに深刻になる。エレクトロマイグレーションは、ＣＭＯＳデバイス、及びバイポーラ・デバイスのような、ＦＥＴなどのトランジスタを有する大規模集積回路チップの後工程（ＢＥＯＬ）において、ますます大きな問題になりつつある。デバイスのレイアウトが、メタライゼーションが平行なストライプ又はフィンガとなるマルチ・フィンガの用途においては、これらのフィンガが大きな電流密度を運ぶので、エレクトロマイグレーションを含む電流制限機構が大きな懸案事項である。そのようなデバイスには、電力増幅器、ＲＦスイッチ、Ｉ／Ｏドライバ、ピークｆｔ（遷移周波数）付近で動作する小型アナログ・デバイス、中等度の電流密度で、しかし高い環境温度（８０℃を超える）で動作するデバイス又は動作中に大量の熱を発生するチップ、及び、例えばＦＥＴのチャネルの幅に相当する長いフィンガ又は導電ストライプを有する任意のデバイスが含まれる。

図１は、最小の機能サイズが減少している各々の進歩したテクノロジー世代に関する、配線断面積の減少を指数関数的にプロットしたグラフを示す。下方のプロットは（Ｍ１）（第１層金属）に対するものであり、上方のプロットは（Ｍ２）（第２層金属）に対するものである。グラフに示されるように、配線の断面積の減小は、テクノロジー５からテクノロジー１０まで相当に大きい。言い換えると、配線の電流性能は、テクノロジーのスケーリングとともに実質的に低下している。しかし、上記リストの用途においては、電流はテクノロジーのスケーリングと調和してスケール調整されてはいない。例えば、特定の用途のための１００ｍＷの出力を必要とする無線電力増幅器（ＰＡ）は、テクノロジーに関りなくこの電力を達成することが必要となる。定電力が必要なときには、必要な電流は実際には、供給電圧（Ｖ供給）が縮小されるので、デバイスの縮小及びテクノロジーの進歩とともに増加する。図２は、デバイスの縮小及びテクノロジーの進歩による最小幅の配線により経路を定められるＤＣ電力のこの傾向を示す。（テクノロジー７及びそれ以降において、相互接続金属をアルミニウムから、より大きなエレクトロマイグレーション耐性を有する金属である銅に切替えることの効果が図１及び図２の両方に示されている）。従って、デバイスのスケーリング及びテクノロジーの進歩は、大きな電流密度を運ぶマルチ・フィンガの用途に対して、エレクトロマイグレーションを含む電流制限機構の問題を拡大する。このデバイスのスケーリングは、平行メタライゼーション・ストライプ又はフィンガの長さの増加、及びそれに対応してフィンガ末端の電流密度の増加をもたらす。

以下の表１は、共通のテクノロジー、本明細書ではテクノロジー９を使用し、ゲート・ピッチを変更しない種々の従来技術のレイアウトの比較を示す。表１の（Ｍ２）、（Ｍ３）及び（Ｍ４）は、ウェハからの金属の層を識別する。第２層の金属は（Ｍ２）であり、（Ｍ３）は第３層の金属、及び（Ｍ４）は第４層の金属である。

^＊ＰＣｅｌｌは、高周波数ＣＭＯＳ ＦＥＴの参照レイアウトである。
^＊＊ストラップは、総断面積を増やしてより多くの電流を運ぶために、ビアにより結ばれた金属の２つ又はそれ以上の連続した層を用いて同じ電流経路を配線することである。
^＊＊＊半平面は、ソース及びドレインの両方のそれぞれが、Ｍ１のフィンガ幅の半分までデバイスに広がるＭ２の別々の平面に配線されるレイアウトである。

上の表１は、（Ｍ２）を（Ｍ３）及び（Ｍ４）とストラップすることによって、３．３６μｍが達成可能な最も幅広の金属の寸法となることを示す。０．７６μｍの金属幅及び１．００の改善基準における標準ＲＦ ＰＣｅｌｌと比較して、このストラップされた従来技術の方法は、標準ＰＣｅｌｌに対して４．４２の改善因子を有し、すべての従来技術の方法の中で最良であった。

最少のエレクトロマイグレーションなどの電流制限機構により安全に動作させるために、ＦＥＴのドレイン及びソースを接続するため又はバイポーラ型トランジスタのコレクタ及びエミッタに接続するために用いられる配線である導電ストライプ又はフィンガの幅に寸法の制限が加えられる。より大きなゲート・ピッチ及びより幅広の金属線を用いることによって、電流密度は減少する。しかし、この方法の不利な点は、必要な金属の幅が非常に重要になる可能性があることである。例えば、１０μｍのゲート・フィンガ幅は、約５．８μｍの（Ｍ２）（第２金属層）の幅を必要とし、これは適応させるのに過度のゲート・ピッチを必要とする。別の方法は、（Ｍ２）フィンガ又はストライプに、より高位の層の金属をストラップすることである。しかし、この方法の問題は、電流性能が僅かしか増加し得ない一方で、隣接するフィンガ間の寄生静電容量が増加することである。また、より多くの金属層を用いることは、レイアウト内で利用又は実現できない可能性がある。別の方法は半平面の方法であり、これは（Ｍ２）上にはエレクトロマイグレーションの問題はないが、（Ｍ２）で覆われない（Ｍ１）の半分の部分には問題があり、そのため依然として（Ｍ１）の最大幅についての制限を受ける。従って、半平面レイアウトのエレクトロマイグレーションに対する安全性は制限される。

従って、エレクトロマイグレーションを含む電流制限機構を解決するのに必要なレイアウトの方法は、１）非常に長いデバイス・フィンガを許容する必要があり、２）任意の数の金属層及び全ての利用可能な種類の金属に対して、エレクトロマイグレーションに対して安全である必要があり、３）ゲート・ピッチを増加させてはならない。

従って、本発明の目的は、集積回路チップに関して、非常に長い金属フィンガを含むと同時に、エレクトロマイグレーションを含む電流制限機構を最小にするための相互接続メタライゼーションのレイアウト及びそのレイアウトの製造方法を提供することである。

本発明の別の目的は、使用できる金属の層数及び種類についての如何なる制約もなしに、エレクトロマイグレーションを含む電流制限機構に対して安全なレイアウトを提供することである。

本発明のさらなる目的は、ゲート・ピッチを増加させることなく、エレクトロマイグレーションを含む電流制限機構に対して安全なレイアウトを提供することである。

上述及び他の目的は、コンタクトを作るための第１、第２及び第３要素をもつ複数のトランジスタを有する集積回路レイアウトの１つの態様によって達成される。コンタクトは、通常よりも高い垂直層にある第２要素に接続し、金属フィンガの幅（ＦＥＴのチャネル幅に対応する）は通常よりも幅広く、なおかつレイアウトは電流制限機構又はエレクトロマイグレーションに対して安全である。トランジスタが電界効果トランジスタ（ＦＥＴ）である場合、ドレイン・コンタクトはより高い垂直層に配置され、一方、トランジスタがバイポーラ型である場合には、コレクタ・コンタクトがより高い垂直層に配置される。ＦＥＴの場合には、本明細書ではダブル・ソース・コンタクトが用いられ、バイポーラ型については本明細書ではダブル・エミッタが用いられる。第１層の金属（Ｍ１）と（Ｍ２）の間のエレクトロマイグレーションを含む電流制限機構の蓋然性を釣り合わせることによって、このレイアウトを最適化することができる。また、少なくとも第３及び第４金属層（Ｍ３及びＭ４）を用いることによってさらに改善することができる。

本発明の別の態様は、第２層の金属（Ｍ２）がデバイス又はチップ・フィンガの末端部分を覆い、同時にストラップされた（Ｍ２）フィンガがデバイスの中央部に配置される「重なり平面」のレイアウトとして規定される。

本発明のさらなる態様は、Ｍ１〜Ｍ４金属の寸法を電流がなめらかに流れるようにしたピラミッド型又は階段型のレイアウトである。

上述及び他の目的、態様及び利点は、添付の図面に関連する本発明の好ましい実施形態の以下の詳細な説明からより良く理解されるであろう。

集積回路チップのデバイスを接続する導電パターンを形成する従来の方法は、絶縁層（図示せず）によって分離されたチップ基板上に導電層を堆積させるステップを含む。図３の半平面の断面レイアウトに示されるように、本明細書においては、ウェハ１０はソース１１及びゲート１２を有するデバイスを含む。多数のビア１３が、ソース及びドレインを第１層のソース金属（Ｍ１）１４及びドレイン金属（Ｍ１）（図示せず）に接続する。多数のビア１５の半分だけが、ソース（Ｍ１）を第２金属層（Ｍ２）１６に接続するが、これは金属（Ｍ１）１４の幅の半分に及ぶ。従って、このレイアウトの名称は「半平面」である。ゲートは、この（Ｍ１）金属１７にビア接続される。これらの図面、及び断面図及び平面図を示す残りの図面においては、ビアと金属線との間のスペースには酸化シリコンなどの絶縁体があるが、図示されない。ドレイン（Ｍ２）フィンガ１８は（Ｍ１）（図示せず）及びドレイン（図示せず）に接続される。このデバイス又は集積回路を同じウェハ１０の上に作成された他のデバイス又は集積回路に配線することは、（Ｍ３）及び（Ｍ４）などの追加の金属層を用いて達成することができる。

図４の従来技術にさらに示されるように、ソース（Ｍ２）半平面１９は、（Ｍ２）におけるドレイン半平面２０と隣り合わせになっている。ビア１３はソース（Ｍ１）に接続されるが、ビア１３によって確立されるように（Ｍ１）ソース平面の半分に対してだけ接続される。同様のことがドレイン平面（Ｍ２）２０にも当てはまり、やはりビア１５によって確立されるように（Ｍ１）ドレイン平面の半分だけが（Ｍ２）ドレイン平面に接続される。幅広の（チャネルの長さに相当する）ＦＥＴのソース及びドレイン（又は、同等に、バイポーラのエミッタ及びコレクタ）はより多くの電流を供給し、従って、エレクトロマイグレーションの作用を避けるためにより多くの金属を必要とする。これは、（Ｍ１）だけにより覆われたソース及びドレイン領域の最大幅に限界を設ける。各フィンガの残りの半分は（Ｍ２）金属平面とストラップされ、これが（Ｍ１）と結合して残りの電流を運ぶ。（Ｍ１）フィンガの幅を最大にしても、半平面レイアウトは基準のＲＦ ＰＣｅｌｌに対して２．５倍の最大ユニット・フィンガ幅の改善をもたらすだけである。

ここで、図５−図８に示した本発明の１つの態様によれば、相互接続構造体あるいは相互接続金属配線の構造体のフィンガ幅を２倍にするためにダブル・ソース・コンタクトを用いている。ソース接続が存在するためにドレインはフィンガの端部で外部に接続できないので、ドレイン接続は上に向って垂直にデバイスを覆う平面に至るまで経路設定され、それ故「垂直ドレイン」レイアウトと呼ばれる。同じ面からのソース及びドレインの経路設定は寄生静電容量を形成するので、ソースだけが両端部で経路設定される。図６及び図７の組み合わせによって最も良く示されるように、ドレインは垂直に取り出されるが、その場合ウェハ３０はソース３１、ドレイン３２及びゲート３３を有するＦＥＴを含む。ビア（Ｖ０）３４はソース３１を第１層のソース金属（Ｍ１：金属１）３５に接続し、これが次に、ソース（Ｍ１：金属１）３５を第２層のソース金属（Ｍ２：金属２）３６にビア（Ｖ１）３７を介して接続する。ソース（Ｍ１）３５及び（Ｍ２）３６の端部は、ウェハ内のＦＥＴデバイスの両端部まで延びる。図６に最も良く示されるように、ドレイン接続はウェハ３０内のドレイン３２と接触するドレイン・ビア（Ｖ０）３９を含む。これらのビア３９は、ドレイン３２をドレインの第３金属層（Ｍ３：金属３）４０に接続するが、これはドレイン（Ｍ１）４１、ドレイン・ビア（Ｖ１）４２、ドレイン（Ｍ２）４３及びドレイン・ビア（Ｖ２）４４を介してデバイス全体の上にある平面内に存在する。

本発明の垂直ドレインの態様は、（ａ）金属配線の幅を広げること、（ｂ）デバイスの縁部においてソースに（Ｍ３）４５及び（Ｍ４：金属４）４７をストラップする（重畳する）こと、及び、デバイスの縁部以外においてドレイン接続にドレイン（Ｍ４）４６（図７）を用いることによって改善することができる。図７に示すように、（Ｍ２）がゲート３３と交差するので、ソース（Ｍ３）４５はソース（Ｍ２）３６のピーク電流密度を低下させる。ソース（Ｍ４）４６は、ピーク電流密度をさらに低下させるために付加される。金属層（Ｍ３）４５及び（Ｍ４）４６に関るデバイスに最も近い縁部は、金属層間の移動において滑らかな電流の流れ及び均一な電流密度を助長する階段型パターンを形成するために次第に後退させる。デバイスの上にはソース層（Ｍ４）の３つのビア４８だけが用いられるが、その理由は、そのようにしないとドレイン（Ｍ４）４７がデバイスの縁部においてエレクトロマイグレーションの問題を発生させることになるからである。

図８は、メタライゼーションの（Ｍ４）層の平面図を示す。破線４９で示されるように、メタライゼーションのドレイン層（Ｍ４）４７は、縁部４７ａを除くデバイス領域全体を覆うが、ここで縁部４７ａはソース（Ｍ４）４６のメタライゼーションがソース・ラインをストラップすることを可能にする櫛型構造の形状を有する。高くされたドレイン金属平面と縁部ソース金属櫛の間の分割は、最大エレクトロマイグレーション耐性を最適化することによって決定される。ドレイン（Ｍ４）４７の平面型形状と櫛型形状の間の仕切りの正確な位置は、ソース及びドレイン配線内のエレクトロマイグレーションに対して安全な電流輸送性能を最大にするように設計される。エレクトロマイグレーションに対する安全性又は相互接続レイアウトに対する限界は、例えば、１００℃における銅の断面積の平方ミクロン当たり約５ｍＡと規定される。ドレイン（Ｍ４）メタライゼーションを横断する平行線は、ＦＥＴのゲート３３を表す。本発明の垂直ドレインの態様は、基準のＰＣｅｌｌに対して、標準幅の配線に対して４．５倍、及び幅広の配線に対して９．５倍以上の改善をもたらす。

本発明の別の態様は「重なり平面」と呼び、図９以降に示す。図３の従来技術に示されるように、従来技術の半平面においては、エレクトロマイグレーション問題は（Ｍ２）半平面１６の下部を延びている（Ｍ１）フィンガ１４内に生じる。本発明の重なり平面は、重なり平面の内側の縁部を外側の縁部５０ａの方向に移動させ、（Ｍ１）フィンガの中央部にストラップ・フィンガ５０ｂを加えることによって、この問題を解決する。図９に示すように、ストラップ・フィンガ５０ｂが（Ｍ１）フィンガ５１の中央部に加えられる。また図９には、ソース５２ａ、ゲート５３、ビア５４及びドレイン平面（Ｍ２）５５を有するウェハ５２が示されている。中央部のフィンガ５０ｂが十分に長い場合には、エレクトロマイグレーション問題は（Ｍ１）フィンガ内では解決されるが、エレクトロマイグレーションは（Ｍ２）フィンガに対して問題となる。（Ｍ１）及び（Ｍ２）フィンガの大きさを釣り合わせることによって、この問題は最小化される。この釣り合いは、（Ｍ１）単独の領域の幅を、そのフィンガ幅から集められる電流が（Ｍ１）のエレクトロマイグレーションに対して安全な最大電流と等しくなる幅に設定することによって達成される。（Ｍ１）及び（Ｍ２）によってストラップされた領域の幅は、（Ｍ１）単独領域とＭ（１）プラス（Ｍ２）のストラップされたフィンガ部分との組合せによって集められる電流が、（Ｍ２）フィンガによってストラップされた（Ｍ１）フィンガのエレクトロマイグレーションに対して安全な最大電流に等しくなる幅である。最終的に、固体（Ｍ２）平面の下部の領域の幅は、全フィンガ幅（チャネル寸法の観点から）によって集められる電流が（Ｍ２）平面を加えた（Ｍ１）のエレクトロマイグレーションに対して安全な最大電流に等しくなるような幅である。

図１０に示すように、本発明の重なり平面の方法は、デバイスの中央部に延びる狭いドレイン（Ｍ２）フィンガ５９と交互配置された狭いソース（Ｍ２）フィンガ５８を有するデバイスの縁部における、幅広の（Ｍ２）ソース平面５６及び幅広の（Ｍ２）ドレイン平面５７で構成される。本発明の重なり平面レイアウトにおけるさらなる改善は、（Ｍ１）及び（Ｍ２）フィンガを金属でストラップさせ、金属線を拡幅することによって施される。

図１１は、本発明の別の態様を示し、これは重なり平面の方法を改善するのに用いることができる。この改善は、図１１に示すように（Ｍ３）フィンガ６０及び（Ｍ４）フィンガ６１で重なり平面を形成することによって達成される。本発明のこの態様は、「ピラミッド型」又は階段型レイアウトと呼ばれ、そこでは幅広の重なり平面（Ｍ２）６３ａ、（Ｍ３）６４ａ及び（Ｍ４）６５ａが、より狭いフィンガ（Ｍ２）６３ｂ及び６６、（Ｍ３）６４ｂ及び６０、並びに（Ｍ４）６５ｂ及び６１に接続する。また図１１には、ソース５２ａ及びビア５４を有するウェハ５２とともにドレイン平面（Ｍ２）６７、（Ｍ３）６８及び（Ｍ４）６９が示される。ゲートは示されていない。ピラミッド型構造体のため、幅広の重なり平面からデバイス中央部の狭いフィンガ内に斜めに電流が流れる。本発明のこのピラミッド型の態様は、本発明の重なり平面の態様のレイアウトとともに用いるときに、最も低いピーク電流密度及び静電容量の低下をもたらす。

前述の実施により達成することができる最大のフィンガ幅は、幾つかの用途には十分ではない可能性がある。また、より優れたエレクトロマイグレーション耐性が必要な場合には、フィンガ幅は最大電流を維持するための合計より少なく、且つエレクトロマイグレーションに対して安全な動作のための閾値未満とするべきである。前述のように、相互接続レイアウトについてのエレクトロマイグレーションに対する安全性の限界は、本明細書では、１００℃における銅の断面積の平方ミクロン当たり約５ｍＡである。上記のように、本発明の重なり平面の態様は、（Ｍ２）金属平面の形のデバイスの上にソース及びドレイン・コンタクトを含む。結果として、幅広のフィンガ・デバイスは、各々がエレクトロマイグレーションに対して安全な幾つかの短いブロックを隣接させることによって形成することができる。この方法においては、レイアウトの上部層におけるソース及びドレイン線が、（Ｍ１）ソース及びドレイン・フィンガに類似しているが、遥かに幅広く、直角に配向した（Ｍ２）の交互領域又はフィンガを形成する。従って、このような構造体は、重なり平面の方法を利用可能な相互接続金属の次の高位層を用いて繰り返えし適用して配線される元のＦＥＴに類似したものと見なすことができる。接触している（Ｍ２）ストライプのピッチは、元のソース及びドレインのピッチより大きいので、より幅広のビア及び従って、例えば２倍の厚さの金属（Ｍ１ ２Ｂ）及び（Ｍ２ ２Ｂ）のような、より幅広で厚い金属を用いることができる。これらの２倍の厚さの金属は（Ｍ１）及び（Ｍ２）と表記されるが、（２Ｂ）は、（Ｍ１）が２倍の厚さの第１金属であり、（Ｍ２）が２倍の厚さの第２金属であることを示す。それらは単一厚さの（Ｍ１）及び（Ｍ２）に取って代わるものではなく、付加的な金属平面又はフィンガである。

図１２は、ゲート５３、及びビア５４を介して（Ｍ１）ソース・フィンガ（図示せず）に接続するソース平面（Ｍ２）５６、並びに（Ｍ１）ドレイン・フィンガ（図示せず）に接続するドレイン平面（Ｍ２）５７を有する重なり平面のレイアウトを示す平面図である。（Ｍ２）ソース・フィンガ５８及び（Ｍ２）ドレイン・フィンガ５９は、ブロックの中央部のビア５４を介して（Ｍ１）（図示せず）にストラップされる。図１３に示すように、このレイアウトを非常に幅広なフィンガ・デバイスを有する単一のソース／ドレイン・メタライゼーション・ブロックとして用いると、ブロックは、デバイス領域にいかなるエレクトロマイグレーションの問題を起こすことなく、ソース及びドレイン電流を供給することができる。図１４に示すように、デバイス・フィンガの残りの半分は、別のソース／ドレイン・メタライゼーション・ブロックで覆われ、本明細書においては鏡像となる。２つのブロックのそれぞれは、それが覆う領域のソース及びドレイン電流を扱う。本発明の重なり平面の態様のさらなる最適化として、重なり平面レイアウトの繰返しの適用は（Ｍ１ ２Ｂ）及び（Ｍ２ ２Ｂ）メタライゼーションを用いることを可能にし、平行に配置できるフィンガの数を最大にするのに役立つ。ここで、図１４のデバイス内の金属（Ｍ２）は、ＦＥＴのソース及びドレイン又はバイポーラ型トランジスタのエミッタ及びコレクタの類似物として扱われ、図１４の機構が、（Ｍ１）及び（Ｍ２）に関して（Ｍ１ ２Ｂ）及び（Ｍ２ ２Ｂ）で置き換えて繰り返される。ここで、（Ｍ１ ２Ｂ）及び（Ｍ２ ２Ｂ）のピッチが、元の（Ｍ１）及び（Ｍ２）のピッチよりも大きいので、これらの金属層はより厚くすることができる（例えば２倍の厚さ）ので、さらに高い電流性能に向けて寄与することができる。

以下の表ＩＩは、本発明の種々のレイアウトを、１．００の基準改善を有するＰＣｅｌｌと比較したものである。「重なり平面」、「ピラミッド型」及び「垂直ドレイン」である本発明の全てのレイアウトの態様は、ＰＣｅｌｌに比較して３倍以上から９．５倍以上に至る範囲の改善をもたらす。

^＊幅広の金属線は、ゲート・ピッチを変えることなく基本ルールを満たす最大幅の線を用いることを意味する。通常の配線は０．１４μｍであるが、幅広の配線は０．２８μｍである。

最後に、図１６は、幾つかの従来技術のレイアウト及び本発明のレイアウトの態様の、最終的なソース・ドレイン間の静電容量に対するフィンガ幅をプロットした対数目盛のグラフである。破線は２つを区分し、従来技術のレイアウトと比較して本発明の全ての態様の幅広フィンガ幅（チャネル幅に対応する）の性能を示す。グラフ上のレイアウトの点は、レイアウトの名称の頭文字によリ識別される。それらは以下の通りである。
標準ＰＣｅｌｌ Ｓ
金属１（Ｍ１）単独 Ｍ
半平面 Ｈ
重なり平面 Ｏ
ピラミッド型重なり Ｐ
垂直ドレイン Ｖ

本発明は理解の目的のために特定の実施形態に関して説明されたが、それに対する変更及び修正は、添付の特許請求の範囲から逸脱することなく施すことができることを理解されたい。従って、ＦＥＴトランジスタなどの本実施形態は例証であり限定するものではないと考えるべきであり、本発明は本明細書に与えられた詳細に限定されるものではなく、添付の特許請求の範囲及び同等物の範囲内で変更を施すことができる。

デバイス・テクノロジーの世代に対する（Ｍ１）及び（Ｍ２）配線の平方ミクロン（μｍ^２）単位の断面積をプロットした対数目盛のグラフである。 デバイス・テクノロジーの世代に対する金属（Ｍ１）及び（Ｍ２）配線ごとのミリワット（ｍＷ）単位の最大ＤＣ電力をプロットした対数目盛のグラフである。 従来技術の半平面レイアウトを示す断面図である。 従来技術の半平面レイアウトを示す平面図である。 ソース及びドレインに対する両面コンタクト並びにデバイス上方の平面内の垂直ドレインを有する本発明の１つの態様を示す断面図である。 ウェハからデバイス上方の平面まで延びた本発明の垂直ドレインを示す拡大断面図である。 ソース・フィンガのメタライゼーションが複数の金属層からなり、エレクトロマイグレーションを含む電流制限機構に対して最も安全な設計のために電流の流れを最適化するように、各々の連続する層が互い違いに又は中心をずらして配置された本発明の垂直ドレインの態様を示す断面図である。 ソース・メタライゼーションがソース・ラインをストラップすることを可能にするように櫛型のメタライゼーションが配置される端部を除くデバイス全体を、高いドレインが覆う、本発明の垂直ドレインの態様を示す平面図である。 幅広の（Ｍ２）平面がデバイスの端部に配置され、ソース／ドレイン（Ｍ２）フィンガが中央部に配置され、幅広の（Ｍ２）平面と（Ｍ２）フィンガの割合が最大の安全電流の流れ対して最適化された、本発明の重なり平面の態様を示す断面図である。 （Ｍ２）デバイス・フィンガが交互配置された、本発明の重なり平面の態様を示す拡大平面図である。 ピラミッド型又は階段型の多層メタライゼーションを有する、本発明の重なり平面の態様を示す断面図である。 中央部にストラップされたソース／ドレイン・フィンガの櫛を許容するように半平面を縮小した、本発明の重なり平面の態様を示す平面図である。 非常に幅広のフィンガ・デバイスの半分の上に配置され、全フィンガ幅が覆われるまで鏡像に且つ隣接するように複製された、単一のソース／ドレイン・メタライゼーションを有する、本発明の重なり平面の態様を示す平面図である。 鏡像のソース／ドレイン・メタライゼーションによって覆われた図１２のフィンガ・デバイスを有する、本発明の重なり平面の態様を示す平面図である。 繰り返して実施された本発明の重なり平面の態様を示す平面図である。 最終段階のドレイン−ソース間の静電容量に対する最大フィンガ幅をプロットした対数目盛のグラフである。

符号の説明

１０、３０、５２：ウェハ
１１、３１、５２ａ：ソース
１２、３３、５３：ゲート
１３、１５、４８、５４：ビア
１４：ソース金属（Ｍ１）
１６：金属（Ｍ２）
１７：金属（Ｍ１）
１８：ドレイン（Ｍ２）フィンガ
１９：ソース（Ｍ２）半平面
２０：ドレイン（Ｍ２）半平面
３２：ドレイン
３４：ビア（Ｖ０）
３５：第１層ソース金属（Ｍ１）
３６：第２層ソース金属（Ｍ２）
３７：ビア（Ｖ１）
３９：ドレイン・ビア（Ｖ０）
４０：第３層金属（Ｍ３）
４１：ドレイン（Ｍ１）
４２：ドレイン・ビア（Ｖ１）
４３：ドレイン（Ｍ２）
４４：ドレイン・ビア（Ｖ２）
４５：金属層（Ｍ３）
４６：金属層（Ｍ４）、ソース（Ｍ４）
４７：ドレイン（Ｍ４）
４７ａ：縁部
４９：破線
５０ａ：重なり平面の外側縁部
５０ｂ：ストラップ・フィンガ
５５：ドレイン平面（Ｍ２）
５６：幅広の（Ｍ２）ソース平面
５７：幅広の（Ｍ２）ドレイン平面
５８：狭いソース（Ｍ２）フィンガ
５９：狭いドレイン（Ｍ２）フィンガ
６３ａ：幅広の重なり平面（Ｍ２）
６４ａ：幅広の重なり平面（Ｍ３）
６５ａ：幅広の重なり平面（Ｍ４）
６３ｂ、６６：狭いフィンガ（Ｍ２）
６４ｂ、６０：狭いフィンガ（Ｍ３）
６５ｂ、６１：狭いフィンガ（Ｍ４）
６７：ドレイン平面（Ｍ２）
６８：ドレイン平面（Ｍ３）
６９：ドレイン平面（Ｍ４）

Claims (3)

1. トランジスタと、エレクトロマイグレーションを含む電流制限機構を最小にするための相互接続メタライゼーションとを有する集積回路デバイスであって、
   第１要素、第２要素及び第３要素を有する複数のトランジスタと、
   前記第１要素及び前記第２要素に対して別々に接続される多数の層の相互接続金属配線とを含み、
   前記相互接続配線の各々は、前記第１要素又は前記第２要素に層間ビアを介して接続される第１金属層（Ｍ１）と、前記第１金属層（Ｍ１）に層間ビアを介して接続される第２金属層（Ｍ２）と、前記第２金属層（Ｍ２）に層間ビアを介して接続される第３金属層（Ｍ３）と、前記第３金属層（Ｍ３）に層間ビアを介して接続される第４金属層（Ｍ４）とを含み、
   前記第２金属層（Ｍ２）、前記第３金属層（Ｍ３）及び前記第４金属層（Ｍ４）は、各層が、前記デバイスの端部にあって互いに平面的に重なり合う重なりメタライゼーション平面と、当該重なりメタライゼーション平面から延長されて前記デバイスの中央部にある狭いフィンガ・メタライゼーション平面からなるとともに、全体として、前記デバイスの中央部においてピラミッド型又は階段型の多層メタライゼーション構造を構成するものであり、
   前記ピラミッド型又は階段型の多層メタライゼーション構造によって、前記デバイスの端部の前記幅広の重なり平面から前記デバイスの中央部の前記狭いフィンガ内への斜めの電流の流れが滑らかになる、集積回路デバイス。
2. 前記トランジスタはＦＥＴを含み、前記第１要素は当該ＦＥＴのソースであり、前記第２要素は当該ＦＥＴのドレインである、請求項１に記載の集積回路デバイス。
3. 前記金属層１（Ｍ１）は、層間ビアを介して前記ＦＥＴのソースに接続する、請求項２に記載の集積回路デバイス。

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