JP3501277B2 - 横型電界効果トランジスタ - Google Patents
横型電界効果トランジスタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は横型電界効果トラン
ジスタに関する。
ジスタに関する。
【０００２】
【従来の技術】半導体集積回路内に含まれるＭＯＳ型の
ストライプ状ゲートを有する横型電界効果トランジスタ
は半導体チップに交互にストライプ状にパターン配置さ
れたドレイン領域とソース領域間に外部から電圧を印加
するためにドレイン領域とソース領域にそれぞれ電気的
接触するストライプ状のドレイン電極とソース電極を半
導体チップの表面に配置し、さらにこれらのドレイン電
極とソース電極を延長して外部への引出し電極であるド
レインパッドとソースパッドとしている。
ストライプ状ゲートを有する横型電界効果トランジスタ
は半導体チップに交互にストライプ状にパターン配置さ
れたドレイン領域とソース領域間に外部から電圧を印加
するためにドレイン領域とソース領域にそれぞれ電気的
接触するストライプ状のドレイン電極とソース電極を半
導体チップの表面に配置し、さらにこれらのドレイン電
極とソース電極を延長して外部への引出し電極であるド
レインパッドとソースパッドとしている。
【０００３】
【発明が解決しようとする課題】ところで、ドレイン電
極とソース電極は通常アルミニウムを主材料とする低抵
抗の導電材で形成されているがトランジスタのトータル
オン抵抗が低オン抵抗化するにしたがってこのトータル
オン抵抗に占めるソース電極とドレイン電極の抵抗が無
視できなくなってきている。本発明は上記問題点に鑑み
てなされたものであり、レイアウト寸法を最適化するこ
とによりトータルオン抵抗に占めるソース電極およびド
レイン電極の抵抗の割合を小さくした横型電界効果トラ
ンジスタを提供することを目的とする。
極とソース電極は通常アルミニウムを主材料とする低抵
抗の導電材で形成されているがトランジスタのトータル
オン抵抗が低オン抵抗化するにしたがってこのトータル
オン抵抗に占めるソース電極とドレイン電極の抵抗が無
視できなくなってきている。本発明は上記問題点に鑑み
てなされたものであり、レイアウト寸法を最適化するこ
とによりトータルオン抵抗に占めるソース電極およびド
レイン電極の抵抗の割合を小さくした横型電界効果トラ
ンジスタを提供することを目的とする。
【０００４】
【課題を解決するための手段】（１）本発明の横型電界
効果トランジスタは、矩形のセル部上に二層金属からな
るソース電極およびドレイン電極を有し、下層としての
第一金属層からなる一層目ソース電極およびドレイン電
極はＹ方向に交互に配置したストライプ状パターンであ
り、上層としての第２金属層からなる二層目ソース電極
およびドレイン電極はセル部をＸ方向に２分して配置し
た矩形状パターンであり、一層目ソース電極およびドレ
イン電極は半導体基板に形成されたストライプ状パター
ンのソース領域およびドレイン領域に層間絶縁膜を開口
したソースコンタクトホールおよびドレインコンタクト
ホールを介して接触し、二層目ソース電極およびドレイ
ン電極は一層目ソース電極およびドレイン電極にそれぞ
れＸ方向の片半分の位置で層間絶縁膜を開口したソース
スルーホールおよびドレインスルーホールを介して接続
した横型電界効果トランジスタであって、前記トランジ
スタのセル部の縦寸法Ｙに対する横寸法Ｘの比をｋと
し、ソースパッドとドレインパッド間のトータルオン抵
抗Ｒｏｎに含まれるソースおよびドレイン電極の抵抗成
分をｋの関数で表わし、Ｒｏｎをｋで偏微分してＲｏｎ
が最小となるｋを求め、前記横寸法Ｘおよび縦寸法Ｙを
決定している。本構成によれば、セル部面積に対してト
ータルオン抵抗Ｒｏｎを最小にでき、トータルオン抵抗
に対してセル部面積を最小にできる。前記二層目ソース
電極およびドレイン電極のＹ方向一端がＹ方向に延長さ
れた位置にソースパッドおよびドレインパッドが形成さ
れた請求項１記載の横型電界効果トランジスタ。 （２）本発明の横型電界効果トランジスタは（１）項に
おいて、前記第一金属層が第一アルミニウム層であり、
前記第２金属層が第二アルミニウム層である。二層金属
がアルミニウムの場合、トータルオン抵抗に占めるソー
ス電極およびドレイン電極の抵抗成分が無視できないの
で、効果が大きい。 （３）本発明の横型電界効果トランジスタは（１）項に
おいて、前記二層目ソース電極およびドレイン電極のＹ
方向一端がＹ方向に延長された位置にソースパッドおよ
びドレインパッドが形成されている。 （４）本発明の横型電界効果トランジスタは（１）項に
おいて、前記セル部がＹ方向に二つに分離され、この分
離されたセル部間上の前記二層目ソース電極およびドレ
イン電極が延長された位置にソースパッドおよびドレイ
ンパッドが形成されている。 （５）本発明の横型電界効果トランジスタは（４）項に
おいて、前記セル部が中央で分離されている。 （６）本発明の横型電界効果トランジスタは（３）項に
おいて、前記横型電界効果トランジスタのセル幅をＷ
ｓ、前記一層目ソース電極およびドレイン電極の幅をＷ
ｅ、前記第一金属層のシート抵抗をρ１、および前記第
二金属層のシート抵抗をρ２として、前記ｋが、（８・
ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根で表わされる。 （７）本発明の横型電界効果トランジスタは（４）項に
おいて、前記横型電界効果トランジスタのセル幅をＷ
ｓ、前記一層目ソース電極およびドレイン電極の幅をＷ
ｅ、前記第一金属層のシート抵抗をρ１、および前記第
二金属層のシート抵抗をρ２として、前記ｋが、（２・
ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根で表わされる。
効果トランジスタは、矩形のセル部上に二層金属からな
るソース電極およびドレイン電極を有し、下層としての
第一金属層からなる一層目ソース電極およびドレイン電
極はＹ方向に交互に配置したストライプ状パターンであ
り、上層としての第２金属層からなる二層目ソース電極
およびドレイン電極はセル部をＸ方向に２分して配置し
た矩形状パターンであり、一層目ソース電極およびドレ
イン電極は半導体基板に形成されたストライプ状パター
ンのソース領域およびドレイン領域に層間絶縁膜を開口
したソースコンタクトホールおよびドレインコンタクト
ホールを介して接触し、二層目ソース電極およびドレイ
ン電極は一層目ソース電極およびドレイン電極にそれぞ
れＸ方向の片半分の位置で層間絶縁膜を開口したソース
スルーホールおよびドレインスルーホールを介して接続
した横型電界効果トランジスタであって、前記トランジ
スタのセル部の縦寸法Ｙに対する横寸法Ｘの比をｋと
し、ソースパッドとドレインパッド間のトータルオン抵
抗Ｒｏｎに含まれるソースおよびドレイン電極の抵抗成
分をｋの関数で表わし、Ｒｏｎをｋで偏微分してＲｏｎ
が最小となるｋを求め、前記横寸法Ｘおよび縦寸法Ｙを
決定している。本構成によれば、セル部面積に対してト
ータルオン抵抗Ｒｏｎを最小にでき、トータルオン抵抗
に対してセル部面積を最小にできる。前記二層目ソース
電極およびドレイン電極のＹ方向一端がＹ方向に延長さ
れた位置にソースパッドおよびドレインパッドが形成さ
れた請求項１記載の横型電界効果トランジスタ。 （２）本発明の横型電界効果トランジスタは（１）項に
おいて、前記第一金属層が第一アルミニウム層であり、
前記第２金属層が第二アルミニウム層である。二層金属
がアルミニウムの場合、トータルオン抵抗に占めるソー
ス電極およびドレイン電極の抵抗成分が無視できないの
で、効果が大きい。 （３）本発明の横型電界効果トランジスタは（１）項に
おいて、前記二層目ソース電極およびドレイン電極のＹ
方向一端がＹ方向に延長された位置にソースパッドおよ
びドレインパッドが形成されている。 （４）本発明の横型電界効果トランジスタは（１）項に
おいて、前記セル部がＹ方向に二つに分離され、この分
離されたセル部間上の前記二層目ソース電極およびドレ
イン電極が延長された位置にソースパッドおよびドレイ
ンパッドが形成されている。 （５）本発明の横型電界効果トランジスタは（４）項に
おいて、前記セル部が中央で分離されている。 （６）本発明の横型電界効果トランジスタは（３）項に
おいて、前記横型電界効果トランジスタのセル幅をＷ
ｓ、前記一層目ソース電極およびドレイン電極の幅をＷ
ｅ、前記第一金属層のシート抵抗をρ１、および前記第
二金属層のシート抵抗をρ２として、前記ｋが、（８・
ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根で表わされる。 （７）本発明の横型電界効果トランジスタは（４）項に
おいて、前記横型電界効果トランジスタのセル幅をＷ
ｓ、前記一層目ソース電極およびドレイン電極の幅をＷ
ｅ、前記第一金属層のシート抵抗をρ１、および前記第
二金属層のシート抵抗をρ２として、前記ｋが、（２・
ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根で表わされる。
【０００５】
【発明の実施の形態】以下、本発明の第１の実施の形態
の半導体集積回路内に含まれるＭＯＳ型ゲートの横型電
界効果トランジスタを図１および図３を参照して説明す
る。図１に示すように半導体集積回路としての半導体チ
ップ１に、半導体チップ１の表面からみて略矩形パター
ンの横型電界効果トランジスタ２００が形成されてい
る。この横型電界効果トランジスタ２００のソース電極
およびドレイン電極は二層に形成されている。第一アル
ミニウム層からなる下層として一層目ソース電極２０１
と一層目ドレイン電極２０２とがＸ方向のストライプ状
でＹ方向に交互に配置されている。この一層目ソース電
極２０１、一層目ドレイン電極２０２はストライプ状の
ソース領域２０３、ドレイン領域２０４とに層間絶縁膜
（図示せず）を開口した方形のソースコンタクトホール
２０５、ドレインコンタクトホール２０６を介して接触
している。第二アルミニウム層からなる上層として図の
左方に二層目ソース電極２０７と右方に二層目ドレイン
電極２０８とが配置されている。この二層目ソース電極
２０７、二層目ドレイン電極２０８は二層目ソース電極
２０７と一層目ソース電極２０１間、二層目ドレイン電
極２０８層と一層目ドレイン電極２０２間の層間絶縁膜
（図示せず）を開口した方形のソーススルーホール２０
９、ドレインスルーホール２１０を介して一層目ソース
電極２０１、一層目ドレイン電極２０２に接続されてい
る。従って、一層目ソース電極２０１のうち二層目ドレ
イン電極２０８の直下（一層目ソース電極２０１の串刺
し部と称する）、一層目ドレイン電極２０２のうち二層
目ソース電極２０７の直下（一層目ドレイン電極２０２
の串刺し部と称する）は二層目ソース電極２０７、二層
目ドレイン電極２０８とは直接接続されずに二層目ソー
ス電極２０７の直下の一層目ソース電極２０１、二層目
ドレイン電極２０８の直下の一層目ドレイン電極２０２
を介して接続されている。二層目ソース電極２０７、二
層目ドレイン電極２０８の一端は一層目ソース電極２０
１、一層目ドレイン電極２０２が配置されているセル部
より図の上方（チップの外周側）に延長され、その延長
部分上の大部分はパッシベーション膜が除去されて、ソ
ースパッド２１１、ドレインパッド２１２とされ、外部
への電極引出しが可能となっている。また、２１３は一
層目ソース電極２０１と一層目ドレイン電極２０２間に
ストライプ状に配置された多結晶シリコンからなるゲー
ト電極２１３でこのゲート電極２１３は延長されて図示
しない集積回路の所定位置に接続されている。尚、上記
のソースコンタクトホール２０５、ドレインコンタクト
ホール２０６およびソーススルーホール２０９、ドレイ
ンスルーホール２１０の形状は方形に限定されず円形で
も他の形状であってもよい。
の半導体集積回路内に含まれるＭＯＳ型ゲートの横型電
界効果トランジスタを図１および図３を参照して説明す
る。図１に示すように半導体集積回路としての半導体チ
ップ１に、半導体チップ１の表面からみて略矩形パター
ンの横型電界効果トランジスタ２００が形成されてい
る。この横型電界効果トランジスタ２００のソース電極
およびドレイン電極は二層に形成されている。第一アル
ミニウム層からなる下層として一層目ソース電極２０１
と一層目ドレイン電極２０２とがＸ方向のストライプ状
でＹ方向に交互に配置されている。この一層目ソース電
極２０１、一層目ドレイン電極２０２はストライプ状の
ソース領域２０３、ドレイン領域２０４とに層間絶縁膜
（図示せず）を開口した方形のソースコンタクトホール
２０５、ドレインコンタクトホール２０６を介して接触
している。第二アルミニウム層からなる上層として図の
左方に二層目ソース電極２０７と右方に二層目ドレイン
電極２０８とが配置されている。この二層目ソース電極
２０７、二層目ドレイン電極２０８は二層目ソース電極
２０７と一層目ソース電極２０１間、二層目ドレイン電
極２０８層と一層目ドレイン電極２０２間の層間絶縁膜
（図示せず）を開口した方形のソーススルーホール２０
９、ドレインスルーホール２１０を介して一層目ソース
電極２０１、一層目ドレイン電極２０２に接続されてい
る。従って、一層目ソース電極２０１のうち二層目ドレ
イン電極２０８の直下（一層目ソース電極２０１の串刺
し部と称する）、一層目ドレイン電極２０２のうち二層
目ソース電極２０７の直下（一層目ドレイン電極２０２
の串刺し部と称する）は二層目ソース電極２０７、二層
目ドレイン電極２０８とは直接接続されずに二層目ソー
ス電極２０７の直下の一層目ソース電極２０１、二層目
ドレイン電極２０８の直下の一層目ドレイン電極２０２
を介して接続されている。二層目ソース電極２０７、二
層目ドレイン電極２０８の一端は一層目ソース電極２０
１、一層目ドレイン電極２０２が配置されているセル部
より図の上方（チップの外周側）に延長され、その延長
部分上の大部分はパッシベーション膜が除去されて、ソ
ースパッド２１１、ドレインパッド２１２とされ、外部
への電極引出しが可能となっている。また、２１３は一
層目ソース電極２０１と一層目ドレイン電極２０２間に
ストライプ状に配置された多結晶シリコンからなるゲー
ト電極２１３でこのゲート電極２１３は延長されて図示
しない集積回路の所定位置に接続されている。尚、上記
のソースコンタクトホール２０５、ドレインコンタクト
ホール２０６およびソーススルーホール２０９、ドレイ
ンスルーホール２１０の形状は方形に限定されず円形で
も他の形状であってもよい。
【０００６】次に図１のＡ−Ａ線に沿った横型電界効果
トランジスタの断面を一層目電極より下側で図２を参照
して説明する。図において、ゲート電極２１３はｐ型半
導体基板２２０の表面上にゲート酸化膜２２１を介して
設けられており、ソース領域２０３とドレイン領域２０
４とはこのゲート電極２１３の端を利用してセルフアラ
インにｐ型半導体基板２２０の表面層にｎ型で形成され
ている。一層目ソース電極２０１，一層目ドレイン電極
２０２はソース領域２０３，ドレイン領域２０４の上に
層間絶縁膜２２２に開口したソースコンタクトホール２
０５、ドレインコンタクトホール２０６を介して接触し
て形成されている。
トランジスタの断面を一層目電極より下側で図２を参照
して説明する。図において、ゲート電極２１３はｐ型半
導体基板２２０の表面上にゲート酸化膜２２１を介して
設けられており、ソース領域２０３とドレイン領域２０
４とはこのゲート電極２１３の端を利用してセルフアラ
インにｐ型半導体基板２２０の表面層にｎ型で形成され
ている。一層目ソース電極２０１，一層目ドレイン電極
２０２はソース領域２０３，ドレイン領域２０４の上に
層間絶縁膜２２２に開口したソースコンタクトホール２
０５、ドレインコンタクトホール２０６を介して接触し
て形成されている。
【０００７】この横型電界効果トランジスタの動作は、
ソースパッド２１１とドレインパッド２１２間にソース
パッド２１１に対してドレインパッド２１２側が正とな
る電圧を印加した状態で、ゲート電極２１３に正の信号
を与えると、ゲート電極２１３直下のｐ型半導体基板２
２０の表面層に反転層を生じ、ドレインパッド２１２か
ら二層目ドレイン電極２０８、一層目ドレイン電極２０
２、ドレイン領域２０４、反転層、ソース領域２０３、
一層目ソース電極２０１、および二層目ソース電極２０
７を順に経由してソースパッド２１１に電流が流れる。
ゲート電極２１３の信号を取り去れば、ｐ型半導体基板
２２０の表面層の反転層が消滅し、ドレインパッド２１
２とソースパッド２１１間が遮断される。
ソースパッド２１１とドレインパッド２１２間にソース
パッド２１１に対してドレインパッド２１２側が正とな
る電圧を印加した状態で、ゲート電極２１３に正の信号
を与えると、ゲート電極２１３直下のｐ型半導体基板２
２０の表面層に反転層を生じ、ドレインパッド２１２か
ら二層目ドレイン電極２０８、一層目ドレイン電極２０
２、ドレイン領域２０４、反転層、ソース領域２０３、
一層目ソース電極２０１、および二層目ソース電極２０
７を順に経由してソースパッド２１１に電流が流れる。
ゲート電極２１３の信号を取り去れば、ｐ型半導体基板
２２０の表面層の反転層が消滅し、ドレインパッド２１
２とソースパッド２１１間が遮断される。
【０００８】次に上記構成の横型電界効果トランジスタ
のレイアウト寸法の設計方法について説明する。 （１）各パラメータの定義 ・Ｘ：セル部の横方向長さ ・Ｙ：セル部の縦方向長さ ・Ｓ：セル部面積 ・ｋ：セル部の縦方向長さに対する横方向長さの比（Ｘ
／Ｙ） ・ｍ（奇数）：ゲート本数 ・ｎ：一層目ソース電極２０１の本数＝一層目ドレイン
電極２０２の本数 ・Ｗｓ：隣接するソース電極２０１とドレイン電極２０
２の幅方向の中心間の距離で表わすセル幅 ・Ｗｅ：一層目ソース電極２０１および一層目ドレイン
電極２０２の幅 ・Ｗｇ：ゲート幅 ・ｒｃ：単位ゲート幅当りのチャネル抵抗 ・ρ１：第一アルミニウム層のシート抵抗（Ω／□） ・ρ２：第二アルミニウム層のシート抵抗（Ω／□） ・Ｒｃ：横型電界効果トランジスのチャネル抵抗 ・Ｒａ：二層目ソース電極２０７および二層目ドレイン
電極２０８のソースパッド２１１およびドレインパッド
２１２への引出し抵抗 ・Ｒｄ：一層目ドレイン電極２０２の串刺し部の抵抗 ・Ｒｓ；一層目ソース電極２０１の串刺し部の抵抗 ・Ｒｏｎ：ソースパッド２１１とドレインパッド２１２
間の抵抗 尚、以下での近似計算が簡明となるように上記ｍ、ｎに
おいて、一層目ソース電極２０１の本数と一層目ドレイ
ン電極２０２の本数を等しくｎ本とし、その結果、ゲー
ト本数＝ｍを奇数としているが、実際に適用するときは
一層目ソース電極２０１の本数と一層目ドレイン電極２
０２の本数のどちらかを１本少なくしてゲート本数を偶
数本としてもかまわない。 （２）ｋ、ＸおよびＹの関係は次のように表わされる。 Ｘ＝ｋ・Ｙ ……………（１） （３）ｍ、Ｘ、Ｙ、ＷｓおよびＷｇの関係は次のように
表わされる。 ｍ＝Ｙ／Ｗｓ−１ ……………（２） ｍ＝Ｗｇ／Ｘ ……………（３） 式（２）を変形すると、 Ｙ＝（ｍ＋１）・Ｗｓ ……………（２）’ 式（３）に式（１）を代入して変形すると、 Ｙ＝Ｗｇ／（ｋ・ｍ） ……………（３）’ 式（３）’に式（２）’を代入すると、 （ｍ＋１）・Ｗｓ＝Ｗｇ／（ｋ・ｍ） ……………（４） 式（４）を変形すると、 ｍ2＋ｍ−Ｗｇ／（ｋ・Ｗｓ）＝０ ……………（４）’ 式（４）’でｍ＞５０とすると、 ｍ2＝Ｗｇ／（ｋ・Ｗｓ） ……………（４）” 式（４）”より、 ｍ＝（Ｗｇ／（ｋ・Ｗｓ））の平方根 ……………（５） （４）ｍとｎの関係は次のように表わされる。 ｎ＝（ｍ＋１）／２ ……………（６） （５）ｎ、ＹおよびＷｓの関係は次のように表わされ
る。式（６）に式（２）を代入すると、 ｎ＝Ｙ／（２・Ｗｓ） ……………（７） （６）Ｒｃ、ｒｃおよびＷｇの関係は次のように表わさ
れる。 Ｗｇ＝ｒｃ／Ｒｃ ……………（８） （７）ＲｄおよびＲｓは次のように近似計算される。 一層目ソース電極２０１と一層目ドレイン電極２０２が
同一パターンとして、 Ｒｄ＝Ｒｓ ＝ρ１・（Ｘ／２）・（１／２）／Ｗｅ／ｎ ……………（９） 式（９）に式（１）、（７）を代入すると、 Ｒｄ＝Ｒｓ ＝ρ１・（ｋ・Ｙ／２）・（１／２）／Ｗｅ／（Ｙ／（２・Ｗｓ）） ＝ρ１・ｋ・Ｗｓ／（２・Ｗｅ） ……………（１０） （８）Ｒａは次のように近似計算される。 Ｒａ＝ρ２・（Ｙ／２）／（Ｘ／２） ……………（１１） 式（１１）に式（１）を代入すると、 Ｒａ＝ρ２・（Ｙ／２）／（ｋ・Ｙ／２） ＝ρ２／ｋ……………（１２） （９）Ｒｏｎは図４に示す等価回路で近似でき、次のよ
うに計算される。 Ｒｏｎ＝２・Ｒａ ＋（２・Ｒｃ＋Ｒｓ）・（２・Ｒｃ＋Ｒｄ）／（４・Ｒｃ＋Ｒｓ＋Ｒｄ） ＝２・Ｒａ＋（２・Ｒｃ＋Ｒｓ）／２ ＝２・Ｒａ＋Ｒｃ＋Ｒｓ／２ ……………（１３） ここで式（１３）に式（１０）、（１２）を代入する
と、 Ｒｏｎ＝２・ρ２／ｋ＋Ｒｃ＋ρ１・ｋ・Ｗｓ／（４・Ｗｅ）………（１４） （１０）Ｒｏｎが最小となるｋは式（１４）をｋにて偏
微分して次のように計算される。 Ｒｏｎのｋによる偏微分＝−２ρ２／ｋ2 ＋ρ１・Ｗｓ／（４・Ｗｅ）……（１５） 式（１５）よりＲｏｎのｋによる偏微分＝０となるｋを
求めると、 ｋ＝（８・ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根 ……………（１６） 以上のようにして、式（１６）においてρ１、ρ２、Ｗ
ｅおよびＷｓを与えるとＲｏｎが最小となるｋを決定す
ることができる。
のレイアウト寸法の設計方法について説明する。 （１）各パラメータの定義 ・Ｘ：セル部の横方向長さ ・Ｙ：セル部の縦方向長さ ・Ｓ：セル部面積 ・ｋ：セル部の縦方向長さに対する横方向長さの比（Ｘ
／Ｙ） ・ｍ（奇数）：ゲート本数 ・ｎ：一層目ソース電極２０１の本数＝一層目ドレイン
電極２０２の本数 ・Ｗｓ：隣接するソース電極２０１とドレイン電極２０
２の幅方向の中心間の距離で表わすセル幅 ・Ｗｅ：一層目ソース電極２０１および一層目ドレイン
電極２０２の幅 ・Ｗｇ：ゲート幅 ・ｒｃ：単位ゲート幅当りのチャネル抵抗 ・ρ１：第一アルミニウム層のシート抵抗（Ω／□） ・ρ２：第二アルミニウム層のシート抵抗（Ω／□） ・Ｒｃ：横型電界効果トランジスのチャネル抵抗 ・Ｒａ：二層目ソース電極２０７および二層目ドレイン
電極２０８のソースパッド２１１およびドレインパッド
２１２への引出し抵抗 ・Ｒｄ：一層目ドレイン電極２０２の串刺し部の抵抗 ・Ｒｓ；一層目ソース電極２０１の串刺し部の抵抗 ・Ｒｏｎ：ソースパッド２１１とドレインパッド２１２
間の抵抗 尚、以下での近似計算が簡明となるように上記ｍ、ｎに
おいて、一層目ソース電極２０１の本数と一層目ドレイ
ン電極２０２の本数を等しくｎ本とし、その結果、ゲー
ト本数＝ｍを奇数としているが、実際に適用するときは
一層目ソース電極２０１の本数と一層目ドレイン電極２
０２の本数のどちらかを１本少なくしてゲート本数を偶
数本としてもかまわない。 （２）ｋ、ＸおよびＹの関係は次のように表わされる。 Ｘ＝ｋ・Ｙ ……………（１） （３）ｍ、Ｘ、Ｙ、ＷｓおよびＷｇの関係は次のように
表わされる。 ｍ＝Ｙ／Ｗｓ−１ ……………（２） ｍ＝Ｗｇ／Ｘ ……………（３） 式（２）を変形すると、 Ｙ＝（ｍ＋１）・Ｗｓ ……………（２）’ 式（３）に式（１）を代入して変形すると、 Ｙ＝Ｗｇ／（ｋ・ｍ） ……………（３）’ 式（３）’に式（２）’を代入すると、 （ｍ＋１）・Ｗｓ＝Ｗｇ／（ｋ・ｍ） ……………（４） 式（４）を変形すると、 ｍ2＋ｍ−Ｗｇ／（ｋ・Ｗｓ）＝０ ……………（４）’ 式（４）’でｍ＞５０とすると、 ｍ2＝Ｗｇ／（ｋ・Ｗｓ） ……………（４）” 式（４）”より、 ｍ＝（Ｗｇ／（ｋ・Ｗｓ））の平方根 ……………（５） （４）ｍとｎの関係は次のように表わされる。 ｎ＝（ｍ＋１）／２ ……………（６） （５）ｎ、ＹおよびＷｓの関係は次のように表わされ
る。式（６）に式（２）を代入すると、 ｎ＝Ｙ／（２・Ｗｓ） ……………（７） （６）Ｒｃ、ｒｃおよびＷｇの関係は次のように表わさ
れる。 Ｗｇ＝ｒｃ／Ｒｃ ……………（８） （７）ＲｄおよびＲｓは次のように近似計算される。 一層目ソース電極２０１と一層目ドレイン電極２０２が
同一パターンとして、 Ｒｄ＝Ｒｓ ＝ρ１・（Ｘ／２）・（１／２）／Ｗｅ／ｎ ……………（９） 式（９）に式（１）、（７）を代入すると、 Ｒｄ＝Ｒｓ ＝ρ１・（ｋ・Ｙ／２）・（１／２）／Ｗｅ／（Ｙ／（２・Ｗｓ）） ＝ρ１・ｋ・Ｗｓ／（２・Ｗｅ） ……………（１０） （８）Ｒａは次のように近似計算される。 Ｒａ＝ρ２・（Ｙ／２）／（Ｘ／２） ……………（１１） 式（１１）に式（１）を代入すると、 Ｒａ＝ρ２・（Ｙ／２）／（ｋ・Ｙ／２） ＝ρ２／ｋ……………（１２） （９）Ｒｏｎは図４に示す等価回路で近似でき、次のよ
うに計算される。 Ｒｏｎ＝２・Ｒａ ＋（２・Ｒｃ＋Ｒｓ）・（２・Ｒｃ＋Ｒｄ）／（４・Ｒｃ＋Ｒｓ＋Ｒｄ） ＝２・Ｒａ＋（２・Ｒｃ＋Ｒｓ）／２ ＝２・Ｒａ＋Ｒｃ＋Ｒｓ／２ ……………（１３） ここで式（１３）に式（１０）、（１２）を代入する
と、 Ｒｏｎ＝２・ρ２／ｋ＋Ｒｃ＋ρ１・ｋ・Ｗｓ／（４・Ｗｅ）………（１４） （１０）Ｒｏｎが最小となるｋは式（１４）をｋにて偏
微分して次のように計算される。 Ｒｏｎのｋによる偏微分＝−２ρ２／ｋ2 ＋ρ１・Ｗｓ／（４・Ｗｅ）……（１５） 式（１５）よりＲｏｎのｋによる偏微分＝０となるｋを
求めると、 ｋ＝（８・ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根 ……………（１６） 以上のようにして、式（１６）においてρ１、ρ２、Ｗ
ｅおよびＷｓを与えるとＲｏｎが最小となるｋを決定す
ることができる。
【０００９】（１１）式（１６）によりｋ＝ｋ１が決定
されＲｏｎ＝Ｒｏｎ１が与えられたときのＸ、Ｙは次の
ように計算される。 Ｒｃを求める。 式（１４）を変形すると、 Ｒｃ＝Ｒｏｎ−２・ρ２／ｋ−ρ１・ｋ・Ｗｓ／（４・Ｗｅ）……（１４）’ Ｒｃ＝Ｒｃ１として式（１４）’にｋ＝ｋ１、Ｒｏｎ＝
Ｒｏｎ１を代入すると、 Ｒｃ１＝Ｒｏｎ１−２・ρ２
／ｋ１−ρ１・ｋ１・Ｗｓ／（４・Ｗｅ） …（１
７） Ｗｇを求める。 Ｗｇ＝Ｗｇ１として式（８）にで求めたＲｃ＝Ｒｃ１
を代入すると、 Ｗｇ１＝ｒｃ／Ｒｃ１ ……………（１８） ｍを求める。 ｍ＝ｍ１として式（５）にｋ＝ｋ１とで求めたＷｇ＝
Ｗｇ１を代入すると、 ｍ１＝（Ｗｇ１／（ｋ１・Ｗｓ））の平方根 ……………（１９） Ｘ、Ｙ、Ｓを求める。 Ｙ＝Ｙ１として式（２）’にで求めたｍ＝ｍ１を代入
すると、 Ｙ１＝（ｍ１＋１）Ｗｓ ……………（２０） Ｘ＝Ｘ１として式（１）にｋ＝ｋ１、Ｙ＝Ｙ１を代入す
ると、 Ｘ１＝ｋ１・Ｙ１ ……………（２１） Ｓ＝Ｓ１として、 Ｓ１＝Ｘ１・Ｙ１ ……………（２２） 以上のようにしてＲｏｎ＝Ｒｏｎ１のときの最小面積Ｓ
１となるＸ、Ｙを設計することができる。
されＲｏｎ＝Ｒｏｎ１が与えられたときのＸ、Ｙは次の
ように計算される。 Ｒｃを求める。 式（１４）を変形すると、 Ｒｃ＝Ｒｏｎ−２・ρ２／ｋ−ρ１・ｋ・Ｗｓ／（４・Ｗｅ）……（１４）’ Ｒｃ＝Ｒｃ１として式（１４）’にｋ＝ｋ１、Ｒｏｎ＝
Ｒｏｎ１を代入すると、 Ｒｃ１＝Ｒｏｎ１−２・ρ２
／ｋ１−ρ１・ｋ１・Ｗｓ／（４・Ｗｅ） …（１
７） Ｗｇを求める。 Ｗｇ＝Ｗｇ１として式（８）にで求めたＲｃ＝Ｒｃ１
を代入すると、 Ｗｇ１＝ｒｃ／Ｒｃ１ ……………（１８） ｍを求める。 ｍ＝ｍ１として式（５）にｋ＝ｋ１とで求めたＷｇ＝
Ｗｇ１を代入すると、 ｍ１＝（Ｗｇ１／（ｋ１・Ｗｓ））の平方根 ……………（１９） Ｘ、Ｙ、Ｓを求める。 Ｙ＝Ｙ１として式（２）’にで求めたｍ＝ｍ１を代入
すると、 Ｙ１＝（ｍ１＋１）Ｗｓ ……………（２０） Ｘ＝Ｘ１として式（１）にｋ＝ｋ１、Ｙ＝Ｙ１を代入す
ると、 Ｘ１＝ｋ１・Ｙ１ ……………（２１） Ｓ＝Ｓ１として、 Ｓ１＝Ｘ１・Ｙ１ ……………（２２） 以上のようにしてＲｏｎ＝Ｒｏｎ１のときの最小面積Ｓ
１となるＸ、Ｙを設計することができる。
【００１０】次に、本発明の第２の実施の形態の半導体
集積回路内に含まれるＭＯＳ型ゲートの横型電界効果ト
ランジスタ３００を、図３を参照して説明する。図１と
はソースパッドおよびドレインパッドの位置が異なり、
同一部分には同一符号を付してその説明を省略する。図
において、一層目ソース電極２０１、一層目ドレイン電
極２０２が配置されるセル部は上下半分に分離され、二
層目ソース電極３０７、二層目ドレイン電極３０８はそ
の中央の分離領域上に延長され、その延長部分上の大部
分はパッシベーション膜が除去されて、ソースパッド３
１１、ドレインパッド３１２とされ、外部への電極引出
しが可能となっている。この横型電界効果トランジスタ
３００の動作は、第１の実施の形態の設計方法による横
型電界効果トランジスタ２００と同様にソースパッド３
１１とドレインパッド３１２間で通電および電流遮断が
行われる。
集積回路内に含まれるＭＯＳ型ゲートの横型電界効果ト
ランジスタ３００を、図３を参照して説明する。図１と
はソースパッドおよびドレインパッドの位置が異なり、
同一部分には同一符号を付してその説明を省略する。図
において、一層目ソース電極２０１、一層目ドレイン電
極２０２が配置されるセル部は上下半分に分離され、二
層目ソース電極３０７、二層目ドレイン電極３０８はそ
の中央の分離領域上に延長され、その延長部分上の大部
分はパッシベーション膜が除去されて、ソースパッド３
１１、ドレインパッド３１２とされ、外部への電極引出
しが可能となっている。この横型電界効果トランジスタ
３００の動作は、第１の実施の形態の設計方法による横
型電界効果トランジスタ２００と同様にソースパッド３
１１とドレインパッド３１２間で通電および電流遮断が
行われる。
【００１１】次に上記構成の横型電界効果トランジスタ
３００のレイアウト寸法の設計方法について説明する。
第１の実施の形態の項番号と対応させて異なる点のみ説
明する。 （１）各パラメータの定義 ・ｍ（偶数）：ゲート本数 ・Ｒａ：二層目ソース電極３０７および二層目ドレイン
電極３０８のソースパッド３１１およびドレインパッド
３１２への引出し抵抗 ・Ｒｏｎ：ソースパッド３１１とドレインパッド３１２
間の抵抗 （３）ｍ、Ｘ、Ｙ、ＷｓおよびＷｇの関係は次のように
表わされる。 ｍ＝Ｙ／Ｗｓ−２ ……………（３２） ｍ＝Ｗｇ／Ｘ ……………（３） 式（３２）を変形すると、 Ｙ＝（ｍ＋２）・Ｗｓ ……………（３２）’ 式（３）に式（１）を代入して変形すると、 Ｙ＝Ｗｇ／（ｋ・ｍ） ……………（３）’ 式（３）’に式（３２）’を代入すると、 （ｍ＋２）・Ｗｓ＝Ｗｇ／（ｋ・ｍ） ……………（３４） 式（３４）を変形すると、 ｍ2＋２ｍ−Ｗｇ／（ｋ・Ｗｓ）＝０ ……………（３４）’ 式（３４）’でｍ＞５０とすると、 ｍ2＝Ｗｇ／（ｋ・Ｗｓ） ……………（３４）”＝（４）” （４）ｍとｎの関係は次のように表わされる。 ｎ＝（ｍ＋２）／２ ……………（３６） （５）ｎ、ＹおよびＷｓの関係は次のように表わされ
る。式（３６）に式（３２）を代入すると、 ｎ＝Ｙ／（２・Ｗｓ） ……………（３７）＝（７） （８）Ｒａは次のように近似計算される。 Ｒａ＝ρ２・（Ｙ／２）・（１／２）／（（Ｘ／２）・２）…………（４１） 式（４１）に式（１）を代入すると、 Ｒａ＝ρ２・（Ｙ／４）／（ｋ・Ｙ） ＝ρ２／（４・ｋ）……………（４２） （９）Ｒｏｎは図４に示す等価回路で近似でき、次のよ
うに計算される。式（１３）に式（１０）、（４２）を
代入すると、 Ｒｏｎ＝ρ２／（２・ｋ）＋Ｒｃ＋ρ１・ｋ・Ｗｓ／（４・Ｗｅ）…（４４） （１０）Ｒｏｎが最小となるｋは式（４４）をｋにて偏
微分して次のように計算される。 Ｒｏｎのｋによる偏微分＝−ρ２／（２・ｋ2）＋ρ１
・Ｗｓ／（４・Ｗｅ）……（４５） 式（４５）よりＲｏｎのｋによる偏微分＝０となるｋを
求めると、 ｋ＝（２・ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根 ……………（４６） 以上のようにして、式（４６）においてρ１、ρ２、Ｗ
ｅおよびＷｓを与えるとＲｏｎが最小となるｋを決定す
ることができる。
３００のレイアウト寸法の設計方法について説明する。
第１の実施の形態の項番号と対応させて異なる点のみ説
明する。 （１）各パラメータの定義 ・ｍ（偶数）：ゲート本数 ・Ｒａ：二層目ソース電極３０７および二層目ドレイン
電極３０８のソースパッド３１１およびドレインパッド
３１２への引出し抵抗 ・Ｒｏｎ：ソースパッド３１１とドレインパッド３１２
間の抵抗 （３）ｍ、Ｘ、Ｙ、ＷｓおよびＷｇの関係は次のように
表わされる。 ｍ＝Ｙ／Ｗｓ−２ ……………（３２） ｍ＝Ｗｇ／Ｘ ……………（３） 式（３２）を変形すると、 Ｙ＝（ｍ＋２）・Ｗｓ ……………（３２）’ 式（３）に式（１）を代入して変形すると、 Ｙ＝Ｗｇ／（ｋ・ｍ） ……………（３）’ 式（３）’に式（３２）’を代入すると、 （ｍ＋２）・Ｗｓ＝Ｗｇ／（ｋ・ｍ） ……………（３４） 式（３４）を変形すると、 ｍ2＋２ｍ−Ｗｇ／（ｋ・Ｗｓ）＝０ ……………（３４）’ 式（３４）’でｍ＞５０とすると、 ｍ2＝Ｗｇ／（ｋ・Ｗｓ） ……………（３４）”＝（４）” （４）ｍとｎの関係は次のように表わされる。 ｎ＝（ｍ＋２）／２ ……………（３６） （５）ｎ、ＹおよびＷｓの関係は次のように表わされ
る。式（３６）に式（３２）を代入すると、 ｎ＝Ｙ／（２・Ｗｓ） ……………（３７）＝（７） （８）Ｒａは次のように近似計算される。 Ｒａ＝ρ２・（Ｙ／２）・（１／２）／（（Ｘ／２）・２）…………（４１） 式（４１）に式（１）を代入すると、 Ｒａ＝ρ２・（Ｙ／４）／（ｋ・Ｙ） ＝ρ２／（４・ｋ）……………（４２） （９）Ｒｏｎは図４に示す等価回路で近似でき、次のよ
うに計算される。式（１３）に式（１０）、（４２）を
代入すると、 Ｒｏｎ＝ρ２／（２・ｋ）＋Ｒｃ＋ρ１・ｋ・Ｗｓ／（４・Ｗｅ）…（４４） （１０）Ｒｏｎが最小となるｋは式（４４）をｋにて偏
微分して次のように計算される。 Ｒｏｎのｋによる偏微分＝−ρ２／（２・ｋ2）＋ρ１
・Ｗｓ／（４・Ｗｅ）……（４５） 式（４５）よりＲｏｎのｋによる偏微分＝０となるｋを
求めると、 ｋ＝（２・ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根 ……………（４６） 以上のようにして、式（４６）においてρ１、ρ２、Ｗ
ｅおよびＷｓを与えるとＲｏｎが最小となるｋを決定す
ることができる。
【００１２】（１１）式（４６）によりｋ＝ｋ２が決定
されＲｏｎ＝Ｒｏｎ２が与えられたときのＸ、Ｙは次の
ように計算される。Ｒｏｎ＝Ｒｏｎ２のときのＲｃを
求める。式（４４）を変形すると、 Ｒｃ＝Ｒｏｎ−ρ２／（２・ｋ） −ρ１・ｋ・Ｗｓ／（４・Ｗｅ）…（４４）’ Ｒｏｎ＝Ｒｏｎ２のときのＲｃをＲｃ２として式（４
４）’にｋ＝ｋ２、Ｒｏｎ＝Ｒｏｎ２を代入すると、 Ｒｃ２＝Ｒｏｎ２−ρ２／（２・ｋ２） −ρ１・ｋ２・Ｗｓ／（４・Ｗｅ）…（４７） Ｗｇを求める。Ｗｇ＝Ｗｇ２として式（８）にで求
めたＲｃ＝Ｒｃ２を代入すると、 Ｗｇ２＝ｒｃ／Ｒｃ２ ……………（４８） ｍを求める。ｍ＝ｍ２として式（５）にｋ＝ｋ２と
で求めたＷｇ＝Ｗｇ２を代入すると、 ｍ２＝（Ｗｇ２／（ｋ２・Ｗｓ））の平方根 ……………（４９） Ｘ、Ｙ、Ｓを求める。Ｙ＝Ｙ２として式（３２）’に
で求めたｍ＝ｍ２を代入すると、 Ｙ２＝（ｍ２＋２）Ｗｓ ……………（５０） Ｘ＝Ｘ２として式（１）にｋ＝ｋ２、Ｙ＝Ｙ２を代入す
ると、 Ｘ２＝ｋ２・Ｙ２ ……………（５１） Ｓ＝Ｓ２として、 Ｓ２＝Ｘ２・Ｙ２ ……………（５２） 以上のようにしてＲｏｎ＝Ｒｏｎ２のときの最小面積Ｓ
２となるＸ、Ｙを設計することができる。尚、第２の実
施の形態による場合は、ソースパッドおよびドレインパ
ッドの位置が第１の実施の形態による場合よりも半導体
チップ外周から内側に配置される。従って、組立性も考
慮してソースパッドおよびドレインパッドの位置を第１
と第２の実施の形態による場合の間に設計することも可
能である。また、上記実施の形態例ではｎチャネル型の
横型電界効果トランジスタで説明したが、ｐチャネル型
にも適用できる。
されＲｏｎ＝Ｒｏｎ２が与えられたときのＸ、Ｙは次の
ように計算される。Ｒｏｎ＝Ｒｏｎ２のときのＲｃを
求める。式（４４）を変形すると、 Ｒｃ＝Ｒｏｎ−ρ２／（２・ｋ） −ρ１・ｋ・Ｗｓ／（４・Ｗｅ）…（４４）’ Ｒｏｎ＝Ｒｏｎ２のときのＲｃをＲｃ２として式（４
４）’にｋ＝ｋ２、Ｒｏｎ＝Ｒｏｎ２を代入すると、 Ｒｃ２＝Ｒｏｎ２−ρ２／（２・ｋ２） −ρ１・ｋ２・Ｗｓ／（４・Ｗｅ）…（４７） Ｗｇを求める。Ｗｇ＝Ｗｇ２として式（８）にで求
めたＲｃ＝Ｒｃ２を代入すると、 Ｗｇ２＝ｒｃ／Ｒｃ２ ……………（４８） ｍを求める。ｍ＝ｍ２として式（５）にｋ＝ｋ２と
で求めたＷｇ＝Ｗｇ２を代入すると、 ｍ２＝（Ｗｇ２／（ｋ２・Ｗｓ））の平方根 ……………（４９） Ｘ、Ｙ、Ｓを求める。Ｙ＝Ｙ２として式（３２）’に
で求めたｍ＝ｍ２を代入すると、 Ｙ２＝（ｍ２＋２）Ｗｓ ……………（５０） Ｘ＝Ｘ２として式（１）にｋ＝ｋ２、Ｙ＝Ｙ２を代入す
ると、 Ｘ２＝ｋ２・Ｙ２ ……………（５１） Ｓ＝Ｓ２として、 Ｓ２＝Ｘ２・Ｙ２ ……………（５２） 以上のようにしてＲｏｎ＝Ｒｏｎ２のときの最小面積Ｓ
２となるＸ、Ｙを設計することができる。尚、第２の実
施の形態による場合は、ソースパッドおよびドレインパ
ッドの位置が第１の実施の形態による場合よりも半導体
チップ外周から内側に配置される。従って、組立性も考
慮してソースパッドおよびドレインパッドの位置を第１
と第２の実施の形態による場合の間に設計することも可
能である。また、上記実施の形態例ではｎチャネル型の
横型電界効果トランジスタで説明したが、ｐチャネル型
にも適用できる。
【００１３】
【実施例】第１実施例として、第１の実施の形態の具体
的な数値例を説明する。図１に示す電界効果トランジス
タについて、従来と比較して説明する。 （Ａ）従来と本発明共通の設計値を次のように与える。 Ｗｓ＝２．３２μｍ Ｗｅ＝１．６μｍ ｒｃ＝３４７８Ω・μｍ ρ１＝０．０６６Ω／□ ρ２＝０．０３３Ω／□ （Ｂ）従来の場合 （１）１例として次の設計値をもつ。 Ｗｇ＝５４０００μｍ ｍ＝１９９本 （２）Ｘ、Ｙ、Ｓ、ｋを求める。 式（３）よりＸ＝Ｘ０として Ｘ０＝Ｗｇ／ｍ＝５４０００／１９９＝２７１．４μｍ 式（２）’よりＹ＝Ｙ０、Ｓ＝Ｓ０として、 Ｙ０＝（ｍ＋１）・Ｗｓ＝（１９９＋１）×２．３２＝
４６４．０μｍ Ｓ０＝Ｘ０・Ｙ０＝２７１．４×４６４．０＝１２５９
３０μｍ2 式（１）よりｋ＝ｋ０として、 ｋ０＝Ｘ０／Ｙ０＝２７１．４／４６４．０＝０．５８
５ （３）Ｒｃ、Ｒｄ、Ｒｓ、Ｒａを求める。 式（８）より Ｒｃ＝ｒｃ／Ｗｇ＝３４７８／５４０００＝０．０６４
４Ω 式（１０）より、 Ｒｄ＝Ｒｓ＝ρ１・ｋ０・Ｗｓ／（２・Ｗｅ） ＝０．０６６×０．５８５×２．３２／（２×１．６）＝０．０２８０Ω 式（１２）より、 Ｒａ＝ρ２／ｋ０＝０．０３３／０．５８５＝０．０５
６４Ω （４）Ｒｏｎを求める。 式（１３）より、 Ｒｏｎ＝２・Ｒａ＋Ｒｃ＋Ｒｓ／２ ＝２×０．０５６４＋０．０６４４＋０．０２８０／２＝０．１９１Ω （Ｃ）本発明の場合 （１）Ｒｏｎ１として従来の場合と同一のＲｏｎを与え
る。 Ｒｏｎ１＝０．１９１Ω （２）Ｒｏｎが最小となるｋ１を決定する。 式（１６）より、 ｋ１＝（８・ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根 ＝（８×０．０３３×１．６／（０．０６６×２．３２））の平方根 ＝１．６６ （３）Ｘ、Ｙを設計する。 Ｒｃ１を求める。 式（１７）より、 Ｒｃ１＝Ｒｏｎ１−２・ρ２／ｋ１−ρ１・ｋ１・Ｗｓ／（４・Ｗｅ） ＝０．１９１−２×０．０３３／１．６６ −０．０６６×１．６６×２．３２／（４×１．６） ＝０．１９１−０．０４０−０．０４０＝０．１１１Ω Ｗｇ１を求める。式（１８）より、 ＷＧ１＝ｒｃ／Ｒｃ１＝３４７８／０．１１１＝３１０
００μｍ ｍ１（奇数）を求める。 式（１９）より、 ｍ１＝（Ｗｇ１／（ｋ１・Ｗｓ））の平方根 ＝（３１０００／（１．６６×２．３２））の平方根＝８９本 Ｘ１、Ｙ１、Ｓ１を求める。式（２０）より、 Ｙ１＝（ｍ１＋１）Ｗｓ＝（８９＋１）×２．３２＝２
０８．８μｍ 式（２１）より、 Ｘ１＝ｋ１・Ｙ１＝１．６６×２０８．８＝３４６．６
μｍ 式（２２）より、 Ｓ１＝Ｘ１・Ｙ１＝２０８．８×３４６．６＝７２３７
０μｍ2 以上より、Ｓ１／Ｓ０＝７２３７０／１２５９３０×１
００＝５７％となり、セル部サイズを約４３％縮小する
ことができる。
的な数値例を説明する。図１に示す電界効果トランジス
タについて、従来と比較して説明する。 （Ａ）従来と本発明共通の設計値を次のように与える。 Ｗｓ＝２．３２μｍ Ｗｅ＝１．６μｍ ｒｃ＝３４７８Ω・μｍ ρ１＝０．０６６Ω／□ ρ２＝０．０３３Ω／□ （Ｂ）従来の場合 （１）１例として次の設計値をもつ。 Ｗｇ＝５４０００μｍ ｍ＝１９９本 （２）Ｘ、Ｙ、Ｓ、ｋを求める。 式（３）よりＸ＝Ｘ０として Ｘ０＝Ｗｇ／ｍ＝５４０００／１９９＝２７１．４μｍ 式（２）’よりＹ＝Ｙ０、Ｓ＝Ｓ０として、 Ｙ０＝（ｍ＋１）・Ｗｓ＝（１９９＋１）×２．３２＝
４６４．０μｍ Ｓ０＝Ｘ０・Ｙ０＝２７１．４×４６４．０＝１２５９
３０μｍ2 式（１）よりｋ＝ｋ０として、 ｋ０＝Ｘ０／Ｙ０＝２７１．４／４６４．０＝０．５８
５ （３）Ｒｃ、Ｒｄ、Ｒｓ、Ｒａを求める。 式（８）より Ｒｃ＝ｒｃ／Ｗｇ＝３４７８／５４０００＝０．０６４
４Ω 式（１０）より、 Ｒｄ＝Ｒｓ＝ρ１・ｋ０・Ｗｓ／（２・Ｗｅ） ＝０．０６６×０．５８５×２．３２／（２×１．６）＝０．０２８０Ω 式（１２）より、 Ｒａ＝ρ２／ｋ０＝０．０３３／０．５８５＝０．０５
６４Ω （４）Ｒｏｎを求める。 式（１３）より、 Ｒｏｎ＝２・Ｒａ＋Ｒｃ＋Ｒｓ／２ ＝２×０．０５６４＋０．０６４４＋０．０２８０／２＝０．１９１Ω （Ｃ）本発明の場合 （１）Ｒｏｎ１として従来の場合と同一のＲｏｎを与え
る。 Ｒｏｎ１＝０．１９１Ω （２）Ｒｏｎが最小となるｋ１を決定する。 式（１６）より、 ｋ１＝（８・ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根 ＝（８×０．０３３×１．６／（０．０６６×２．３２））の平方根 ＝１．６６ （３）Ｘ、Ｙを設計する。 Ｒｃ１を求める。 式（１７）より、 Ｒｃ１＝Ｒｏｎ１−２・ρ２／ｋ１−ρ１・ｋ１・Ｗｓ／（４・Ｗｅ） ＝０．１９１−２×０．０３３／１．６６ −０．０６６×１．６６×２．３２／（４×１．６） ＝０．１９１−０．０４０−０．０４０＝０．１１１Ω Ｗｇ１を求める。式（１８）より、 ＷＧ１＝ｒｃ／Ｒｃ１＝３４７８／０．１１１＝３１０
００μｍ ｍ１（奇数）を求める。 式（１９）より、 ｍ１＝（Ｗｇ１／（ｋ１・Ｗｓ））の平方根 ＝（３１０００／（１．６６×２．３２））の平方根＝８９本 Ｘ１、Ｙ１、Ｓ１を求める。式（２０）より、 Ｙ１＝（ｍ１＋１）Ｗｓ＝（８９＋１）×２．３２＝２
０８．８μｍ 式（２１）より、 Ｘ１＝ｋ１・Ｙ１＝１．６６×２０８．８＝３４６．６
μｍ 式（２２）より、 Ｓ１＝Ｘ１・Ｙ１＝２０８．８×３４６．６＝７２３７
０μｍ2 以上より、Ｓ１／Ｓ０＝７２３７０／１２５９３０×１
００＝５７％となり、セル部サイズを約４３％縮小する
ことができる。
【００１４】次に、第２実施例として第２の実施の形態
の具体的な数値例を説明する。 （１）設計値を次のように第１実施例と同一に与える。 Ｗｓ＝２．３２μｍ Ｗｅ＝１．６μｍ ｒｃ＝３４７８Ω・μｍ ρ１＝０．０６６Ω／□ ρ２＝０．０３３Ω／□ Ｒｏｎ２＝Ｒｏｎ１＝０．１９１Ω （２）Ｒｏｎが最小となるｋ２を決定する。 式（４６）より、 ｋ２＝（２・ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根 ＝（２×０．０３３×１．６／（０．０６６×２．３２））の平方根 ＝０．８３ （３）Ｘ、Ｙを設計する。 Ｒｃ２を求める。 式（４７）より、 Ｒｃ２＝Ｒｏｎ２−ρ２／（２・ｋ２）−ρ１・ｋ２・Ｗｓ／（４・Ｗｅ） ＝０．１９１−０．０３３／（２×０．８３） −０．０６６×０．８３×２．３２／（４×１．６） ＝０．１９１−０．０２０−０．０２０＝０．１５１Ω Ｗｇ２を求める。 式（３８）より、 Ｗｇ２＝ｒｃ／Ｒｃ２＝３４７８／０．１５１＝２３０
３３μｍ ｍ２（偶数）を求める。 式（４９）より、 ｍ２＝（Ｗｇ２／（ｋ２・Ｗｓ））の平方根 ＝（２３０３３／（０．８３×２．３２））の平方根＝１１０本 Ｘ２、Ｙ２、Ｓ２を求める。式（５０）より、 Ｙ２＝（ｍ２＋２）Ｗｓ＝（１１０＋２）×２．３２＝
２５９．８μｍ 式（５１）より、 Ｘ２＝ｋ２・Ｙ２＝０．８３×２５９．８＝２１５．６
μｍ 式（５２）より、 Ｓ２＝Ｘ２・Ｙ２＝２５９．８×２１５．６＝５６０１
３μｍ2 以上より、Ｓ２／Ｓ０＝５６０１３／１２５９３０×１
００＝４４％となり、セル部サイズを約５６％縮小する
ことができる。
の具体的な数値例を説明する。 （１）設計値を次のように第１実施例と同一に与える。 Ｗｓ＝２．３２μｍ Ｗｅ＝１．６μｍ ｒｃ＝３４７８Ω・μｍ ρ１＝０．０６６Ω／□ ρ２＝０．０３３Ω／□ Ｒｏｎ２＝Ｒｏｎ１＝０．１９１Ω （２）Ｒｏｎが最小となるｋ２を決定する。 式（４６）より、 ｋ２＝（２・ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根 ＝（２×０．０３３×１．６／（０．０６６×２．３２））の平方根 ＝０．８３ （３）Ｘ、Ｙを設計する。 Ｒｃ２を求める。 式（４７）より、 Ｒｃ２＝Ｒｏｎ２−ρ２／（２・ｋ２）−ρ１・ｋ２・Ｗｓ／（４・Ｗｅ） ＝０．１９１−０．０３３／（２×０．８３） −０．０６６×０．８３×２．３２／（４×１．６） ＝０．１９１−０．０２０−０．０２０＝０．１５１Ω Ｗｇ２を求める。 式（３８）より、 Ｗｇ２＝ｒｃ／Ｒｃ２＝３４７８／０．１５１＝２３０
３３μｍ ｍ２（偶数）を求める。 式（４９）より、 ｍ２＝（Ｗｇ２／（ｋ２・Ｗｓ））の平方根 ＝（２３０３３／（０．８３×２．３２））の平方根＝１１０本 Ｘ２、Ｙ２、Ｓ２を求める。式（５０）より、 Ｙ２＝（ｍ２＋２）Ｗｓ＝（１１０＋２）×２．３２＝
２５９．８μｍ 式（５１）より、 Ｘ２＝ｋ２・Ｙ２＝０．８３×２５９．８＝２１５．６
μｍ 式（５２）より、 Ｓ２＝Ｘ２・Ｙ２＝２５９．８×２１５．６＝５６０１
３μｍ2 以上より、Ｓ２／Ｓ０＝５６０１３／１２５９３０×１
００＝４４％となり、セル部サイズを約５６％縮小する
ことができる。
【００１５】
【発明の効果】本発明によれば、セル部の縦と横の比を
最適化することにより横型電界効果トランジスタのトー
タルオン抵抗に占めるソース電極およびドレイン電極の
抵抗の割合を小さくし、セル部面積が同一の場合にはト
ータルオン抵抗を小さくでき、または、トータルオン抵
抗が同一の場合にはセル部面積を縮小することができ
る。
最適化することにより横型電界効果トランジスタのトー
タルオン抵抗に占めるソース電極およびドレイン電極の
抵抗の割合を小さくし、セル部面積が同一の場合にはト
ータルオン抵抗を小さくでき、または、トータルオン抵
抗が同一の場合にはセル部面積を縮小することができ
る。
【図１】 本発明の第１の実施の形態による横型電界効
果トランジスタの要部平面図。
果トランジスタの要部平面図。
【図２】 本発明の第２の実施の形態による横型電界効
果トランジスタの要部平面図。
果トランジスタの要部平面図。
【図３】 図１および図２に示す横型電界効果トランジ
スタのＡ−Ａ断面図。
スタのＡ−Ａ断面図。
【図４】 図１および図２に示す横型電界効果トランジ
スタのソースパッドとドレインパッド間の抵抗の等価回
路図。
スタのソースパッドとドレインパッド間の抵抗の等価回
路図。
１００ 半導体チップ
２００、３００ 横型電界効果トランジスタ
２０１ 一層目ソース電極
２０２ 一層目ドレイン電極
２０３ ソース領域
２０４ ドレイン領域
２０５ ソースコンタクトホール
２０６ ドレインコンタクトホール
２０７、３０７ 二層目ソース電極
２０８、３０８ 二層目ドレイン電極
２０９ ソーススルーホール
２１０ ドレインスルーホール
２１１、３１１ ソースパッド
２１２、３１２ ドレインパッド
２１３ ゲート電極
２２０ ｐ型半導体基板
２２１ ゲート酸化膜
２２２ 層間絶縁膜
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/00 Ｈ０１Ｌ 21/88 Ｚ
29/78
29/80
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/088
H01L 29/78
H01L 29/80
H01L 27/08
H01L 21/82
H01L 29/00
Claims (7)
- 【請求項１】矩形のセル部上に二層金属からなるソース
電極およびドレイン電極を有し、下層としての第一金属
層からなる一層目ソース電極およびドレイン電極はＹ方
向に交互に配置したストライプ状パターンであり、上層
としての第２金属層からなる二層目ソース電極およびド
レイン電極はセル部をＸ方向に２分して配置した矩形状
パターンであり、一層目ソース電極およびドレイン電極
は半導体基板に形成されたストライプ状パターンのソー
ス領域およびドレイン領域に層間絶縁膜を開口したソー
スコンタクトホールおよびドレインコンタクトホールを
介して接触し、二層目ソース電極およびドレイン電極は
一層目ソース電極およびドレイン電極にそれぞれＸ方向
の片半分の位置で層間絶縁膜を開口したソーススルーホ
ールおよびドレインスルーホールを介して接続した横型
電界効果トランジスタであって、 前記トランジスタのセル部の縦寸法Ｙに対する横寸法Ｘ
の比をｋとし、ソースパッドとドレインパッド間のトー
タルオン抵抗Ｒｏｎに含まれるソースおよびドレイン電
極の抵抗成分をｋの関数で表わし、Ｒｏｎをｋで偏微分
してＲｏｎが最小となるｋを求め、前記横寸法Ｘおよび
縦寸法Ｙを決定した横型電界効果トランジスタ。 - 【請求項２】前記第一金属層が第一アルミニウム層であ
り、前記第２金属層が第二アルミニウム層である請求項
１記載の横型電界効果トランジスタ。 - 【請求項３】前記二層目ソース電極およびドレイン電極
のＹ方向一端がＹ方向に延長された位置にソースパッド
およびドレインパッドが形成された請求項１記載の横型
電界効果トランジスタ。 - 【請求項４】前記セル部がＹ方向に二つに分離され、こ
の分離されたセル部間上の前記二層目ソース電極および
ドレイン電極が延長された位置にソースパッドおよびド
レインパッドが形成された請求項１記載の横型電界効果
トランジスタ。 - 【請求項５】前記セル部が中央で分離された請求項４記
載の横型電界効果トランジスタ。 - 【請求項６】前記横型電界効果トランジスタのセル幅を
Ｗｓ、前記一層目ソース電極およびドレイン電極の幅を
Ｗｅ、前記第一金属層のシート抵抗をρ１、および前記
第二金属層のシート抵抗をρ２として、前記ｋが、（８
・ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根で表わされる
請求項３記載の横型電界効果トランジスタ。 - 【請求項７】前記横型電界効果トランジスタのセル幅を
Ｗｓ、前記一層目ソース電極およびドレイン電極の幅を
Ｗｅ、前記第一金属層のシート抵抗をρ１、および前記
第二金属層のシート抵抗をρ２として、前記ｋが、（２
・ρ２・Ｗｅ／（ρ１・Ｗｓ））の平方根で表わされる
請求項４記載の横型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01942399A JP3501277B2 (ja) | 1999-01-28 | 1999-01-28 | 横型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01942399A JP3501277B2 (ja) | 1999-01-28 | 1999-01-28 | 横型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000223582A JP2000223582A (ja) | 2000-08-11 |
| JP3501277B2 true JP3501277B2 (ja) | 2004-03-02 |
Family
ID=11998869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01942399A Expired - Fee Related JP3501277B2 (ja) | 1999-01-28 | 1999-01-28 | 横型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3501277B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7414275B2 (en) * | 2005-06-24 | 2008-08-19 | International Business Machines Corporation | Multi-level interconnections for an integrated circuit chip |
-
1999
- 1999-01-28 JP JP01942399A patent/JP3501277B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000223582A (ja) | 2000-08-11 |
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