KR100652424B1 - Ｃｍｏｓ 인버터 셀 - Google Patents

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권혁준
신상우
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삼성전자주식회사
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Abstract

수평방향의 길이가 감소된 CMOS 인버터 셀을 개시한다. 상기 CMOS 인버터 셀은, 게이트에 인가되는 데이터 신호를 공급하는 메탈 라인을 제거함으로써 수평방향의 길이를 감소시켰으며, 대신 셀의 파워영역 끝단에 설치되며 게이트의 물성과 동일한 연결패턴을 통하여 데이터 신호를 인가할 수 있도록 고안되었다. 게이트에 인가되는 데이터는 셀의 한 쪽 면 또는 양쪽 면을 이용하여 공급할 수 있으며, 게이트패턴도 하나의 게이트패턴을 이용하는 것과 서로 다른 게이트 패턴을 이용하는 것을 선택할 수 있도록 하였다.

Description

ＣＭＯＳ 인버터 셀{CMOS inverter cell}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래에 사용중인 CMOS 인버터 셀 레이아웃의 일 실시예이다.
도 2는 종래에 사용중인 CMOS 인버터 셀 레이아웃의 다른 일 실시예이다.
도 3은 본 발명에 따른 CMOS 인버터 셀의 제1실시예(300)이다.
도 4는 본 발명에 따른 CMOS 인버터 셀의 제2실시예(400)이다.
도 5는 본 발명에 따른 CMOS 인버터 셀의 제3실시예(500)이다.
도 6은 본 발명에 따른 CMOS 인버터 셀의 제4실시예(600)이다.
도 7은 본 발명에 따른 CMOS 인버터 셀의 제5실시예(700)이다.
도 8은 본 발명에 따른 CMOS 인버터 셀의 제6실시예(800)이다.
본 발명은 인버터 셀(Inverter Cell)의 레이아웃(Cell Layout)에 관한 것으로서, 특히, 셀의 면적을 감소시키고 응답 속도가 향상된 CMOS(Complementary Metal Oxide Silicon) 인버터 셀에 관한 것이다.
도 1은 종래에 사용중인 CMOS 인버터 셀 레이아웃의 일 실시예이다.
도 1을 참조하면, CMOS 인버터 셀(100)은, 셀의 상부에 P형 모스트랜지스터가 형성되고, 셀의 하부에 N형 모스트랜지스터가 형성된다.
P형 모스트랜지스터의 경우,P형 게이트(PGate1)를 중심으로, 활성영역(10, Diffusion Area)의 왼쪽이 소스 단자가 되고 오른 쪽이 드레인 단자가 된다. 제1전원(VDD)이 콘택(CNT)을 통하여 소스 단자에 공급되고, 출력 신호(OUTPUT)가 콘택(CNT)을 통하여 오른쪽에 위치한 드레인 단자로부터 출력된다. P형 게이트(PGate1)는 제1콘택(CNT1)을 통하여 외부메탈라인(Line1)과 연결된다.
N형 모스트랜지스터의 경우, N형 게이트(NGate1)를 중심으로 활성영역(11)의 왼쪽이 소스 단자가 되고 오른 쪽이 드레인 단자가 된다. 제2전원(VSS)이 콘택(CNT)을 통하여 소스 단자에 공급되고, 출력(OUTPUT) 신호가 콘택(CNT)을 통하여 오른쪽에 위치한 드레인 단자로부터 연결된다. N형 게이트(NGate1)는 콘택(CNT)을 통하여 외부메탈라인(Line1)과 연결된다.
점선으로 표시한 영역(AREA1)은, P형 게이트(PGate1) 및 N형 게이트(NGate1)에 신호를 인가하는 외부메탈라인(Line1)을 위해 확보된 공간이다. 상기 영역(AREA1)은, 수평 방향(Length)으로 볼 때, P형 모스트랜지스터 및 N형 모스트랜지스터의 기능을 수행하는 2개의 활성영역(10, 11)을 포함하는 임의의 영역의 외부에 위치하기 때문에, 셀의 수평방향(Length) 길이를 증가시키게 되는 원인이 된다는 것을 나타낸다.
셀의 수직 방향(Height)의 길이는 모스트랜지스터 게이트의 폭(Width)에 의 하여 결정되며, 동일한 게이트 길이(Length)를 가정할 때 게이트의 폭이 넓으면 넓을수록 전류구동 능력이 상대적으로 커진다.
도 2는 종래에 사용중인 CMOS 인버터 셀 레이아웃의 다른 일 실시예이다.
도 2를 참조하면, CMOS 인버터 셀(200)은, 셀의 상부에 P형 모스트랜지스터가 형성되고, 셀의 하부에 N형 모스트랜지스터가 형성되는 것은 도 1의 경우와 동일하다. 다만, 외부로부터 게이트에 신호를 공급되는 외부메탈라인(Line2)이 콘택(CNT)을 통하여 P형 모스트랜지스터의 게이트(PGate2) 및 N형 모스트랜지스터의 게이트(NGate2)에 직접 연결되지 못하고, 비어 콘택(Via-CNT) 및 인터메탈 라인(Line3)을 거쳐야 연결된다는 점이 서로 다르다.
도 2에 도시된 실시예의 경우도, 타원으로 표시한 영역(AREA2)의 폭 만큼 셀의 수평방향의 길이가 증가하게 된다.
도 1 및 도 2에 도시된 인버터 셀 레이아웃은, P형 모스트랜지스터의 게이트(PGate1, PGate2) 및 N형 모스트랜지스터의 게이트(NGate1, NGate2)에 인가되는 신호가 전달되는 외부메탈라인(Line1, Line2)이 차지하는 일정한 면적을 확보하여야 하기 때문에 셀의 면적이 그 만큼 커진다는 단점이 있다.
또한, 셀의 수직방향(Height) 및/또는 수평방향(Length)의 길이를 감소시키는 것도 용이하지 않다. 예를 들면, 인버터 셀 레이아웃의 수직방향(Height)의 길이를 감소시키기 위해서는, 트랜지스터의 폭(Width)을 감소시키기 위해서는 핑거 게이트(Finger Gate) 구조를 도입하여야 하는데, 이 구조는 수평방향(Length)의 길이를 증가시키게 된다.
본 발명이 이루고자 하는 기술적 과제는, 수평 및 수직방향의 길이가 감소되어 응답 속도가 향상된 CMOS 인버터 셀을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 CMOS 인버터 셀의 일 면은, 셀 경계선의 내부에, 게이트패턴, 제1활성영역패턴, 제2활성영역패턴, 제1메탈라인패턴, 제2메탈라인패턴, 제3메탈라인패턴 및 복수 개의 콘택들을 구비한다.
상기 게이트패턴은 상기 셀 경계선의 적어도 한 면과 접촉하며 직선 형태를 가진다. 상기 제1활성영역패턴은 상기 게이트패턴과 겹쳐지는 채널영역, 상기 채널영역의 양쪽에 위치하는 드레인 영역 및 소스 영역을 구비한다. 상기 제2활성영역패턴은 상기 게이트패턴과 겹쳐지는 채널영역, 상기 채널영역의 양쪽에 위치하는 드레인 영역 및 소스 영역을 구비한다. 상기 제1메탈라인패턴은 상기 셀 경계선의 적어도 한 쪽 면과 접촉하며 상기 게이트패턴과 평행하며 상기 제1활성영역의 상부에 위치한다. 상기 제2메탈라인패턴은 상기 셀 경계선의 한 쪽 면과 접촉하며 상기 게이트패턴과 평행하며 상기 제1활성영역의 상부에 위치한다. 상기 제3메탈라인패턴은 상기 제2메탈라인패턴의 연장선상에 위치하고, 상기 셀 경계선의 다른 한 쪽 면에 접촉하며 상기 게이트패턴과 평행하며 상기 제2활성영역의 상부에 위치한다. 상기 복수 개의 콘택들은 상기 드레인 영역 및 상기 소스 영역의 상부에 각각 설치된다.
상기 제1메탈라인패턴은 상기 제1활성영역패턴의 드레인 영역에 설치된 상기 콘택 및 상기 제2활성영역패턴의 드레인 영역에 설치된 상기 콘택을 경유하여 상기 제1활성영역패턴의 드레인 영역 및 상기 제2활성영역패턴의 드레인 영역을 공통으로 연결한다. 상기 제2메탈라인패턴은 상기 제1활성영역패턴의 소스 영역에 설치된 상기 콘택을 경유하여 상기 제1활성영역패턴의 소스 영역과 제1전원을 연결하고, 상기 제3메탈라인패턴은 상기 제2활성영역패턴의 소스 영역에 설치된 상기 콘택을 경유하여 상기 제2활성영역패턴의 소스 영역과 제2전원을 연결한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 CMOS 인버터 셀의 다른 일면은, 셀 경계선의 내부에, 제1게이트패턴, 제2게이트패턴, 내부연결패턴, 제1활성영역패턴, 제2활성영역패턴, 제1메탈라인패턴, 제2메탈라인패턴, 제3메탈라인패턴 및 복수 개의 콘택들을 구비한다.
상기 제1게이트패턴 및 상기 제2게이트패턴은 게이트의 채널영역, 드레인 영역 및 소스 영역을 구분하는 기준이 된다. 상기 내부연결패턴은 상기 제1게이트패턴과 상기 제2게이트패턴을 전기적으로 연결한다. 상기 제1활성영역패턴은 상기 제1게이트패턴과 겹쳐지는 채널영역, 상기 채널영역의 양쪽에 위치하는 드레인 영역 및 소스 영역을 구비한다. 상기 제2활성영역패턴은 상기 제2게이트패턴과 겹쳐지는 채널영역, 상기 채널영역의 양쪽에 위치하는 드레인 영역 및 소스 영역을 구비한다. 상기 제1메탈라인패턴은 상기 셀 경계선의 적어도 한 면과 접촉하고 상기 제1게이트패턴과 평행하며 상기 제1활성영역패턴의 상부에 위치한다. 상기 제2메탈라인패턴은 상기 셀 경계선의 한 면과 접촉하고 상기 제2게이트패턴과 평행하며 상기 제1활성영역패턴의 상부에 위치한다. 상기 제3메탈라인패턴은 상기 제2메탈라인패 턴의 연장선상에 위치하고, 상기 셀 경계선의 다른 한 면에 접촉하고 상기 제1게이트패턴 및 상기 제2게이트패턴과 평행하며 상기 제2활성영역패턴의 상부에 위치한다. 상기 복수 개의 콘택들은 상기 게이트패턴, 상기 드레인 영역 및 상기 소스 영역의 상부에 각각 설치된다.
상기 제1메탈라인패턴은 상기 제1활성영역패턴의 드레인 영역에 설치된 콘택 및 상기 제2활성영역패턴의 드레인 영역에 설치된 콘택을 경유하여 상기 제1활성영역패턴의 드레인 영역 및 상기 제2활성영역패턴의 드레인 영역을 공통으로 연결한다. 상기 제2메탈라인패턴은 상기 제1활성영역패턴의 소스 영역에 설치된 콘택을 경유하여 상기 제1활성영역패턴의 소스 영역과 제1전원을 연결하고, 상기 제3메탈라인패턴은 상기 제2활성영역패턴의 소스 영역에 설치된 콘택을 경유하여 상기 제2활성영역패턴의 소스 영역과 제2전원을 연결한다.
상기 내부연결패턴은, 상기 게이트패턴에 설치된 콘택을 경유하여 상기 제1게이트패턴 및 상기 제2게이트패턴을 연결한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 CMOS 인버터 셀의 제1실시예(300)이다.
도 3을 참조하면, CMOS 인버터 셀(300)은, 게이트패턴(301), 제1활성영역패턴(302), 제2활성영역패턴(303), 제1메탈라인패턴(304), 제2메탈라인패턴(305), 제3메탈라인패턴(306), 제1전원라인(307), 제2전원라인(308), 게이트연결패턴(309) 및 복수 개의 콘택(CNT)들을 구비한다.
게이트패턴(301)은 셀 경계선(310)의 한 쪽 면과 접촉하며 직선 형태를 나타낸다. 제1활성영역패턴(302)은 게이트패턴(301)과 겹쳐지는 채널영역, 상기 채널영역의 양쪽에 위치하는 드레인 영역 및 소스 영역을 구비하는 P형 모스트랜지스터의 활성영역(Active Area)이다. 제2활성영역패턴(303)은 게이트패턴(301)과 겹쳐지는 채널영역, 상기 채널영역의 양쪽에 위치하는 드레인 영역 및 소스 영역을 구비하는 N형 모스트랜지스터의 활성영역이다.
제1활성영역패턴(302) 및 제2활성영역패턴(303)의 드레인 영역의 상부 및 소스 영역의 상부에는 콘택(CNT)이 각각 배치된다. 제1메탈라인패턴(304)은 일 면이 셀 경계선(310)의 한 쪽 면과 접하며 게이트패턴(301)과 평행하게 진행하며 인버터의 출력신호를 전달한다. 제2메탈라인패턴(305)은 일 면이 셀 경계선(310)의 한 쪽 면과 접하며 게이트패턴(301)과 평행하게 진행한다. 제3메탈라인패턴(306)은 제2메탈라인패턴(305)의 연장선상에 위치하고, 일 면이 셀 경계선(310)의 다른 한 쪽 면에 접하며 게이트패턴(301)과 평행하게 진행한다.
제1메탈라인패턴(304)은 제1활성영역패턴(302)의 드레인 영역의 상부에 설치된 콘택(CNT) 및 제2활성영역패턴(303)의 드레인 영역의 상부에 설치된 콘택(CNT)을 경유하여 제1활성영역패턴(302)의 드레인 영역 및 제2활성영역패턴(303)의 드레 인 영역을 공통으로 연결한다. 제2메탈라인패턴(305)은 제1활성영역패턴(302)의 소스 영역에 설치된 콘택(CNT)을 경유하여 제1활성영역패턴(302)의 소스 영역과 제1전원(VDD)을 연결한다. 제3메탈라인패턴(306)은 제2활성영역패턴(303)의 소스 영역에 설치된 콘택(CNT)을 경유하여 제2활성영역패턴(303)의 소스 영역과 제2전원(VSS)을 연결한다.
게이트패턴(301)에 신호를 인가하기 위하여 게이트연결패턴(309)을 CMOS 인버터 셀(300)의 외부에 설치한다. 도 3의 경우, 게이트연결패턴(309)은 N형 모스트랜지스터가 생성되는 쪽의 셀의 경계선(310)에 설치된다.
여기서 제1전원(VDD)은 제1전원라인(307)을 통하여 인가되고, 제2전원(VSS)은 제2전원라인(308)을 통하여 인가될 수도 있다. 게이트연결패턴(309)은 게이트패턴(301)과 동일한 재질로서 셀 경계선(310)의 외부 쪽으로 인접하며 게이트패턴(301)에 신호를 전달하는 통로가 된다.
도 3은 게이트연결패턴(309)이 N형 모스트랜지스터가 위치하는 셀 경계선에 인접한 경우를 나타낸다.
도 4는 본 발명에 따른 CMOS 인버터 셀의 제2실시예(400)이다.
도 4를 도 3과 비교하면, 게이트연결패턴(409)의 위치가 P형 모스트랜지스터가 위치하는 셀 경계선에 인접한 것을 제외하고는 동일하므로, 연결관계에 대한 설명은 생략한다.
도 5는 본 발명에 따른 CMOS 인버터 셀의 제3실시예(500)이다.
도 5를 참조하면, 2개의 게이트연결패턴들(509, 510)이 P형 모스트랜지스터 가 위치하는 셀 경계선 및 N형 모스트랜지스터가 위치하는 셀 경계선에 각각 배치되는 것을 제외하고는, 도 3 및 도 4와 동일하므로, 연결관계에 대한 설명은 생략한다.
도 3 내지 도 5를 정리하면, 본 발명에 따른 CMOS 인버터 셀은 P형 모스트랜지스터 및 N형 모스트랜지스터의 게이트단자로 사용되는 게이트패턴(301, 401, 501)이 하나이다. 또한 게이트패턴(301, 401, 501)에 신호를 공급하는 게이트연결패턴(309, 409, 509, 510)이 배치되는 위치 및 수가 서로 다르다. 따라서 상기 CMOS 인버터 셀을 사용하고자 하는 설계자는 셀의 한 면, 상기 한 면과 대응되는 면을 통하여 게이트패턴(301, 401, 501)에 데이터를 전달할 수 있을 뿐만 아니라. 상기 한 면 및 상기 대응되는 면 두 면을 통하여 동시에 데이터를 전달할 수 있다.
도 3 내지 도 5에 도시된 인버터 셀과 종래의 인버터 셀의 가장 중요한 차이점은, 종래의 실시예를 나타낸 도 1 및 도 2에 도시된 외부메탈라인(Line1, Line2)이 차지하는 일정한 면적(AREA1, AREA2)이 필요가 없다는 것이다.
도 6 내지 도 8은 본 발명에 따른 CMOS 인버터 셀의 다른 실시예들로서, 서로 분리된 P형 모스트랜지스터의 게이트패턴 및 N형 모스트랜지스터의 게이트패턴이, 메탈 또는 유사한 다른 재질의 물질로 연결되는 경우이다.
P형 모스트랜지스터의 게이트패턴의 재질과 N형 모스트랜지스터의 게이트패턴의 재질을 다르게 하는 이유는 여러 가지가 있을 수 있는데, 그 중 하나의 이유는 문턱전압(Threshold Voltage)을 분리하여 조절할 수 있게 하는 것이다.
도 6은 본 발명에 따른 CMOS 인버터 셀의 제4실시예(600)이다.
도 6을 참조하면, 상기 CMOS 인버터 셀(600)은, 제1게이트패턴(601), 제2게이트패턴(602), 제1활성영역패턴(603), 제2활성영역패턴(604), 제1메탈라인패턴(605), 제2메탈라인패턴(606), 제3메탈라인패턴(607), 제1전원라인(608), 제2전원라인(609), 연결패턴(610) 및 복수 개의 콘택(CNT)들을 구비한다
제1게이트패턴(601) 및 제2게이트패턴(602)은 다결정 실리콘(Poly Silicon)으로 구현되는 것이 일반적이다. 제1게이트패턴(601) 및 제2게이트패턴(602)은 콘택(CNT)을 경유하여 내부연결패턴(610)에 의하여 전기적으로 서로 연결된다. 여기서, 제1게이트패턴(601)과 내부연결패턴(610) 및 제2게이트패턴(602)과 내부연결패턴(610) 사이에 위치하는 콘택(CNT)은, 소스 및 드레인 영역에 배치된 콘택(CNT)들과 동일한 층(Layer)에 형성될 수 도 있지만 다른 층에 형성될 수 도 있다.
제1활성영역패턴(603)은, 제1게이트패턴(601)과 겹쳐지는 채널영역, 상기 채널영역의 양쪽에 위치하는 드레인 영역 및 소스 영역을 구비하는 P형 모스트랜지스터의 활성영역이다. 제2활성영역패턴(604)은, 제2게이트패턴(602)과 겹쳐지는 채널영역, 상기 채널영역의 양쪽에 위치하는 드레인 영역 및 소스 영역을 구비하는 N형 모스트랜지스터의 활성영역이다. 제1활성영역패턴(603) 및 제2활성영역패턴(604)의 소스 영역 및 드레인 영역은 콘택(CNT)이 설치된다.
제1메탈라인패턴(605)은, 셀 경계선(612)의 한 쪽 면과 접하며 제1게이트패턴(601)과 평행하게 진행한다. 제2메탈라인패턴(606)은, 셀 경계선(612)의 한 쪽 면과 접하며 제2게이트패턴(602)과 평행하게 진행한다. 제3메탈라인패턴(607)은, 제2메탈라인패턴(606)의 연장선상에 위치하고, 셀 경계선(612)의 다른 한 쪽 면에 접하며 제1게이트패턴(601) 및 제2게이트패턴(602)과 평행하게 진행한다. 제1메탈라인패턴(605)은 제1활성영역패턴(603)의 드레인 영역에 설치된 콘택(CNT) 및 제2활성영역패턴(604)의 드레인 영역에 설치된 콘택(CNT)을 경유하여 제1활성영역패턴(603)의 드레인 영역 및 제2활성영역패턴(604)의 드레인 영역을 공통으로 연결한다. 제2메탈라인패턴(606)은 제1활성영역패턴(603)의 소스 영역에 설치된 콘택(CNT)을 경유하여 제1활성영역패턴(603)의 소스 영역과 제1전원(VDD)을 연결한다. 제3메탈라인패턴(607)은 제2활성영역패턴(604)의 소스 영역에 설치된 콘택(CNT)을 경유하여 제2활성영역패턴(604)의 소스 영역과 제2전원(VSS)을 연결한다.
제2게이트패턴(602)에 신호를 인가하기 위하여 게이트연결패턴(611)을 CMOS 인버터 셀(600)의 외부에 설치한다. 도 6의 경우, 게이트연결패턴(611)은 N형 모스트랜지스터가 생성되는 쪽의 셀의 경계선(612)에 설치된다.
여기서 제1전원(VDD)은 제1전원라인(608)을 통하여 인가되고, 제2전원(VSS)은 제2전원라인(609)을 통하여 인가될 수도 있다. 연결패턴(610)은, 제1게이트패턴(601)과 제2게이트패턴(602)을 연결하며, 제1게이트패턴(601)과 제2게이트패턴(602)과 동일한 재질을 사용하여 구현하거나 메탈라인(Metal Line)을 이용하여 구현할 수 도 있다.
도 7은 본 발명에 따른 CMOS 인버터 셀의 제5실시예(700)이다.
도 7을 참조하면, CMOS 인버터 셀(700)은, 게이트연결패턴(711)의 위치가 P형 모스트랜지스터가 위치하는 쪽의 셀 경계선(712)에 위치하는 것을 제외하고는 도 6의 CMOS 인버터 셀(600)과 동일하므로, 연결관계에 대한 설명은 생략한다.
도 8은 본 발명에 따른 CMOS 인버터 셀의 제6실시예(800)이다.
도 8을 참조하면, 2개의 게이트연결패턴들(811, 812)이 P형 모스트랜지스터가 위치하는 셀 경계선 및 N형 모스트랜지스터가 위치하는 셀 경계선에 각각 배치되는 것을 제외하고는, 도 6 및 도 7과 동일하므로, 연결관계에 대한 설명은 생략한다.
도 6 내지 도 8을 정리하면, 본 발명에 따른 CMOS 인버터 셀은 P형 모스트랜지스터 및 N형 모스트랜지스터의 게이트단자로 사용되는 게이트패턴(601, 602, 701, 702, 801, 802)이 분리되어 있다. 또한 분리된 게이트패턴(601, 602, 701, 702, 801, 802)을 서로 연결하는 내부연결패턴(610. 710, 810)을 더 구비한다.
상기 CMOS 인버터 셀을 사용하고자 하는 설계자는 셀의 한 면, 상기 한 면과 대응되는 면을 통하여 게이트패턴(601, 602, 701, 702, 801, 802)에 데이터를 전달할 수 있을 뿐만 아니라. 상기 한 면 및 상기 대응되는 면 두 면을 통하여 동시에 데이터를 전달할 수 있다.
도 6 내지 도 8에 도시된 인버터 셀과 종래의 인버터 셀의 가장 중요한 차이점은, 종래의 실시예를 나타낸 도 1 및 도 2에 도시된 외부메탈라인(Line1, Line2)이 차지하는 일정한 면적(AREA1, AREA2)이 필요가 없다는 것이다.
도 3 내지 도 8에 도시된 본 발명에 따른 CMOS 인버터 셀은, 수형 방향의 면적이 종래의 셀에 비하여 감소되었다. 따라서 종래의 인버터 셀에 구현된 인버터의 구동능력과 본 발명에 따른 인버터 셀에 구현된 인버터의 구동능력이 동일한 경우, 레이아웃(Layout)에서 차지하는 면적을 상대적으로 감소시킬 수 있다.
종래의 인버터 셀에 구현된 인버터의 구동능력보다 더 큰 구동능력을 가지는 인버터를 구현하고자 할 때에는, 감소된 수평 방향의 면적에 핑거 게이트 구조를 도입하면 된다. 즉, 종래의 인버터 셀의 면적과 동일한 면적을 가질 경우에는, 구현되는 인버터의 구동능력이 상대적으로 향상될 수 있다. 이는 설계자의 인버터 셀의 선택의 폭을 증가시키게 하는 장점이 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 CMOS 인버터 셀은, 동일한 구동능력을 가지는 종래의 인버터 셀에 비하여 상대적으로 적은 면적으로 구현이 가능하기 때문에 회로 내부의 기생저항 기생 커패시턴스가 감소하여 인버터의 응답속도를 향상시킬 수 있다. 또한 종래의 인버터 셀에 비하여 구동능력이 증가된 인버터 셀을 구현하고자 하는 경우에도, 종래의 인버터 셀이 차지하는 면적과 동일한 면적만을 소모하면 되는 장점이 있다.

Claims (18)

  1. 셀 경계선의 내부에 형성된 복수 개의 패턴을 포함하는 CMOS 인버터 셀에 있어서,
    상기 셀 경계선의 적어도 한 면과 접촉하는 직선 형태의 게이트패턴;
    상기 게이트패턴과 겹쳐지는 채널영역, 상기 채널영역의 양쪽에 위치하는 드레인 영역 및 소스 영역을 구비하는 제1활성영역패턴;
    상기 게이트패턴과 겹쳐지는 채널영역, 상기 채널영역의 양쪽에 위치하는 드레인 영역 및 소스 영역을 구비하는 제2활성영역패턴;
    상기 셀 경계선의 적어도 한 쪽 면과 접촉하며 상기 게이트패턴과 평행하며 상기 제1활성영역의 상부에 위치한 제1메탈라인패턴;
    상기 셀 경계선의 한 쪽 면과 접촉하며 상기 게이트패턴과 평행하며 상기 제1활성영역의 상부에 위치한 제2메탈라인패턴;
    상기 제2메탈라인패턴의 연장선상에 위치하고, 상기 셀 경계선의 다른 한 쪽 면에 접촉하며 상기 게이트패턴과 평행하며 상기 제2활성영역의 상부에 위치한 제3메탈라인패턴; 및
    상기 드레인 영역 및 상기 소스 영역의 상부에 각각 설치된 복수 개의 콘택들을 구비하며,
    상기 제1메탈라인패턴은 상기 제1활성영역패턴의 드레인 영역에 설치된 상기 콘택 및 상기 제2활성영역패턴의 드레인 영역에 설치된 상기 콘택을 경유하여 상기 제1활성영역패턴의 드레인 영역 및 상기 제2활성영역패턴의 드레인 영역을 공통으로 연결하고,
    상기 제2메탈라인패턴은 상기 제1활성영역패턴의 소스 영역에 설치된 상기 콘택을 경유하여 상기 제1활성영역패턴의 소스 영역과 제1전원을 연결하고,
    상기 제3메탈라인패턴은 상기 제2활성영역패턴의 소스 영역에 설치된 상기 콘택을 경유하여 상기 제2활성영역패턴의 소스 영역과 제2전원을 연결하는 것을 특징으로 하는 CMOS 인버터 셀.
  2. 제1항에 있어서, 상기 CMOS 인버터 셀은,
    상기 셀 경계선의 외부 면에 접촉하며 상기 게이트패턴의 재질과 동일한 재질의 게이트연결패턴을 더 구비하며,
    상기 게이트패턴은 상기 게이트연결패턴과 직접 연결되는 것을 특징으로 하는 CMOS 인버터 셀.
  3. 제2항에 있어서, 상기 게이트연결패턴은,
    상기 제1활성영역패턴과 가까운 셀 경계선에 접촉하거나, 상기 제2활성영역패턴과 가까운 셀 경계선에 접촉하는 것을 특징으로 하는 CMOS 인버터 셀.
  4. 제2항에 있어서, 상기 게이트연결패턴은,
    상기 제1활성영역패턴과 가까운 셀 경계선 및 상기 제2활성영역패턴과 가까 운 셀 경계선에 각각 위치하여, 상기 게이트패턴에 동시에 연결되는 것을 특징으로 하는 인버터 셀.
  5. 제1항에 있어서, 제1활성영역패턴의 채널영역, 드레인 영역 및 소스 영역은,
    P형 모스트랜지스터의 채널영역, 드레인 영역 및 소스 영역에 대응되고,
    제2활성영역패턴의 채널영역, 드레인 영역 및 소스 영역은,
    N형 모스트랜지스터의 채널영역, 드레인 영역 및 소스 영역에 대응되는 것을 특징으로 하는 CMOS 인버터 셀.
  6. 제1항에 있어서, 상기 제1전원의 전압준위는,
    상기 제2전원의 전압준위에 비하여 높은 것을 특징으로 하는 CMOS 인버터 셀
  7. 제1항에 있어서, 상기 CMOS 인버터 셀은,
    상기 제1활성영역패턴의 소스 영역과 중첩되며 상기 제1전원의 전압준위를 가지는 제1전원라인패턴; 및
    상기 제2활성영역패턴의 소스 영역과 중첩되며 상기 제2전원 전압준위를 가지는 제2전원라인패턴을 더 구비하며,
    상기 제1전원라인패턴은 상기 제1활성영역패턴의 소스 영역과 복수 개의 콘택을 경유하여 서로 연결되며, 상기 제2전원라인패턴은 상기 제2활성영역패턴의 소스 영역과 복수 개의 콘택을 경유하여 연결되고,
    상기 제1전원라인패턴의 전압준위는 상기 제2전원라인패턴의 전압준위에 비하여 높은 것을 특징으로 하는 CMOS 인버터 셀.
  8. 제7항에 있어서, 상기 제1전원라인패턴 및 상기 제2전원라인패턴의 진행방향은,
    상기 게이트패턴, 상기 제1메탈라인패턴 내지 상기 제3메탈라인패턴의 진행방향과 서로 교차하는 것을 특징으로 하는 CMOS 인버터 셀.
  9. 셀 경계선의 내부에 형성된 복수 개의 패턴을 포함하는 CMOS 인버터 셀에 있어서,
    제1게이트패턴;
    제2게이트패턴;
    상기 제1게이트패턴과 상기 제2게이트패턴을 연결하는 내부연결패턴;
    상기 제1게이트패턴과 겹쳐지는 채널영역, 상기 채널영역의 양쪽에 위치하는 드레인 영역 및 소스 영역을 구비하는 제1활성영역패턴;
    상기 제2게이트패턴과 겹쳐지는 채널영역, 상기 채널영역의 양쪽에 위치하는 드레인 영역 및 소스 영역을 구비하는 제2활성영역패턴;
    상기 셀 경계선의 적어도 한 면과 접촉하고 상기 제1게이트패턴과 평행하며 상기 제1활성영역패턴의 상부에 위치한 제1메탈라인패턴;
    상기 셀 경계선의 한 면과 접촉하고 상기 제2게이트패턴과 평행하며 상기 제 1활성영역패턴의 상부에 위치한 제2메탈라인패턴;
    상기 제2메탈라인패턴의 연장선상에 위치하고, 상기 셀 경계선의 다른 한 면에 접촉하고 상기 제1게이트패턴 및 상기 제2게이트패턴과 평행하며 상기 제2활성영역패턴의 상부에 위치한 제3메탈라인패턴; 및
    상기 게이트패턴, 상기 드레인 영역 및 상기 소스 영역의 상부에 각각 설치된 복수 개의 콘택들을 구비하며,
    상기 제1메탈라인패턴은 상기 제1활성영역패턴의 드레인 영역에 설치된 콘택 및 상기 제2활성영역패턴의 드레인 영역에 설치된 콘택을 경유하여 상기 제1활성영역패턴의 드레인 영역 및 상기 제2활성영역패턴의 드레인 영역을 공통으로 연결하고,
    상기 제2메탈라인패턴은 상기 제1활성영역패턴의 소스 영역에 설치된 콘택을 경유하여 상기 제1활성영역패턴의 소스 영역과 제1전원을 연결하고,
    상기 제3메탈라인패턴은 상기 제2활성영역패턴의 소스 영역에 설치된 콘택을 경유하여 상기 제2활성영역패턴의 소스 영역과 제2전원을 연결하고,
    상기 내부연결패턴은, 상기 게이트패턴에 설치된 콘택을 경유하여 상기 제1게이트패턴 및 상기 제2게이트패턴을 연결하는 것을 특징으로 하는 CMOS 인버터 셀.
  10. 제9항에 있어서, 상기 내부연결패턴의 재질은,
    상기 제1게이트패턴 및 상기 제2게이트패턴의 재질과 동일하거나 유사한 것 을 특징으로 하는 CMOS 인버터 셀.
  11. 제10항에 있어서,
    상기 게이트패턴의 재질은 다결정 실리콘이고,
    상기 내부연결패턴의 재질은 금속인 것을 특징으로 하는 CMOS 인버터 셀.
  12. 제9항에 있어서, 상기 CMOS 인버터 셀은,
    상기 셀 경계선의 외부에 위치하고 상기 게이트패턴의 재질과 동일한 재질의 게이트연결패턴을 더 구비하고,
    상기 게이트패턴은 상기 게이트연결패턴과 직접 연결되는 것을 특징으로 하는 CMOS 인버터 셀.
  13. 제12항에 있어서, 상기 게이트연결패턴은,
    상기 제1활성영역패턴과 가까운 셀 경계선에 위치하거나, 상기 제2활성영역패턴과 가까운 셀 경계선에 위치하는 것을 특징으로 하는 CMOS 인버터 셀.
  14. 제12항에 있어서, 상기 게이트연결패턴은,
    상기 제1활성영역패턴과 가까운 셀 경계선 및 상기 제2활성영역패턴과 가까운 셀 경계선에 각각 위치하여, 상기 게이트패턴에 동시에 연결되는 것을 특징으로 하는 CMOS 인버터 셀.
  15. 제9항에 있어서, 제1활성영역패턴의 채널영역, 드레인 영역 및 소스 영역은,
    P형 모스트랜지스터의 채널영역, 드레인 영역 및 소스 영역에 대응되고,
    제2활성영역패턴의 채널영역, 드레인 영역 및 소스 영역은,
    N형 모스트랜지스터의 채널영역, 드레인 영역 및 소스 영역에 대응되는 것을 특징으로 하는 CMOS 인버터 셀.
  16. 제9항에 있어서, 상기 제1전원의 전압준위는,
    상기 제2전원의 전압준위에 비하여 높은 것을 특징으로 하는 CMOS 인버터 셀
  17. 제9항에 있어서, 상기 CMOS 인버터 셀은,
    상기 제1활성영역패턴의 소스 영역과 중첩되며 상기 제1전원의 전압준위를 가지는 제1전원라인패턴; 및
    상기 제2활성영역패턴의 소스 영역과 중첩되며 상기 제2전원의 전압준위를 가지는 제2전원라인패턴을 더 구비하며,
    상기 제1전원라인패턴은 상기 제1활성영역패턴의 소스 영역과 복수 개의 콘택을 경유하여 서로 연결되며, 상기 제2전원라인패턴은 상기 제2활성영역패턴의 소스 영역과 복수 개의 콘택을 경유하여 연결되고,
    상기 제1전원라인패턴의 전압준위는 상기 제2전원라인패턴의 전압준위에 비하여 높은 것을 특징으로 하는 CMOS 인버터 셀.
  18. 제17항에 있어서, 상기 제1전원라인패턴 및 상기 제2전원라인패턴의 진행방향은,
    상기 게이트패턴, 상기 제1메탈라인패턴 내지 상기 제3메탈라인패턴의 진행방향과 서로 교차하는 것을 특징으로 하는 CMOS 인버터 셀.
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