JPH09167836A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH09167836A JPH09167836A JP32669195A JP32669195A JPH09167836A JP H09167836 A JPH09167836 A JP H09167836A JP 32669195 A JP32669195 A JP 32669195A JP 32669195 A JP32669195 A JP 32669195A JP H09167836 A JPH09167836 A JP H09167836A
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- JP
- Japan
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- transistor
- sub
- regions
- region
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課 題】 トランジスタ領域に安定してサブ電位を供
給でき且つ集積度が顕著に向上するサブ電位拡散領域の
配置構造を有するマスタスライス型の半導体集積装置を
提供する。 【解決手段】 互いに相補的な２種類の導電型（Ｐ+ ，
Ｎ+ ）のトランジスタ領域１Ａを、ゲート３の長手方向
に同じ導電型のものが２つ以上連続するように配置し、
且つゲートの長手方向で同じ導電型のトランジスタ領域
を両端にもつスペース９に、両端が前記トランジスタ領
域の夫々のソース・ドレイン領域に接するように、前記
トランジスタ領域とは逆導電型（Ｎ+ ，Ｐ+ ）のサブ電
位拡散領域２を配置した。
給でき且つ集積度が顕著に向上するサブ電位拡散領域の
配置構造を有するマスタスライス型の半導体集積装置を
提供する。 【解決手段】 互いに相補的な２種類の導電型（Ｐ+ ，
Ｎ+ ）のトランジスタ領域１Ａを、ゲート３の長手方向
に同じ導電型のものが２つ以上連続するように配置し、
且つゲートの長手方向で同じ導電型のトランジスタ領域
を両端にもつスペース９に、両端が前記トランジスタ領
域の夫々のソース・ドレイン領域に接するように、前記
トランジスタ領域とは逆導電型（Ｎ+ ，Ｐ+ ）のサブ電
位拡散領域２を配置した。
Description
【０００１】
【発明の属する技術分野】本発明は、マスタスライス型
（ゲート敷詰め型又はポリセル型）の半導体集積装置に
関するものである。
（ゲート敷詰め型又はポリセル型）の半導体集積装置に
関するものである。
【０００２】
【従来の技術】マスタスライス型の半導体集積装置にお
いては、どのようなブロック設計を行う場合でも必ずサ
ブ電位がとれるようにするために、従来、図２に配置図
で示すように、各基本セル１が、トランジスタのみから
なる拡散領域（トランジスタ領域）１Ａと、サブ電位
（サブストレート電位の略称、基板又はウエル電位の
意）をとるサブ電位拡散領域２とから構成されている。
尚、図２において、（ａ）はゲート敷設前の基本セル列
の一例、（ｂ）はゲート敷設後基本セルの一例であり、
Ｐ+ ，Ｎ+ は拡散領域の導電型及び不純物濃度レベル、
３はゲート、10はソース・ドレイン領域である。当然な
がら図示のように、同じ基本セル１内のトランジスタ領
域１Ａとサブ電位拡散領域２とは互いに逆の導電型とさ
れる。
いては、どのようなブロック設計を行う場合でも必ずサ
ブ電位がとれるようにするために、従来、図２に配置図
で示すように、各基本セル１が、トランジスタのみから
なる拡散領域（トランジスタ領域）１Ａと、サブ電位
（サブストレート電位の略称、基板又はウエル電位の
意）をとるサブ電位拡散領域２とから構成されている。
尚、図２において、（ａ）はゲート敷設前の基本セル列
の一例、（ｂ）はゲート敷設後基本セルの一例であり、
Ｐ+ ，Ｎ+ は拡散領域の導電型及び不純物濃度レベル、
３はゲート、10はソース・ドレイン領域である。当然な
がら図示のように、同じ基本セル１内のトランジスタ領
域１Ａとサブ電位拡散領域２とは互いに逆の導電型とさ
れる。
【０００３】このように、従来の基本セル１は夫々にサ
ブ電位拡散領域２を必ず含む構成となっているから、ト
ランジスタ領域１Ａ以外にも大きな面積を占めることに
なり、高集積化にとって不利であった。これの改良案と
して、特開平2-283049号公報に開示されるように、複数
のトランジスタ領域１Ａ毎に１つのサブ電位拡散領域２
を配置することが知られている。しかし、かかる配置案
では、面積減少の効果が大きいとはいえず、又、複数の
機能ブロックを構成する際に、マスタスライス上の配置
位置が限定されるため、フロアプランが制約を受けるか
ら、高集積化にとって不利な面が解消しない。しかも、
複数のトランジスタ領域に対して１つというサブ電位拡
散領域の設け方では、基板抵抗のためトランジスタ領域
に十分な電位が行きわたらずにラッチアップを惹起する
懸念もある。
ブ電位拡散領域２を必ず含む構成となっているから、ト
ランジスタ領域１Ａ以外にも大きな面積を占めることに
なり、高集積化にとって不利であった。これの改良案と
して、特開平2-283049号公報に開示されるように、複数
のトランジスタ領域１Ａ毎に１つのサブ電位拡散領域２
を配置することが知られている。しかし、かかる配置案
では、面積減少の効果が大きいとはいえず、又、複数の
機能ブロックを構成する際に、マスタスライス上の配置
位置が限定されるため、フロアプランが制約を受けるか
ら、高集積化にとって不利な面が解消しない。しかも、
複数のトランジスタ領域に対して１つというサブ電位拡
散領域の設け方では、基板抵抗のためトランジスタ領域
に十分な電位が行きわたらずにラッチアップを惹起する
懸念もある。
【０００４】
【発明が解決しようとする課題】上記した従来技術の問
題点に鑑み、本発明は、トランジスタ領域に安定してサ
ブ電位を供給でき且つ集積度が顕著に向上するサブ電位
拡散領域の配置構造を有するマスタスライス型の半導体
集積装置を提供することを課題とする。
題点に鑑み、本発明は、トランジスタ領域に安定してサ
ブ電位を供給でき且つ集積度が顕著に向上するサブ電位
拡散領域の配置構造を有するマスタスライス型の半導体
集積装置を提供することを課題とする。
【０００５】
【課題を解決するための手段】本発明の半導体集積装置
は、互いに相補的な２種類の導電型のトランジスタ領域
を、ゲートの長手方向に同じ導電型のものが２つ以上連
続するように配置し、且つゲートの長手方向で同じ導電
型のトランジスタ領域を両端にもつスペースに、両端が
前記トランジスタ領域の夫々のソース・ドレイン領域に
接するように、前記トランジスタ領域とは逆導電型のサ
ブ電位拡散領域を配置したことを特徴とする。
は、互いに相補的な２種類の導電型のトランジスタ領域
を、ゲートの長手方向に同じ導電型のものが２つ以上連
続するように配置し、且つゲートの長手方向で同じ導電
型のトランジスタ領域を両端にもつスペースに、両端が
前記トランジスタ領域の夫々のソース・ドレイン領域に
接するように、前記トランジスタ領域とは逆導電型のサ
ブ電位拡散領域を配置したことを特徴とする。
【０００６】そして、前記半導体集積装置は、トランジ
スタ領域とサブ電位拡散領域とが接する位置にバッティ
ングコンタクトを設けてメタル配線を施すことが好まし
い。
スタ領域とサブ電位拡散領域とが接する位置にバッティ
ングコンタクトを設けてメタル配線を施すことが好まし
い。
【０００７】
【発明の実施の形態】図１は、本発明の半導体集積装置
のトランジスタ領域及びサブ電位拡散領域の配置図であ
り、（ａ）は全体概要、（ｂ）は要部、（ｃ）は（ｂ）
のＡＡ矢視部断面を夫々示す。図１において、４は電源
線、５はＧＮＤ（グラウンド）線、６は互いに異なる拡
散領域に跨がるバッティングコンタクト、７は層間絶縁
膜、８はＮウエル、９はスペースである。尚前掲図２と
同一部材には同一符号を付し説明を省略する。
のトランジスタ領域及びサブ電位拡散領域の配置図であ
り、（ａ）は全体概要、（ｂ）は要部、（ｃ）は（ｂ）
のＡＡ矢視部断面を夫々示す。図１において、４は電源
線、５はＧＮＤ（グラウンド）線、６は互いに異なる拡
散領域に跨がるバッティングコンタクト、７は層間絶縁
膜、８はＮウエル、９はスペースである。尚前掲図２と
同一部材には同一符号を付し説明を省略する。
【０００８】本発明の半導体集積装置は、互いに相補的
な２種類の導電型のトランジスタ領域１Ａを、ゲート３
の長手方向（図１では縦方向）に、同じ導電型のものが
２つ以上連続するように配置してなる。例えば図１
（ａ）に示すように、縦方向にＮ + ，Ｐ+ ，Ｐ+ ，
Ｎ+ ，・・・と配列する。或いは図示しないが、例えば
Ｎ+ ，Ｐ+ ，Ｐ+ ，Ｐ+ ，Ｎ+ ，Ｎ+ ，・・・と配列す
る。
な２種類の導電型のトランジスタ領域１Ａを、ゲート３
の長手方向（図１では縦方向）に、同じ導電型のものが
２つ以上連続するように配置してなる。例えば図１
（ａ）に示すように、縦方向にＮ + ，Ｐ+ ，Ｐ+ ，
Ｎ+ ，・・・と配列する。或いは図示しないが、例えば
Ｎ+ ，Ｐ+ ，Ｐ+ ，Ｐ+ ，Ｎ+ ，Ｎ+ ，・・・と配列す
る。
【０００９】尚、こうして配置される隣同士のトランジ
スタ領域１Ａの間には、設計ルールに基づきスペース９
が設けられる。そして、本発明の半導体集積装置は、縦
方向で同じ導電型のトランジスタ領域１Ａを両端にもつ
スペース９に、これらトランジスタ領域１Ａの夫々のソ
ース・ドレイン領域10に接するように、これらトランジ
スタ領域１Ａとは逆導電型のサブ電位拡散領域２を配置
した構造をもつ。例えば図１（ｂ）に示すように、縦方
向に互いに隣り合うＰ+ 〜Ｐ+ 間のスペース９に、これ
ら領域Ｐ+ の夫々のソース・ドレイン領域10に接するよ
うに、サブ電位拡散領域２（Ｎ+ ）を配置すると共に、
縦方向に互いに隣り合うＮ+ 〜Ｎ+ 間のスペース９に
は、これら領域Ｎ+の夫々のソース・ドレイン領域10に
接するように、サブ電位拡散領域２（Ｐ+ ）を配置す
る。
スタ領域１Ａの間には、設計ルールに基づきスペース９
が設けられる。そして、本発明の半導体集積装置は、縦
方向で同じ導電型のトランジスタ領域１Ａを両端にもつ
スペース９に、これらトランジスタ領域１Ａの夫々のソ
ース・ドレイン領域10に接するように、これらトランジ
スタ領域１Ａとは逆導電型のサブ電位拡散領域２を配置
した構造をもつ。例えば図１（ｂ）に示すように、縦方
向に互いに隣り合うＰ+ 〜Ｐ+ 間のスペース９に、これ
ら領域Ｐ+ の夫々のソース・ドレイン領域10に接するよ
うに、サブ電位拡散領域２（Ｎ+ ）を配置すると共に、
縦方向に互いに隣り合うＮ+ 〜Ｎ+ 間のスペース９に
は、これら領域Ｎ+の夫々のソース・ドレイン領域10に
接するように、サブ電位拡散領域２（Ｐ+ ）を配置す
る。
【００１０】このような形態でサブ電位拡散領域２が配
置されるスペース９は、Ｐ+ 〜Ｐ+間ではメタルの電源
線４、Ｎ+ 〜Ｎ+ 間ではＧＮＤ線５を夫々通すべく設け
られており、夫々の配線幅を確保するため、更にトラン
ジスタ領域１Ａからのゲート３の突き出し代及びゲート
〜ゲート間の間隔も確保する必要があるため、元々ある
程度余裕をもって設計されているから、本発明に係るサ
ブ電位拡散領域２を配置するに際してそこの面積を増や
す必要は全くない。
置されるスペース９は、Ｐ+ 〜Ｐ+間ではメタルの電源
線４、Ｎ+ 〜Ｎ+ 間ではＧＮＤ線５を夫々通すべく設け
られており、夫々の配線幅を確保するため、更にトラン
ジスタ領域１Ａからのゲート３の突き出し代及びゲート
〜ゲート間の間隔も確保する必要があるため、元々ある
程度余裕をもって設計されているから、本発明に係るサ
ブ電位拡散領域２を配置するに際してそこの面積を増や
す必要は全くない。
【００１１】よって、本発明によれば、半導体集積装置
の集積度が図２に示した従来型のものに比べ向上する。
試算によれば、従来を１とすると、本発明では４／３と
なり、集積度の大幅な向上が達成できることがわかる。
尚、トランジスタ領域１Ａとサブ電位拡散領域２とが接
することにより、ＰＮＰ接合及びＮＰＮ接合が新たに生
じることになるが、それによる容量増分は問題とするに
足りない。
の集積度が図２に示した従来型のものに比べ向上する。
試算によれば、従来を１とすると、本発明では４／３と
なり、集積度の大幅な向上が達成できることがわかる。
尚、トランジスタ領域１Ａとサブ電位拡散領域２とが接
することにより、ＰＮＰ接合及びＮＰＮ接合が新たに生
じることになるが、それによる容量増分は問題とするに
足りない。
【００１２】このような配置構造とした本発明の半導体
集積装置にメタル配線を施す際には、図１（ｂ），
（ｃ）に示すように、トランジスタ領域１Ａとサブ電位
拡散領域２とが接する位置で、これらをバッティングコ
ンタクト６により接続するのが好ましい。これにより、
トランジスタ領域１Ａにおいてサブ電位を安定して確保
することができる。
集積装置にメタル配線を施す際には、図１（ｂ），
（ｃ）に示すように、トランジスタ領域１Ａとサブ電位
拡散領域２とが接する位置で、これらをバッティングコ
ンタクト６により接続するのが好ましい。これにより、
トランジスタ領域１Ａにおいてサブ電位を安定して確保
することができる。
【００１３】
【発明の効果】本発明の半導体集積装置によれば、トラ
ンジスタ領域に安定してサブ電位を供給でき且つ集積度
が顕著に向上するという格段の効果を奏する。
ンジスタ領域に安定してサブ電位を供給でき且つ集積度
が顕著に向上するという格段の効果を奏する。
【図１】本発明の半導体集積装置のトランジスタ領域及
びサブ電位拡散領域の配置図であ。
びサブ電位拡散領域の配置図であ。
【図２】従来の半導体集積装置の基本セル配置図であ
る。
る。
１ 基本セル １Ａ トランジスタ領域 ２ サブ電位拡散領域 ３ ゲート ４ 電源線 ５ ＧＮＤ線 ６ バッティングコンタクト ７ 層間絶縁膜 ８ Ｎウエル ９ スペース 10 ソース・ドレイン領域 Ｐ+ ，Ｎ+ 導電型及び不純物濃度レベル
Claims (2)
- 【請求項１】 互いに相補的な２種類の導電型のトラン
ジスタ領域を、ゲートの長手方向に同じ導電型のものが
２つ以上連続するように配置し、且つゲートの長手方向
で同じ導電型のトランジスタ領域を両端にもつスペース
に、両端が前記トランジスタ領域の夫々のソース・ドレ
イン領域に接するように、前記トランジスタ領域とは逆
導電型のサブ電位拡散領域を配置したことを特徴とする
半導体集積装置。 - 【請求項２】 トランジスタ領域とサブ電位拡散領域と
が接する位置にバッティングコンタクトを設けてメタル
配線が施されてなることを特徴とする請求項１記載の半
導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32669195A JPH09167836A (ja) | 1995-12-15 | 1995-12-15 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32669195A JPH09167836A (ja) | 1995-12-15 | 1995-12-15 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167836A true JPH09167836A (ja) | 1997-06-24 |
Family
ID=18190590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32669195A Pending JPH09167836A (ja) | 1995-12-15 | 1995-12-15 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09167836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011238844A (ja) * | 2010-05-12 | 2011-11-24 | Renesas Electronics Corp | 半導体装置 |
-
1995
- 1995-12-15 JP JP32669195A patent/JPH09167836A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011238844A (ja) * | 2010-05-12 | 2011-11-24 | Renesas Electronics Corp | 半導体装置 |
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