JP2004336058A - Ｃｍｏｓインバータ - Google Patents

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Abstract


【課題】 より効率的なレイアウトのＣＭＯＳインバータを提供する。
【解決手段】 第１ゲート、第１ドレイン、および第１ソースを含む第１トランジスタ、第２ゲート、第２ドレイン、および第２ソースを含み、前記第１トランジスタに隣接して置かれる第２トランジスタ、略Ｚ字形をした第１コネクタを含み、前記第１ゲートと前記第２ゲートに有効的に接続するインバータの入力、および第１コネクタを含み、前記第１ドレインと前記第２ドレインとに動作可能に接続するインバータの出力を含むＣＭＯＳインバータ。
【選択図】 図１

Description

本発明は、基板上の半導体素子のレイアウトに関し、特に、ＣＭＯＳ（Complementary Metal−Oxide−Semiconductor）インバータのトランジスタのレイアウトに関する。
基板の半導体素子のレイアウトは、製品コスト等に影響する経済的に重要なものである。より効率的なレイアウトは、より多くの素子を、与えられた基板領域上に形成することができる。
ＣＭＯＳ素子、例えばインバータ及び／またはインバータを用いて構成された回路は、略Ｕ形からなるレイアウトを用いて相互接続（interconnection）されている。一般的に、シリコン薄膜は、Ｐ−型及びＮ−型領域を有する基板の上に配置される。Ｐ−型及びＮ−型領域に形成された素子は、続いてＣＭＯＳ構造で一緒に接続され、第１部分の回路が次の部分の回路を囲む。この相互接続は、ほぼＵ形となる。
このＵ形回路はＣＭＯＳ素子を高密度にすることができるが、例えばラッチのような特定の回路では、それらの最小の長さ及び幅を実現することができない。
本発明は、より効率的な半導体素子のレイアウトを提供するものであり、特に、より多くの素子を、与えられた基板領域上に形成することができるＣＭＯＳインバータを提供するものである。
本発明に係るＣＭＯＳインバータは、ＣＭＯＳ回路に用いられるトランジスタが、中間に配置されたコネクタを用いて接続され、第１トランジスタ形成領域のゲートと第２トランジスタ形成領域のゲートを動作可能に接続させるものである。そして、本発明に係るＣＭＯＳインバータでは、該コネクタを略Ｚ字形としているので、所定基板領域上に、より多くの素子を形成することができる。
具体的には、本発明のＣＭＯＳインバータは、第１ゲート、第１ドレイン、および第１ソースを含む第１トランジスタと、第２ゲート、第２ドレイン、および第２ソースを含み、前記第１トランジスタに隣接して配置された第２トランジスタと、前記第１ゲートと前記第２ゲートとを動作可能に接続する略Ｚ字形にされた第１コネクタからなる、インバータのための入力端と、前記第１ドレインと前記第２ドレインとを動作可能に接続する第２コネクタからなる、インバータのための出力端と、を備えることを特徴とするものである。
そして、本発明のＣＭＯＳインバータにおける前記第１トランジスタまたは前記第２トランジスタは、少なくとも１つが薄膜トランジスタであることが好ましいものである。
本発明のＣＭＯＳインバータでは、前記第１トランジスタが、半導体基板の第１導電型領域における半導体基板上の第１トランジスタ形成領域に設けられ、前記第１トランジスタ形成領域は、第１方向に延伸した第１直線部と、前記第１直線部に定義されたドレイン領域と、前記第１直線部に定義されたゲート領域と、前記第１直線部に定義されたソース領域とからなり、前記第２トランジスタが、半導体基板の第２導電型領域における半導体基板上の第２トランジスタ形成領域に設けられ、前記第２トランジスタ形成領域は、前記第１方向の第１直線部にほぼ平行な方向に延伸した第２直線部と、前記第２直線部に定義されたドレイン領域と、前記第２直線部に定義されたゲート領域と、前記第２直線部に定義されたソース領域とからなり、前記第１コネクタが、前記第１ゲートと動作可能に接続されるとともに第１トランジスタ形成領域にほぼ垂直に配置された第１コネクタ脚部と、前記第２ゲートと動作可能に接続されるとともに第２トランジスタ形成領域にほぼ垂直に配置された第２コネクタ脚部と、前記第１コネクタ脚部と前記第２コネクタ脚部とへ動作可能に接続されるとともに前記第１トランジスタ形成領域と前記第２トランジスタ形成領域にほぼ平行に配置される第３コネクタ脚部とからなり、前記第１コネクタ脚部の第１既定部分は、前記第３コネクタ脚部の一方側に配置され、前記第２コネクタ脚部の第２既定部分は、前記第３コネクタ脚部の反対側に配置されたものとすることが望ましい。そして、このようなＣＭＯＳインバータの場合、前記第１トランジスタ形成領域が、Ｎ−型トランジスタ、またはＰ−型トランジスタの少なくとも１つにより定義され、前記第２トランジスタ形成領域は、前記第１トランジスタの逆型トランジスタにより定義されていることが好ましい。また、前記第１トランジスタ形成領域と前記第２トランジスタ形成領域は、基板上に並んで設けられ、前記第１ゲートは、前記第２ゲートにほぼ重なるようにすることが望ましいものである。
さらに、本発明のＣＭＯＳインバータでは、前記第１トランジスタ、前記第２トランジスタ、電源ＶＤＤ、および電源ＶＳＳからなる回路幅を、第１トランジスタが約２８μｍで、第２トランジスタが約６μｍとすることが好ましい。
また、本発明のＣＭＯＳインバータ自体は、低温ポリシリコン（ＬＴＰＳ）トランジスタ（ＴＦＴ）の製造技術、またはポリマー（有機）トランジスタ（ＴＦＴ）の製造技術により製造されることが望ましく、少なくともガラス基板、或いはプラスチック基板の上に形成されることが好ましいものである。
本発明によれば、より効率的なレイアウトにできるので、より多くの素子を所定基板領域上に形成することが可能となり、製品コスト等の経済的にも有利なものとすることができる。
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
実施例１：図１に示す、例えば、インバータ１の電子素子は、半導体製造の一般技術者に熟知の製造方法を用いて基板の上に形成させることができる。好ましくは、インバータ１が薄膜ＣＭＯＳインバータとする。インバータ１は、第１トランジスタ１０と、第２トランジスタ２０と、略Ｚ字形をしたレイアウトを有する入力端５１と、出力端５９とからなるものである。参照できるように、電源ＶＤＤ４と電源ＶＳＳ２も示している。この第１トランジスタ１０と第２トランジスタ２０は、薄膜トランジスタからなる。ここで用いられるように、下記の記述に関しても同様に薄膜トランジスタが用いられる。
第１トランジスタ１０は、第１ゲート１４と第１ソース１２を備え、半導体基板の第１導電型領域の半導体基板（未表示）上に形成された第１トランジスタ形成領域１１の中に形成されたものである。ここで示すどの領域においても実際の幾何的に直線を要求されてはいないけれども、好ましくは、第１トランジスタ形成領域１１は、第１方向に延伸した第１直線部３０を含むことができる。第１型の能動素子、例えば第１トランジスタは、第１直線部３０に定義されたドレイン領域１６、第１直線部３０に定義されたゲート領域１５、および第１直線部３０に定義されたソース領域１３、を用いて形成することができる。例えば、第１ゲート１４は、ゲート領域１５に形成され、第１ソース１２はソース領域１３に形成される。
第２トランジスタ２０は、第１トランジスタ１０に隣接して配置される。第２トランジスタ２０は、第２ゲート２４と第２ドレイン２６を含み、半導体基板の第２導電型領域の半導体基板上に形成された第２トランジスタ形成領域２１の中に形成されることができる。好ましくは、第２トランジスタ形成領域２１は、第１直線部３０にほぼ平行な方向に延伸した第２直線部４０を含むことができる。第２型の能動素子、例えば第２トランジスタは、第２直線部４０に定義されたドレイン領域２７、第２直線部４０に定義されたゲート領域２５、および第２直線部４０に定義されたソース領域２２において形成することができる。
第１トランジスタ１０と第２トランジスタ２０は、例えば、Ｎ型薄膜トランジスタとＰ型薄膜トランジスタのＮ‐型またはＰ−型素子とすることができる。好ましくは、第２トランジスタ２０は、第１トランジスタ１０の逆の型（第１トランジスタ１０がＮ−型の時、第２トランジスタ２０はＰ−型）である。
インバータ１に入力を提供する入力端５１は、第１コネクタ５０を含む。第１コネクタ５０は中間に配置され、第１トランジスタ１０の第１ゲート１４と第２トランジスタ２０の第２ゲート２４を動作可能に接続するものである。第１コネクタ５０は通常、実質的にＺ字形を定義するようなＺ字形の幾何的レイアウトを有し、第１コネクタ脚部（ｃｏｎｎｅｃｔｏｒ ｌｅｇ）５２を含み、第１トランジスタ１０の第１ゲート１４に動作可能に接続され、第１コネクタ脚部５２は、第１トランジスタ１０にほぼ垂直に配置され、第２コネクタ脚部５６は、第２トランジスタ２０の第２ゲート２４に動作可能に接続され、第２コネクタ脚部５６は、第２トランジスタ２０にほぼ垂直に配置され、第３コネクタ脚部５４は、第１コネクタ脚部５２と第２コネクタ脚部５６に動作可能に接続される。第３コネクタ脚部５４は、第１トランジスタ１０と第２トランジスタ２０の間に、ほぼ平行に配置される。ところで、本発明におけるＺ字形とは、実際の文字「Ｚ」のように鋭角の斜め材（a diagonal descending member）となっている必要なく、図１で示す第３コネクタ脚部５４のように、第１コネクタ脚部５２及び第２コネクタ脚部５６と直角になるようにした構造も、Ｚ字形と称している。好ましくは、第１コネクタ脚部５２の第１既定部分は、第３コネクタ脚部５４の一方側に配置され、第２コネクタ脚部５６の第２既定部分は、第３コネクタ脚部５４の他方側に配置されて、一般のＺ字形の幾何形状を形成する。
出力端５９は、インバータ１に出力を提供するもので、他のトランジスタのドレインをもう１つのトランジスタのドレインに動作可能に接続する第２コネクタ５８からなり、例えば第１トランジスタ１０の第１ドレイン１６と、第２トランジスタ２０の第２ドレイン２２とを動作可能に接続する。
所定の実施例では、第１トランジスタ１０の第１ゲート１４は、第２トランジスタ２０の第２ゲート２４に実質的に重なる。加えて、第１トランジスタ１０と第２トランジスタ２０は、例えば、並行または隣接して、ほぼ平行して基板の上に形成される。
現状考えられる実施例は、インバータ１は、低温ポリシリコン（ＬＴＰＳ）トランジスタ、またはポリマー（有機）の製造技術を用いて形成することができる。例えば、高分子有機発光ダイオードディスプレイの製造に用いることができる。インバータ１は、更に、ガラス、またはプラスチック基板、またはこの種の基板の上に製造されることができる。
実施例２：図２に示すように、この実施例２は、本発明を適用したのラッチ（latch）の実施例である。このようなラッチ回路は、当業者に周知のものである。トランジスタペア６０、６２と７０、７２は、上述したように、第１コネクタ５０を用いてＺ字形に相互接続されたものである。ここで用いた、Ｚ字形は、上述のように、一般的な文字Ｚの形状、またはその反転（mirror）した形状を示している。例えば、注意するのは、図２のレイアウトでは、Ｚ字形の第１コネクタ５０は、図１に示された第１コネクタ５０の鏡像で示されている。
典型的な回路幅、例えばインバータを収容できる広さは、第１トランジスタ１０の幅が約２８μｍで、第２トランジスタ２０の幅が約６μｍである。
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
本発明の薄膜ＣＭＯＳインバータの概略図である。 本発明の薄膜ＣＭＯＳラッチの概略図である。
符号の説明
１ インバータ ２ 電源ＶＳＳ ４ 電源ＶＤＤ
１０ 第１トランジスタ
１１ 第１トランジスタ形成領域
１２ 第１ソース
１３ ソース領域
１４ 第１ゲート
２０ 第２トランジスタ
２１ 第２トランジスタ形成領域
２２ ソース領域
２４ 第２ゲート
２５ ゲート領域
２６ 第２ドレイン
２７ ドレイン領域
３０ 第１直線部
４０ 第２直線部
５０ 第１コネクタ
５１ 入力
５２ 第１コネクタ脚部
５４ 第３コネクタ脚部
５６ 第２コネクタ脚部
５８ 第２コネクタ
５９ 出力
６０、６２ トランジスタペア
７０、７２ トランジスタペア

Claims (8)

  1. 第１ゲート、第１ドレイン、および第１ソースを含む第１トランジスタと、
    第２ゲート、第２ドレイン、および第２ソースを含み、前記第１トランジスタに隣接して配置された第２トランジスタと、
    前記第１ゲートと前記第２ゲートとを動作可能に接続する略Ｚ字形にされた第１コネクタからなる、インバータのための入力端と、および
    前記第１ドレインと前記第２ドレインとを動作可能に接続する第２コネクタからなる、インバータのための出力端と、を備えることを特徴とするＣＭＯＳ（Complementary Metal−Oxide−Semiconductor）インバータ。
  2. 前記第１トランジスタまたは前記第２トランジスタの少なくとも１つが薄膜トランジスタである請求項１に記載のＣＭＯＳインバータ。
  3. 前記第１トランジスタは、半導体基板の第１導電型領域における半導体基板上の第１トランジスタ形成領域に設けられ、
    前記第１トランジスタ形成領域は、第１方向に延伸した第１直線部と、前記第１直線部に定義されたドレイン領域と、前記第１直線部に定義されたゲート領域と、前記第１直線部に定義されたソース領域とからなり、
    前記第２トランジスタは、半導体基板の第２導電型領域における半導体基板上の第２トランジスタ形成領域に設けられ、
    前記第２トランジスタ形成領域は、前記第１方向の第１直線部にほぼ平行な方向に延伸した第２直線部と、前記第２直線部に定義されたドレイン領域と、前記第２直線部に定義されたゲート領域と、前記第２直線部に定義されたソース領域とからなり、
    前記第１コネクタは、前記第１ゲートと動作可能に接続されるとともに第１トランジスタ形成領域にほぼ垂直に配置された第１コネクタ脚部と、前記第２ゲートと動作可能に接続されるとともに第２トランジスタ形成領域にほぼ垂直に配置された第２コネクタ脚部と、前記第１コネクタ脚部と前記第２コネクタ脚部とへ動作可能に接続されるとともに前記第１トランジスタ形成領域と前記第２トランジスタ形成領域にほぼ平行に配置される第３コネクタ脚部とからなり、
    前記第１コネクタ脚部の第１既定部分は、前記第３コネクタ脚部の一方側に配置され、前記第２コネクタ脚部の第２既定部分は、前記第３コネクタ脚部の反対側に配置された請求項１に記載のＣＭＯＳインバータ。
  4. 前記第１トランジスタ形成領域は、Ｎ−型トランジスタ、またはＰ−型トランジスタの少なくとも１つにより定義され、
    前記第２トランジスタ形成領域は、前記第１トランジスタの逆型トランジスタにより定義される請求項３に記載のＣＭＯＳインバータ。
  5. 前記第１トランジスタ形成領域と前記第２トランジスタ形成領域は、基板上に並んで設けられ、
    前記第１ゲートは、前記第２ゲートにほぼ重なるようにされた請求項３に記載のＣＭＯＳインバータ。
  6. 前記第１トランジスタ、前記第２トランジスタ、電源ＶＤＤ、および電源ＶＳＳからなる回路幅は、第１トランジスタが約２８μｍで、第２トランジスタが約６μｍである請求項１に記載のＣＭＯＳインバータ。
  7. ＣＭＯＳインバータは、低温ポリシリコン（ＬＴＰＳ）トランジスタ（ＴＦＴ）の製造技術、またはポリマー（有機）トランジスタ（ＴＦＴ）の製造技術により製造される請求項１に記載のＣＭＯＳインバータ。
  8. ＣＭＯＳインバータは、少なくともガラス基板、或いはプラスチック基板の上の１つに形成される請求項７に記載のＣＭＯＳインバータ。
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