JPH07147401A - 横型電界効果トランジスタ - Google Patents

横型電界効果トランジスタ

Info

Publication number
JPH07147401A
JPH07147401A JP6022930A JP2293094A JPH07147401A JP H07147401 A JPH07147401 A JP H07147401A JP 6022930 A JP6022930 A JP 6022930A JP 2293094 A JP2293094 A JP 2293094A JP H07147401 A JPH07147401 A JP H07147401A
Authority
JP
Japan
Prior art keywords
hole
drain region
region
source region
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6022930A
Other languages
English (en)
Other versions
JP3141672B2 (ja
Inventor
Akio Kitamura
明夫 北村
Naoto Fujishima
直人 藤島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP06022930A priority Critical patent/JP3141672B2/ja
Priority to US08/311,490 priority patent/US5502323A/en
Publication of JPH07147401A publication Critical patent/JPH07147401A/ja
Application granted granted Critical
Publication of JP3141672B2 publication Critical patent/JP3141672B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【目的】ソース領域とドレイン領域を交互に配置する低
オン抵抗横型ＦＥＴのドレイン領域に下層配線を接続す
るための接触孔の横上に、その下層配線に上層配線を接
続する貫通孔を設けるときに、ソース領域に接続される
下層配線の幅をできるだけ広くして、抵抗を下げるよう
にする。 【構成】ドレイン領域への接続のための接触孔と貫通孔
を結ぶ方向を、ソース、ドレイン両領域それぞれへの接
続のための接触孔を結ぶ方向に対して45°あるいは30°
の角度をつける。あるいは、それぞれ領域およびドレイ
ン領域を互いに平行な帯状とし、ドレイン領域接続のた
めの接続孔と貫通孔をドレイン領域長手方向の一線上に
形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば小型モータ駆動
用ＬＳＩなどに利用される横型電界効果トランジスタに
関する。
【０００２】
【従来の技術】格子点上にソース領域およびドレイン領
域を配置し、それらを囲んで網目状にゲート電極を設け
た横型電界効果トランジスタ (以下ＦＥＴと記す) は、
例えばIEEE 1922 CUSTOM IC CONFERENCE、25.7.1〜25.
7.4にSAKAMOTOらによって発表されているように低オン
抵抗のパワー用ＭＯＳＦＥＴとして知られている。図２
(a) 、(b) はｎＭＯＳＦＥＴを示し、同図(a) のＢ−Ｂ
線断面図である同図(b) に示すように、Ｎ形基板１の表
面層に形成されたＰベース領域21とＮ- ドレイン領域22
にそれぞれＮ+ ソース領域23およびＮ+ ドレイン領域24
が形成されている。ゲート電極３は、各Ｎ+ ソース領域
23とＮ- ドレイン領域24との間の表面上に、ゲート酸化
膜41を介して網目状の平面形状に形成されている。ゲー
ト電極３を覆う絶縁膜42に明けられた接触孔61で下層Al
配線51がＮ+ ソース領域23に接触し、接触孔62では下層
Al配線52がＮ+ ドレイン領域24に接触している。ソース
側配線51は絶縁膜42の上に延び、透視平面図である図２
(a) に示すように、ドレイン側配線52と間隙７を除く全
面に広がっている。この下層Al配線51を覆う層間絶縁膜
43に接触孔62の直上で明けられた貫通孔63で上層Al配線
53が下層Al配線52と接触している。図２(a) に示すよう
に、ソースおよびドレインは格子点上に交互に入れ替わ
って形成されている。図３は図２のＸ部を拡大して示し
たもので、表面はパッシベーション膜44で覆われてい
る。
【０００３】図４(a) 、(b) に示すｐＭＯＳＦＥＴ構造
では、ｎ形基板１の表面にＮ+ ソース領域25が直接、Ｐ
+ ドレイン領域26がＰ- ドレイン領域27を介して形成さ
れている。この場合、ドレイン側上層Al配線53のための
貫通孔63は、接触孔62の横上方向に形成されている。
【０００４】
【発明が解決しようとする課題】図２、図３に示す構造
では、接触孔62の直上の貫通孔63で上層配線53が下層配
線52と接触しているため、下層金属配線51の幅やその面
積が無駄なくとれ、下層金属配線51の抵抗を低減できる
という利点があるが、接触孔62形成時、接触孔62に入り
込む下層金属配線52の形状は図３のように歪んでいるた
め、その後形成する絶縁膜が、貫通孔63形成時エッチン
グされず残存し、貫通孔抵抗を大幅に増加させる危険性
がある。また、例えエッチングされたとしても、通常よ
り貫通孔63の深さは深くなり、上層金属配線53が入りこ
みにくくなり、貫通孔抵抗は大幅に増加し、最悪の場合
はドレイン側の上層金属配線53と下層金属配線52が全く
接触せず、デバイスが形成されない可能性がある。
【０００５】また、図４に示す構造では、貫通孔63は接
触孔62の横上に形成されるが、ソース・ドレイン方向に
形成されるため、その方向に直交する、ソース・ドレイ
ン間の上部における下層配線51の幅ｄが狭くなる。これ
により、下層配線抵抗が増加する。また大電流を流す
際、同じデバイスサイズで比較すると電流密度が大きく
なり、マイグレーションを引き起こし易くなる。この対
策として電流方向に対するデバイス横幅を大きくしなけ
ればならず、デバイスレイアウトの自由度が減少する。
また、半導体基板内でのデバイス周期、すなわちソース
・ドレイン間距離の微細化を進めようとしても、貫通孔
63がソース・ドレイン方向にあるため、下層金属配線、
接触孔、貫通孔のデザインルールにより、デバイス周期
は決定される。また、上記下層配線51のパターンのう
ち、幅に関して最も影響を受けるのは幅ｄであるが他の
方向でも狭くなることはいうまでもない。
【０００６】本発明の目的は、上述の問題を解決し、半
導体基板の表面層に交互に形成されたソース領域とドレ
イン領域のうちのソース領域に接続される、下層配線の
幅および面積を確保することにより下層配線抵抗を低減
し、デバイスレイアウトの自由度を向上してデバイス周
期の微細化を可能にする低オン抵抗横型ＦＥＴを提供す
ることにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体基体の表面層にソース領域とド
レイン領域が交互に形成され、表面を覆う絶縁膜に明け
られた接触孔を介してソース領域とドレイン領域にそれ
ぞれ下層配線が接続され、その下層配線上の層間絶縁膜
に明けられた貫通孔を介して、ドレイン領域またはソー
ス領域に接続された下層配線に上層配線が接続される横
型ＦＥＴにおいて、ドレイン領域またはソース領域への
接続のための接続孔および貫通孔を結ぶ方向が、ソース
領域およびドレイン領域それぞれへの接続のための両接
触孔を結ぶ方向に対して角度をなすものとする。ソース
領域およびドレイン領域それぞれへの接続のための両接
触孔が正方格子の格子点上に形成され、その両接触孔を
結ぶ方向に対してドレイン領域またはソース領域への接
続のための接続孔および貫通孔を結ぶ方向が45°の角度
をなすことが有効である。あるいは、ドレイン領域また
はソース領域への接続のための接触孔が正六角形の頂点
に配置され、ドレイン領域またはソース領域への接続の
ための接触孔がその正六角形の重心に位置し、ドレイン
領域またはソース領域への接続のための接続孔および貫
通孔を結ぶ方向がソース領域およびドレイン領域それぞ
れへの接続のための両接触孔を結ぶ方向に対して30°の
角度をなすことも有効である。さらに、ソース領域およ
びドレイン領域が長手方向が互いに平行な帯状に形成さ
れ、ドレイン領域またはソース領域への接続のための接
続孔および貫通孔が、ドレイン領域の長手方向の一線上
に形成されたことも有効である。
【０００８】
【作用】ドレイン領域への接続のための層間絶縁膜貫通
孔と接続孔とを結ぶ方向を、ソースドレイン両領域への
接触孔間を結ぶ方向と一致させないことによりソース領
域に接続される下層配線のドレイン領域側への広がりの
制約が減少し、下層配線の抵抗を高めることなくデバイ
ス周期の微細化が可能となる。これにより、デバイス面
積が縮小され、集積デバイス数の増加あるいは下層配線
抵抗の減少より低オン抵抗にできる。また、エレクトロ
マイグレーションの危険性低減によりデバイスレイアウ
トの自由度が向上する。
【０００９】
【実施例】以下、図２〜４と共通の部分に同一の符号を
付した図を引用して本発明の実施例について述べる。図
１(a) 、(b) に本発明の一実施例の横型ＤＭＯＳ構造を
示し、図(a) のＡ−Ａ線断面図である同図(b) に示すよ
うに、Ｐ基板11上にＮ埋込み層12を介して抵抗率３Ω・
cm程度で厚さ約４μｍのＮ形エピタキシャル層１が形成
されている。Ｎ層１の表面からのイオン注入により、表
面濃度1017／cm3 程度のＰベース領域21、その領域内に
Ｎ+ ソース領域23、また表面濃度1017／cm3 程度のＮド
レイン領域22、その領域内にＮ+ ドレイン領域24が形成
されている。ソース領域23とＮドレイン領域22の間の表
面は、数百Åの厚さのゲート酸化膜41で被覆され、その
上からフィールド酸化膜45の上にかけて数千Åの厚さの
多結晶シリコン層を堆積し、パターニングしてなるゲー
ト電極３が設けられている。ゲート電極３を覆う絶縁膜
42に明けられた接触孔61内でＮ+ ソース領域23とＰベー
ス領域21を短絡するソース側下層Al配線51と、同様の接
触孔62内でＮ+ ドレイン領域24に接触するドレイン側下
層Al配線52が形成されている。このＬＳＩにおけるデバ
イス周期は7.９μｍで、ソース、ドレイン接触孔61、6
2、貫通孔63、下層Al配線51、52のみ透視的平面図であ
る図１(a) に示すように、ソースおよびドレインは一辺
7.９μｍの正方格子の各格子点上に交互に形成されてい
る。ドレイン接触孔62の面積は、デザインルール最小値
の2.３μｍ2 であり、ドレイン接触孔62に、ソース−ド
レイン方向から45°の角度をなして1.２μｍの間隔で同
様にデザインルール最小値の2.３μｍ2 の面積の層間絶
縁膜63の貫通孔63が明けられている。貫通孔63を、図４
に示したようにソース−ドレイン方向に形成した場合、
接触孔61、62の面積、下層Al配線51、52のオーバーラッ
プ、下層Al配線51、52間の間隙７の寸法、貫通孔63の面
積を考慮すると、ソース・ドレイン周期は10μｍ必要で
ある。従って面積に換算して37％のデバイス面積の縮小
となる。これによりオン抵抗も同程度低減する。
【００１０】図５に示す実施例では、ソース、ドレイン
が120 °斜交格子の格子点上に形成され、６個のソース
領域への接触孔61の重心位置に１個のドレイン領域接触
孔62が存在する配置である。層間絶縁膜の貫通孔63は、
ソース−ドレイン方向から30°の角度で形成されてい
る。これにより、ソース側下層Al配線31の面積を図１に
示した実施例の場合より広くでき、ソース側下層配線抵
抗を低減できるので、低オン抵抗化を促進する。また、
マイグレーション対策上取らなければならない電流方向
に対して横方向のデバイス幅も減少するため、デバイス
レイアウトの自由度が増す。
【００１１】図６に示す実施例では、ソース領域23およ
びドレイン領域24が平行な帯状に形成され、接触孔61に
は、特開平２−154469号公報で公知のようにＮソース領
域23をＰベース領域に短絡するためのＰ+ コンタクト領
域25が露出している。ドレイン領域24の上では、接触孔
62と層間絶縁膜貫通孔63が一線状に形成されているが、
ソース領域23への接触孔61に対しては90°の方向にあ
り、これにより、下層Al配線51の幅を２倍に広くするこ
とができた。その結果、下層配線51の抵抗が50％減少
し、低オン抵抗化が促進された。また、マイグレーショ
ン対策上必要なデバイス横幅も50％減少するため、デバ
イスレイアウトの自由度が増す。
【００１２】以上の説明および図面におけるドレイン領
域とソース領域を入れ換えても同様に本願発明の効果を
得ることは明らかである。
【００１３】
【発明の効果】本発明によれば、下層配線のドレイン領
域との接続のため接触孔の直上をはずして形成する層間
絶縁膜貫通孔を、その接触孔に対してソース領域に接触
する接触孔とを結ぶ方向と異なる方向に形成することに
より、ソース領域に接続される下層配線のソース、ドレ
イン間に広がりの制約が少なくなり、その下層配線の幅
あるいは面積を大きくできる。これによりデバイス面積
の縮小あるいはソース領域接続下層配線の幅の増大がで
きるためオン抵抗のより一層の低減が可能になる。また
デバイスレイアウトの自由度が向上し、微細化に対し有
利となる。
【図面の簡単な説明】
【図１】本発明の一実施例の横型ＦＥＴを示し、(a) は
上部構造を除いての平面図、(b) は(a) のＡ−Ａ線断面
図
【図２】従来の横型ＦＥＴの一例を示し、(a) は上部構
造を除いての平面図、(b) は(a) のＢ−Ｂ線断面図
【図３】図２のＸ部拡大図
【図４】従来の横型ＦＥＴの別の例を示し、(a) は上部
構造を除いての平面図、(b) は(a) のＣ−Ｃ線断面図
【図５】本発明の別の実施例の横型ＦＥＴの上部構造を
除いての平面図
【図６】本発明のさらに別の実施例の横型ＦＥＴの上部
構造を除いての平面図
【符号の説明】
１ Ｎ層 21 Ｐベース領域 22 Ｎドレイン領域 23 Ｎ+ ソース領域 24 Ｎ+ ドレイン領域 ３ ゲート電極 41 ゲート酸化膜 42 絶縁膜 43 層間絶縁膜 51 ソース側下層配線 52 ドレイン側下層配線 53 上層配線 61、62 接触孔 63 貫通孔 ７ 間隙

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体基体の表面層にソース領域とドレイ
    ン領域が交互に形成され、表面を覆う絶縁膜に明けられ
    た接触孔を介してソース領域とドレイン領域にそれぞれ
    下層配線が接続され、その下層配線上の層間絶縁膜に明
    けられた貫通孔を介して、ドレイン領域またはソース領
    域と接続された下層配線に上層配線が接続されるものに
    おいて、ドレイン領域またはソース領域への接続のため
    の接続孔および貫通孔を結ぶ方向が、ソース領域および
    ドレイン領域それぞれへの接続のための両接触孔を結ぶ
    方向に対して角度をなすことを特徴とする横型電界効果
    トランジスタ。
  2. 【請求項２】ソース領域およびドレイン領域それぞれへ
    の接続のための両接触孔が正方格子の格子点上に形成さ
    れ、その両接触孔を結ぶ方向に対してドレイン領域また
    はソース領域への接続のための接続孔および貫通孔を結
    ぶ方向が45°をなす請求項１記載の横型電界効果トラン
    ジスタ。
  3. 【請求項３】ドレイン領域またはソース領域への接続の
    ための接触孔が正六角形の頂点に配置され、ドレイン領
    域またはソース領域への接続のための接触孔がその正六
    角形の重心に位置し、ドレイン領域またはソース領域へ
    の接続のための接続孔および貫通孔を結ぶ方向がソース
    領域およびドレイン領域それぞれへの接続のための両接
    触孔を結ぶ方向に対して30°の角度をなす請求項１記載
    の横型電界効果トランジスタ。
  4. 【請求項４】ソース領域およびドレイン領域が長手方向
    が互いに平行な帯状に形成され、ドレイン領域またはソ
    ース領域への接続のための接続孔および貫通孔が、ドレ
    イン領域の長手方向の一線上に形成された請求項１記載
    の横型電界効果トランジスタ。
JP06022930A 1993-09-29 1994-02-22 横型電界効果トランジスタ Expired - Fee Related JP3141672B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP06022930A JP3141672B2 (ja) 1993-09-29 1994-02-22 横型電界効果トランジスタ
US08/311,490 US5502323A (en) 1993-09-29 1994-09-23 Lateral type field effect transistor

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP5-242267 1993-09-29
JP24226793 1993-09-29
JP06022930A JP3141672B2 (ja) 1993-09-29 1994-02-22 横型電界効果トランジスタ

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2000318837A Division JP2001144291A (ja) 1993-09-29 2000-10-19 横型電界効果トランジスタ

Publications (2)

Publication Number Publication Date
JPH07147401A true JPH07147401A (ja) 1995-06-06
JP3141672B2 JP3141672B2 (ja) 2001-03-05

Family

ID=26360230

Family Applications (1)

Application Number Title Priority Date Filing Date
JP06022930A Expired - Fee Related JP3141672B2 (ja) 1993-09-29 1994-02-22 横型電界効果トランジスタ

Country Status (2)

Country Link
US (1) US5502323A (ja)
JP (1) JP3141672B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08241985A (ja) * 1995-03-06 1996-09-17 Nippon Motorola Ltd Ｌｄ−ｍｏｓトランジスタ
US5719423A (en) * 1995-08-31 1998-02-17 Texas Instruments Incorporated Isolated power transistor
JP6070526B2 (ja) * 2013-12-11 2017-02-01 豊田合成株式会社 半導体装置の製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355008A (en) * 1993-11-19 1994-10-11 Micrel, Inc. Diamond shaped gate mesh for cellular MOS transistor array

Also Published As

Publication number Publication date
JP3141672B2 (ja) 2001-03-05
US5502323A (en) 1996-03-26

Similar Documents

Publication Publication Date Title
JP3410829B2 (ja) Ｍｏｓゲート型半導体装置
US7692240B2 (en) Insulated gate semiconductor device
CN110634825B (zh) 半导体装置
JP4860102B2 (ja) 半導体装置
US7825474B2 (en) Insulated-gate semiconductor device and PN junction diodes
KR100781213B1 (ko) 횡형 2중 확산형 전계 효과 트랜지스터 및 그를 구비한집적회로
US9601351B2 (en) Method of manufacturing a semiconductor device
US7897461B2 (en) Semiconductor device and method for fabricating the same
US7187041B2 (en) Vertical gate semiconductor device and method for fabricating the same
US6767779B2 (en) Asymmetrical MOSFET layout for high currents and high speed operation
JP4764975B2 (ja) 半導体装置
JPH07147401A (ja) 横型電界効果トランジスタ
JPS63262873A (ja) 半導体装置
JP2001144291A (ja) 横型電界効果トランジスタ
JPH08213604A (ja) パワーｍｏｓｆｅｔ
JP2004349384A (ja) 半導体装置
US20230178646A1 (en) Semiconductor device
JPH06291321A (ja) 電界効果トランジスタ
JP5848619B2 (ja) 半導体装置および半導体装置の製造方法
US11664369B2 (en) Semiconductor device
JP3394872B2 (ja) 高耐圧半導体装置
JPH04314365A (ja) Ｍｏｓ型トランジスタ
JP2001111043A (ja) Ｍｏｓｆｅｔの製造方法
JPH05326946A (ja) 横型ｍｏｓ電界効果トランジスタ
JP2002026321A (ja) Ｍｏｓ電界効果トランジスタ

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees