TWI552301B - 半導體裝置 - Google Patents

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TWI552301B TW101107963A TW101107963A TWI552301B TW I552301 B TWI552301 B TW I552301B TW 101107963 A TW101107963 A TW 101107963A TW 101107963 A TW101107963 A TW 101107963A TW I552301 B TWI552301 B TW I552301B
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井上尚也
林喜宏
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瑞薩電子股份有限公司
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Description

半導體裝置
本發明係關於一種半導體裝置，特別是關於一種具有ESD(electro-static discharge，靜電放電)保護元件之半導體裝置。
在具有積體電路的半導體裝置中，一般為了保護該積體電路不受ESD影響，而使ESD保護元件積體化。作為該ESD保護元件，為了取得可變電阻等主動作用，則必須使用電晶體或二極體等主動元件。
在一般的半導體裝置中，主動元件形成於半導體基板(例如矽基板)上，因而使用形成於半導體基板上的電晶體或二極體作為ESD保護元件。圖1係顯示此種半導體裝置的構成之一例之剖面圖。圖1的半導體裝置100，包含邏輯區域100A與ESD保護元件區域100B。
邏輯區域100A，係形成有邏輯電路等其他積體電路之區域。詳細而言，半導體基板101的邏輯區域100A的部分中形成有MOS電晶體等半導體元件102，於其上方設有複數之(圖1中為6層)配線層103。各配線層103，形成有配線104，以及將鄰接的配線層103的配線104電性分離之層間絕緣膜105。半導體元件102，係藉由貫通層間絕緣膜105所設置之通孔106，而與位於最下方的配線層103的配線104以及鄰接的2個配線層103的配線104電性連接。由半導體元件102與配線104與通孔106形成積體電路。
另一方面，ESD保護元件區域100B，係形成有ESD保護元件 107之區域。半導體基板101的ESD保護元件區域100B的部分中形成有ESD保護元件107。作為ESD保護元件107係使用主動元件，在圖1的例中，作為ESD保護元件107係形成有PNPN構造之閘流體。該ESD保護元件107，係透過各配線層103中所設置之配線104及通孔106連接至設於最上層的配線層103之輸入輸出墊片、接地墊片。在圖1中，連接至輸入輸出墊片的配線係以符號108顯示，連接至接地墊片的配線係以符號109顯示。若對輸入輸出墊片施加ESD突波，則使ESD保護元件107開啟而使該ESD突波逸散至接地墊片。藉由此等動作，來保護內部的積體電路不受ESD突波影響。
如圖1所示之使用於半導體基板上所形成的電晶體或二極體來作為ESD保護元件之半導體裝置，其一問題點係欲形成ESD保護元件則會導致晶片面積增大。ESD保護元件係形成於半導體基板上，故必須另外設置獨立於用以形成積體電路的區域以外之用以形成ESD保護元件的區域。此與晶片面積之增大有關。而且，在施加了ESD突波時會有大電流流至ESD保護元件，所以作為ESD保護元件必須形成大面積的電晶體或二極體。這會讓晶片面積增大的問題更加嚴重。
另，作為可與本申請案相關聯之技術，日本特開2010-141230號公報揭示了在配線層中設置半導體層，並使用該半導體層來形成半導體元件之技術。作為半導體層的材料，可舉出InGaZnO(IGZO)、ZnO等氧化物半導體、多晶矽、非晶矽。作為設於配線層的半導體元件之用途，可舉出開關元件即電晶體。又，亦揭示了在該半導體元件中設置補集膜及背閘極電極，並將該半導體元件作為記憶元件使用之技術。在日本特開2010-141230號公報中，關於ESD保護並未有任何討論。
再者，日本特開2010-41058號公報、日本特開2010-98280 號公報以及日本特開2010-135762號公報，揭示了具有氧化物半導體膜之薄膜電晶體。在此等公報所揭示之技術中，具有氧化物半導體膜之薄膜電晶體係使用於液晶顯示裝置等其他主動矩陣顯示裝置中。
[習知技術文獻]
[專利文獻]
專利文獻1：日本特開2010-141230號公報
專利文獻2：日本特開2010-41058號公報
專利文獻3：日本特開2010-98280號公報
專利文獻4：日本特開2010-135762號公報
因此，本發明的目的在於使具有ESD保護元件的半導體裝置之晶片尺寸縮減。
在本發明的一觀點中，半導體裝置包含：半導體基板，形成有半導體元件；第1及第2墊片；第1絕緣膜，形成於半導體基板的上方；複數之配線，埋設於第1絕緣膜中所設置的溝槽內；第2絕緣膜，以包覆第1絕緣膜與複數之配線之方式設置；半導體層，形成於第2絕緣膜之上；源極電極，連接至半導體層；以及汲極電極，連接至半導體層。該複數之配線，包含設置於與半導體層對向的位置之閘極電極。半導體層、源極電極、汲極電極與閘極電極，構成將由ESD突波所產生的電流從第1墊片放電至第2墊片之ESD保護元件。
根據本發明，可使具有ESD保護元件的半導體裝置之晶片尺寸縮減。
[實施發明之最佳形態]
圖2係顯示本發明一實施形態的半導體裝置10的構成之剖面圖。於半導體基板1的表面部形成有MOS電晶體等半導體元件2，其上方形成有複數之配線層3。在本實施形態中，作為半導體基板1例如使用矽基板。各配線層3，包含層間絕緣膜4，以及其表面上所設置的配線溝中所埋設之配線5。在本實施形態中，位於最上方的配線層3之配線5為鋁配線，其他的配線層3的配線5為銅配線。又，配線層3的數量為8。作為層間絕緣膜4，例如使用介電率低於氧化矽的低介電率絕緣層。作為低介電率絕緣層，例如可使用SiOC膜、SiLK膜(SiLK為註冊商標)、HSQ(氫倍半矽氧烷)膜、MHSQ(甲基氫倍半矽氧烷)膜、MSQ(甲基倍半矽氧烷)膜、或其等的多孔質膜。半導體元件2，係藉由貫通層間絕緣膜4所設置之通孔6，而與位於最下方的配線層3的配線5以及鄰接的2個配線層3的配線5電性連接。
以下，有時將位於最上方的配線層3標記為配線層3-1，從上數來第2個配線3標記為配線層3-2。又，有時將位於最上方的層間絕緣膜4標記為層間絕緣膜4-1，從上數來第2個層間絕緣膜4標記為層間絕緣膜4-2。
除此之外，最上層的層間絕緣膜4-1以外的層間絕緣膜4與埋設於其中的配線5，係由擴散防止層7所被覆。擴散防止層7，係用以防止配線5的材料(特別是構成銅配線的銅)擴散之絕緣膜。作為擴散防止層7，例如可使用SiN膜、SiO2膜、以及SiCN膜。擴散防止層7的厚度，例如為10~50nm。另，以下，有時將位於最上方的擴散防止層7標記為擴散防止層7-1。
本實施形態的半導體裝置10之一特徵，係半導體層12獨立 於半導體基板1之外形成，並將使用該半導體層12所製作的主動元件作為ESD保護元件11使用。在本實施形態中，作為ESD保護元件11係使用薄膜電晶體。圖3係顯示ESD保護元件11與其周邊的半導體裝置10之構造之剖面圖。
從上數來第2個層間絕緣膜4-2中形成有配線溝，於此等配線溝中埋設有配線5-1、5-2。在本實施形態中，配線5-1、5-2均為銅配線，並在同一配線形成步驟中用金屬鑲嵌法來形成。如後所述，配線5-2，係作為薄膜電晶體(作為ESD保護元件11使用)之閘極電極使用。因此，以下，有時將配線5-2標記為閘極電極13。
半導體層12，在擴散防止層7-1的頂面上形成於與閘極電極13對向之位置。在本實施形態中，半導體層12，係由InGaZnO(IGZO)、InZnO(IZO)、ZnO、ZnAlO、ZnCuO等氧化物半導體所形成。此等氧化半導體，能在相對低溫下(例如400℃以下的溫度下)形成，並以此等氧化物半導體形成半導體層12，其優點在於：可在欲形成位於比半導體層12更下方之配線層3一般所使用的配線步驟中所適合之溫度下，形成半導體層12。
於半導體層12之上形成有硬罩層14。硬罩層14，係在將半導體層12圖案成形的步驟中作為遮罩使用之絕緣膜，例如，SiO2膜、SiN膜係作為硬罩層14使用。硬罩層14，在半導體裝置10的製造步驟中，亦達到抑制半導體層12還原之功用。位於最上方的層間絕緣膜4-1，係以覆蓋該等半導體層12與硬罩層14之方式形成。
層間絕緣膜4-1形成有配線溝與導通孔，該配線溝與導通孔係由金屬阻障層8-3~8-5所被覆。金屬阻障層8-3~8-5，係以與屬於配線層3-2之配線5-1接觸之方式形成；金屬阻障層8-4、8-5， 係以與半導體層12接觸之方式形成。作為金屬阻障層8-3~8-5的材料，例如可舉出Ti、Ta、Ru、W、其等的氮化物或氧化物。金屬阻障層8-3~8-5，亦可為由其等的材料所構成之單層的膜，亦可為2個以上的層堆疊。作為堆疊的金屬阻障層8-3~8-5之例，例如可舉出TiN(上層)/Ti(下層)、或TaN(上層)/Ta(下層)之堆疊體。金屬阻障層8-3~8-5係在同一形成步驟中一併形成。金屬阻障層8-4~8-5，係以在與半導體層12的接觸部上形成有歐姆接點之方式形成。
在由金屬阻障層8-3~8-5所被覆的該配線溝及導通孔的內部，分別形成有配線5-3~5-5與通孔6-3~6-5。配線5-3~5-5，均為屬於配線層3-1之配線。配線5-3~5-5與通孔6-3~6-5，係在同一形成步驟中一併形成。配線5-3，係透過通孔6-3連接至配線層3-2的配線5-1。另一方面，配線5-4、5-5，分別透過通孔6-4、6-5連接至半導體層12。
如後所述，配線5-4、通孔6-4以及金屬阻障層8-4，係作為薄膜電晶體(作為ESD保護元件11使用)之源極電極使用。以下，有時將其等統稱為源極電極15。另一方面，配線5-5、通孔6-5以及金屬阻障層8-5，係作為該薄膜電晶體之汲極電極使用。以下，有時將其等統稱為汲極電極16。
在以上構成的半導體裝置10中，配線5-1、5-3、通孔6-3，係成為在半導體裝置10中呈積體化的積體電路之構成要素。另一方面，半導體層12、閘極電極13、源極電極15、汲極電極16、擴散防止層7-1，係構成薄膜電晶體。此時，擴散防止層7-1的位於半導體層12與閘極電極13之間的部分作為絕緣膜而發揮功能。在本實施形態中，此等構成的薄膜電晶體係作為ESD保護元件11使用。當以InGaZnO(IGZO)、InZnO(IZO)、ZnO、ZnAlO、ZnCuO等氧化物半導體形成半導體層12時，半導體層12成為n型半導 體，ESD保護元件11係作為載體為電子之薄膜電晶體而動作。
圖4A係顯示半導體層12、閘極電極13、源極電極15以及汲極電極16的平面配置之例之平面圖。在此，在圖4A中，將自源極電極15朝向汲極電極16的方向定義為x軸，垂直於x軸者定義為y軸。半導體層12之中位於源極電極15與汲極電極16之間的部分係與閘極電極13對向，此部分係作為通道區域使用。在圖4A的平面配置中，源極電極15及汲極電極16與半導體層12的接觸面為矩形的同一形狀，沿著半導體層12的源極電極15與汲極電極16的距離成為薄膜電晶體的閘極長度L，源極電極15及汲極電極16與半導體層12的接觸面之y軸方向的寬度成為閘極寬度W。
在圖4A中，圖示出源極電極15與汲極電極16的一部分重疊於閘極電極13的平面配置。在圖4A中，源極電極15的相對於閘極電極13的重疊長度係以記號dOL1顯示，汲極電極16的相對於閘極電極13的重疊長度係以記號dOL2顯示。在此，所謂重疊長度，係自源極電極15或汲極電極16的端部至閘極電極13的端部之面內方向的距離。
亦可使用源極電極15與汲極電極16未重疊於閘極電極13上的平面配置。特別是，如圖4B、圖4C所圖示，採用汲極電極16未重疊於閘極電極13上的構造(亦即，汲極電極16與半導體層12的接觸面在半導體基板1的垂直方向上未與閘極電極13重疊之構造)，這在用以使汲極電極16與閘極電極13之間的耐受電壓增大上係有其效果。如圖4B、圖4C所圖示，在汲極電極16未重疊於閘極電極13上的構造中，汲極電極16與閘極電極13之間的距離deff變大。藉由將距離加大，使得由汲極電壓施加在閘極端的實際電場強度比重疊構造更為低減。因此，可有效地使汲極電極16與閘極電極13之間的耐受電壓增大。
圖5A、圖5B係顯示半導體裝置10之ESD保護元件11的使用態樣之例之電路圖。在一實施形態中，如圖5A所圖示，ESD保護元件11的閘極電極13係共通連接至源極電極15；共通連接的閘極電極13與源極電極15，係連接至接地墊片17。另一方面，ESD保護元件11的汲極電極16，係連接至用以使訊號輸入輸出之輸入輸出墊片18。根據此種連接，ESD保護元件11係作為閘極接地N通道電晶體而發揮功能。再加上，如圖5B所示，亦可將電阻元件19連接至閘極電極13。作為一例，電阻元件19可藉由配線電阻來加以實現。
上述所說明的本實施形態之半導體裝置10的構成係有各種優點。第1，根據本實施形態之半導體裝置10的構造，可使晶片面積縮減。圖1所圖示之半導體裝置100的構造中，必須獨立於邏輯電路區域100A外而另外設置ESD保護元件區域100B。另一方面，本實施形態之半導體裝置10，可在半導體基板1的設有半導體元件2的區域之上方設置ESD保護元件11，故無須準備用以設置ESD保護元件11之專用區域。這在縮減晶片面積上有其效果。
再加上，本實施形態之構成的ESD保護元件11，亦具有可大範圍地調節耐受電壓之優點。閘極電極13與汲極電極16之間的耐受電壓，可藉由適當地選擇擴散防止層7-1的材料、膜厚，而大範圍地進行調節。再者，如圖4B、圖4C所圖示，當汲極電極16未重疊於閘極電極13上時，可藉由汲極電極16與閘極電極13的距離來調節閘極電極13與汲極電極16之間的耐受電壓。
特別是，本實施形態的ESD保護元件11，藉由耐受電壓的調整而可作為高耐受電壓元件來進行設計。首先，使擴散防止層7-1的膜厚增厚，便可使汲極電極16與閘極電極13之間的耐受電壓增大。又，如圖4B所圖示，當汲極電極16未重疊於閘極電極13 上時，可藉由加大汲極電極16與閘極電極13的距離來使閘極電極13與汲極電極16之間的耐受電壓增大。再者，選擇能帶間隙大的材料作為半導體層12，而可使源極電極15與汲極電極16之間的耐受電壓增大。例如，氧化物半導體，一般具有高於矽的能帶間隙(約1.2eV)之能帶間隙，故使用氧化物半導體作為半導體層12，而可使源極電極15與汲極電極16之間的耐受電壓提高。例如，InGaZnO(IGZO)的能帶間隙為3.3~3.4eV，即使是其他氧化物半導體(InZnO(IZO)、ZnO、ZnAlO、ZnCuO等)，亦顯示3.2eV以上的能帶間隙。如此，根據本實施形態的ESD保護元件11之構造，可實現：由於其設計而難以實現於使用一般矽半導體基板的CMOS積體電路中、且耐受電壓為20~100V之ESD保護元件。
再者，在本實施形態的半導體裝置10中，有不讓ESD突波到達半導體基板1之優點。如圖1中以箭頭所示，在ESD保護元件107係設於半導體基板101之構成中，若對墊片(在圖1中為輸入輸出墊片)施加ESD突波，則有大電流流經半導體基板101之可能性。若有大電流流至半導體基板101，則有可能因電力消費引起局部加熱，由該熱對半導體基板101(例如矽基板)產生熱破壞。另一方面，在本實施形態中，可使ESD突波所產生的電流不流至半導體基板1而是使ESD突波逸散至接地墊片17，可防止半導體基板1的熱破壞。再者，可併用圖1中所圖示之以往的ESD保護元件，與本實施形態的ESD保護元件11，因而亦可緩和傳遞至半導體基板的ESD突波。根據此種構成，無須增加晶片面積，便可改善ESD保護元件之特性。
如本實施形態，當使用設於配線層3的ESD保護元件11時，可預想到由於施加大電流、大電壓，而使ESD保護元件11與配線層3的配線5中產生局部性的熱。欲處理此問題，作為散熱通路，於ESD保護元件11附近形成熱傳導率高的金屬配線(例如Cu配線或Al配線)亦可。圖6係顯示在ESD保護元件11附近設置熱傳導 率高的金屬配線的構成之例之剖面圖。在圖6的構成中，在與源極電極15及汲極電極16同一的配線層3-1中形成有散熱用的配線21、22。又，位於比形成有源極電極15與汲極電極16的配線層3-1更上方的配線層3上，形成有散熱用的配線23。如此，採用可藉由配線21~配線23來緩和在ESD保護元件11與配線層3內所局部性產生的熱之構造，因而可提高ESD保護元件11的耐熱性、可靠度。配線21~23，亦可兼用電源線、接地線、或傳送訊號的配線，亦可專用於散熱之用。當配線21~23專用於散熱之用時，不連接至其他配線5或元件亦可。
上述的ESD保護元件11，亦可用於保護內部電路不受ESD突波影響之用。在此，所謂內部電路，係意指使用於半導體基板1上所形成的主動元件(主要是MOS電晶體)之電路、使用位於半導體基板1上方的配線層3內所形成的主動元件之電路(使用於配線層3內所形成的半導體層之主動元件)、或是包含於半導體基板1上所形成的主動元件以及於配線層3內所形成的主動元件雙方之電路。
圖12係顯示為了保護內部電路203不受ESD突波影響而使用上述ESD保護元件11之電路構成的一例。圖12的電路構成中，ESD保護元件11的接地(grounding)與內部電路203的接地分離，接地墊片201連接至ESD保護元件11，接地墊片202連接至內部電路203。將ESD保護元件11的接地與內部電路203的接地分離，因而可使大電流確實逸散至連接至ESD保護元件11的接地墊片201。在ESD保護元件11與內部電路203中設置共通的接地時，雖有動作電壓以上的電壓瞬間施加在內部電路203之虞，但藉由將接地分離，便可避免此問題。因此，可提高相對於ESD突波的可靠度。
圖13係顯示圖12的電路構成之半導體裝置的構造之一例之 剖面圖。圖13的該處，輸入輸出墊片18雖連接至內部電路203與ESD保護元件11雙方，但並不限於此種構成。當ESD突波204從輸入輸出墊片18進入時，電流流至形成於配線層3上的ESD保護元件11。亦即，不會使ESD突波204侵入包含於半導體基板1上所形成之半導體元件2之內部電路203，可使ESD突波204逸散至連接至ESD保護元件11的接地墊片201。因此，可防止內部電路203的破壞。
圖14係顯示包含使用形成於半導體基板1上的主動元件之內部電路206，以及使用形成於配線層3的主動元件之內部電路207雙方的半導體裝置之電路構成的一例。在此，所謂形成於配線層3的主動元件，係指與ESD保護元件11同樣地使用形成於配線層3的半導體層而形成之主動元件。內部電路206、207呈電性連接，將來自形成於半導體基板1上的主動元件之輸出訊號輸入至形成於配線層3上的主動元件。另，形成於半導體基板1上的主動元件與形成於配線層3上的主動元件未電性連接，而個別發揮功能亦可。當使用形成於半導體基板1上的主動元件之內部電路206，與使用形成於配線層3上的主動元件之內部電路207的動作電壓相異時，亦可分別準備各自的輸入輸出墊片。圖14的電路構成中，連接至內部電路206的輸入輸出墊片18與連接至內部電路207的輸入輸出墊片18A係個別設置。宜將ESD保護元件連接至各個輸入輸出墊片18、18A。圖14的電路構成中，ESD保護元件11、11A，係連接至分別與內部電路206、207連接的輸入輸出墊片18、18A。
圖15係顯示圖14的電路構成之半導體裝置的構造之一例之剖面圖。圖15的構造中，使用形成於半導體基板1上的主動元件之內部電路206，係與使用形成於配線層3上的主動元件之內部電路207電性連接。再者，為了保護內部電路206、207，分別設置有ESD保護元件11、11A。
以下，對顯示作為實施例而實際製作的ESD保護元件11的特性之實驗結果進行說明。
[實施例]
圖7A係顯示ESD保護元件11進行電晶體動作時的特性之例之圖表；圖7B係顯示進行二極體動作時的特性之例之圖表。所測定的ESD保護元件11，係以IGZO形成有半導體層12，又使用20nm的SiN作為閘極絕緣膜(擴散防止層7-1)。如圖7A所示，若將源極電位(源極電極15的電位)固定為0V，汲極電位Vd(汲極電極16的電位)固定為1V不變，並對閘極電極13施加正的電壓偏壓，則會有汲極電流流經；另一方面，若施加負的電壓，則會隔斷汲極電流。其結果，意味著ESD保護元件11實際上進行電晶體動作。另一方面，如圖7B所示，若將閘極電極13與源極電極15固定為0V不變(此乃意味著對ESD保護元件11進行二極體連接)，並對汲極電極16施加正的電壓偏壓，則會隔斷汲極電流；另一方面，若施加負的電壓偏壓，則會有汲極電流流經。在圖7B的例中，ON電壓為-0.7V。其結果，意味著ESD保護元件11實際上進行二極體動作(整流動作)。如此，本案發明人藉由實驗確認了設於配線層3的ESD保護元件11實際上作為主動元件(電晶體或二極體)而動作。
如上所述本實施形態的ESD保護元件11之優點為可實現高耐受電壓特性，並且耐受電壓調節的自由度高，而本案發明人等測定實際所製作的ESD保護元件11的耐受電壓，證明了此種優點。進行了耐受電壓測定之ESD保護元件11的構成，如同下述。半導體層12，為10nm的IGZO膜，並使用20~50nm的SiN膜作為閘極絕緣膜(擴散防止層7-1)。閘極長度L、閘極W均為0.6μm。源極電極15、汲極電極16重疊在閘極電極13上，重疊長度dOL1、dOL2為0.16μm。如圖8A所圖示，在閘極電極13與源極電極15共通連接並固定為0V之狀態下，對汲極電極16施加著電壓偏壓。當 將ESD保護元件11作為閘極接地N通道電晶體使用時，閘極電極13與源極電極15共通連接，故以此種連接來測定耐受電壓在技術上係妥當的。
圖8B，係顯示當半導體層12為10nm的IGZO膜、閘極絕緣膜(擴散防止層7-1)為20nm的SiN膜時，使對汲極電極16施加的電壓偏壓(汲極電位Vd)產生變化時之汲極電流Id、閘極電流Ig的變化之圖表。若使汲極電位Vd增大，則在高於20V的某電位破壞ESD保護元件11，汲極電流Id、閘極電流Ig急遽增加之後急遽減少。破壞模式，係閘極絕緣膜的破壞。亦即，意味著在此種測定中可測定ESD保護元件11的閘極-汲極間的耐受電壓，源汲-汲極電流間的耐受電壓係高於已測定的閘極-汲極間的耐受電壓。
圖8C係顯示如此測定的ESD保護元件11的耐受電壓與作為閘極絕緣膜使用的SiN膜的膜厚之關係之圖表。SiN膜的膜厚設定為20nm，因而可實現20V以上的閘極-汲極間的耐受電壓。再者，使SiN膜的膜厚增大至50nm，因而可使閘極-汲極的耐受電壓增大至約50V。如此，本實施形態的ESD保護元件11，可實現高耐受電壓特性，並且耐受電壓調節的自由度高。另，雖可令SiN膜的膜厚更厚藉以增大ESD保護元件11的耐受電壓，但若令SiN膜的膜厚過厚則流經ESD保護元件11的電流減少，故SiN膜的膜厚宜為100nm以下。
藉由使閘極電極13與汲極電極16在半導體層12的面內方向中相離(亦即，未使汲極電極16對於閘極電極13進行重疊)，亦可使閘極-汲極的耐受電壓增大。本案發明人，藉由測定實際製作的ESD保護元件11的特性而證實了上述成效。圖9A~圖9C係顯示所製作的ESD保護元件11的構造之剖面圖。圖9A的構造中，汲極電極16重疊在閘極電極13上；圖9B的構造中，汲極電極16的端部與閘極電極13的端部在面內方向一致。又，圖9C的構造 中，汲極電極16未重疊在閘極電極13上。另，就汲極電極16未重疊在閘極電極13上的構造(圖9C)而言，係將面內方向中從汲極電極16至閘極電極13的距離作為負值的重疊長度來加以定義。與圖8B、圖8C的情形相同，半導體層12為10nm的IGZO膜；作為閘極絕緣膜(擴散防止層7-1)，則使用20~50nm的SiN膜。閘極長度L、閘極寬度W均為0.6μm。
圖10A、圖10B、圖10C係分別顯示SiN膜的膜厚為20nm、30nm、50nm時的汲極電流特性之圖表。單點虛線、虛線、實線係分別顯示：重疊長度為0.16μm時、重疊長度為0.0μm時、重疊長度為-0.16μm時(亦即未重疊時)之汲極電流。汲極電流特性之圖表中，汲極電流急遽變化的閘極-汲極間電壓VGD係顯示閘極-汲極間的耐受電壓。
圖11係顯示汲極電極16相對於閘極電極13之重疊長度與閘極-汲極間的耐受電壓之關係之圖表。如從圖11中所了解，就汲極電極16重疊在閘極電極13上的構造以及汲極電極16的端部與閘極電極13的端部在面內方向一致的構造而言，閘極-汲極間的耐受電壓並不取決於重疊長度。這可認為是汲極電極16與閘極電極13之間的(以最短位置定義時的)距離deff與擴散防止層7-1的膜厚相同之故。另一方面，汲極電極16未重疊在閘極電極13上時，汲極電極16與閘極電極13之間的距離deff增大。閘極-汲極間的耐受電壓之增大，可認為是起因於距離deff之增大。
以上雖具體記載了本發明的實施形態，但本發明並不限於上述的實施形態。本發明，可在對本領域中具通常知識者而言為顯而易見的各種變更進行之後加以實施。特別是在圖2中，雖揭示了將半導體層12設置於最上方的配線層3-1之構成，但應留意到半導體層12自半導體基板1上分離，便可設置於適當的位置。
1‧‧‧半導體基板
2‧‧‧半導體元件
3(3-1、3-2)‧‧‧配線層
4(4-1、4-2)‧‧‧層間絕緣膜
5(5-1、5-2、5-3、5-4、5-5)‧‧‧配線
6(6-3、6-4、6-5)‧‧‧通孔
7(7-1)‧‧‧擴散防止層
8(8-3、8-4、8-5)‧‧‧金屬阻障層
10‧‧‧半導體裝置
11、11A‧‧‧ESD保護元件
12‧‧‧半導體層
13‧‧‧閘極電極
14‧‧‧硬罩層
15‧‧‧源極電極
16‧‧‧汲極電極
17‧‧‧接地墊片
18、18A‧‧‧輸入輸出墊片
19‧‧‧電阻元件
21、22、23‧‧‧配線
100‧‧‧半導體裝置
100A‧‧‧邏輯區域
100B‧‧‧ESD保護元件區域
101‧‧‧半導體基板
102‧‧‧半導體元件
103‧‧‧配線層
104‧‧‧配線
105‧‧‧層間絕緣膜
106‧‧‧通孔
107‧‧‧ESD保護元件
108、109‧‧‧配線
201、202‧‧‧接地墊片
203‧‧‧內部電路
204‧‧‧ESD突波
206、207‧‧‧內部電路
圖1係顯示具有ESD保護元件的半導體裝置的構造之一例之剖面圖。
圖2係顯示本發明一實施形態的半導體裝置的構造之剖面圖。
圖3係顯示圖2的半導體裝置之ESD保護元件附近的構造之剖面圖。
圖4A係顯示圖2的半導體裝置的ESD保護元件的平面配置之配置圖。
圖4B係顯示本實施形態的半導體裝置之ESD保護元件附近的另一構造之剖面圖。
圖4C係顯示圖4B的半導體裝置的ESD保護元件的平面配置之配置圖。
圖5A係顯示本發明的半導體裝置之ESD保護元件的使用形態之一例之電路圖。
圖5B係顯示本發明的半導體裝置之ESD保護元件的使用形態之另一例之電路圖。
圖6係顯示本發明的半導體裝置之變形例之剖面圖。
圖7A係顯示本發明一實施例的ESD保護元件之電晶體動作特性之圖表。
圖7B係顯示本發明一實施例的ESD保護元件之二極體動作特性之圖表。
圖8A係顯示已測定耐受電壓的ESD保護元件之端子連接之電路圖。
圖8B係顯示含有20nm的SiN膜以作為閘極絕緣膜之ESD保護元件的汲極電流特性之圖表。
圖8C係顯示作為閘極絕緣膜使用的SiN膜的膜厚與閘極-汲極間的耐受電壓之關係之圖表。
圖9A係顯示進行過測定的ESD保護元件之中，汲極電極重疊在閘極電極上之ESD保護元件之構造之剖面圖。
圖9B係顯示進行過測定的ESD保護元件之中，在平面構造中 汲極電極的端部位置與閘極電極的端部位置一致之ESD保護元件之構造之剖面圖。
圖9C係顯示進行過測定的ESD保護元件之中，汲極電極未重疊在閘極電極上之ESD保護元件之構造之剖面圖。
圖10A係顯示含有20nm的SiN膜以作為閘極絕緣膜，重疊長度為0.16μ、0.0μm、-0.16μm之ESD保護元件的汲極電流特性之圖表。
圖10B係顯示含有30nm的SiN膜以作為閘極絕緣膜，重疊長度為0.16μ、0.0μm、-0.16μm之ESD保護元件的汲極電流特性之圖表。
圖10C係顯示含有50nm的SiN膜以作為閘極絕緣膜，重疊長度為0.16μ、0.0μm、-0.16μm之ESD保護元件的汲極電流特性之圖表。
圖11係顯示圖9A~圖9C之ESD保護元件的重疊長度與閘極-汲極間的耐受電壓之關係之圖表。
圖12係顯示為了保護內部電路而使用ESD保護元件之電路構成的一例之電路圖。
圖13係顯示圖12的電路構成之半導體裝置的構造之例之剖面圖。
圖14係顯示為了保護內部電路而使用ESD保護元件之電路構成的另一例之電路圖。
圖15係顯示圖14的電路構成之半導體裝置的構造之例之剖面圖。
1‧‧‧半導體基板
2‧‧‧半導體元件
3(3-1、3-2)‧‧‧配線層
4(4-1、4-2)‧‧‧層間絕緣膜
5‧‧‧配線
6‧‧‧通孔
7(7-1)‧‧‧擴散防止層
10‧‧‧半導體裝置
11‧‧‧ESD保護元件
12‧‧‧半導體層
13‧‧‧閘極電極
15‧‧‧源極電極
16‧‧‧汲極電極

Claims (13)

  1. 一種半導體裝置，包含：半導體基板，形成有半導體元件；第1及第2墊片；第1絕緣膜，形成於該半導體基板的上方；複數之配線，埋設於該第1絕緣膜中所設置的溝槽內；第2絕緣膜，以包覆該第1絕緣膜與該複數之配線之方式設置；半導體層，形成於該第2絕緣膜之上；源極電極，與該半導體層連接，並且與該第1墊片電性連接；及汲極電極，與該半導體層連接，並且與該第2墊片電性連接，其中，該複數之配線包含設置在與該半導體層對向的位置之閘極電極，以及其中，該半導體層、該源極電極、該汲極電極以及該閘極電極，構成將由ESD突波所產生的電流從該第1墊片放電至該第2墊片之ESD保護元件。
  2. 如申請專利範圍第1項之半導體裝置，其中，該半導體層係由InGaZnO、InZnO、ZnO、ZnAlO以及ZnCuO中任一者所形成。
  3. 如申請專利範圍第1項之半導體裝置，其中，該汲極電極與該半導體層接觸的接觸面，在垂直於該半導體基板的方向中未重疊於該閘極電極上。
  4. 如申請專利範圍第1項之半導體裝置，其中，該閘極電極與該汲極電極之間的耐受電壓為20V以上。
  5. 如申請專利範圍第4項之半導體裝置，其中，該第2絕緣膜為SiN膜。
  6. 如申請專利範圍第5項之半導體裝置，其中，該第2絕緣膜的膜厚為20nm以上100nm以下。
  7. 如申請專利範圍第1項之半導體裝置，更包含： 設於該ESD保護元件附近之散熱用的配線。
  8. 如申請專利範圍第1項之半導體裝置，其中，該閘極電極係位在該半導體層的第1側，以及該源極電極及該汲極電極係接觸與該半導體層之該第1側對向的第2側。
  9. 如申請專利範圍第1項之半導體裝置，其中，該半導體元件為第1 MOS電晶體，而該半導體層、該源極電極、該汲極電極以及該閘極電極構成作為該ESD保護元件的第2MOS電晶體。
  10. 如申請專利範圍第1項之半導體裝置，其中，該ESD保護元件係位於該半導體元件的上方。
  11. 如申請專利範圍第1項之半導體裝置，其中，該ESD保護元件與該半導體元件係配置於位在該半導體元件上方之該半導體裝置的邏輯區域中。
  12. 一種半導體裝置，包含：半導體基板，包含半導體元件區域；第1絕緣膜，形成於該半導體基板的上方；閘極電極，埋設於該第1絕緣膜中；第2絕緣膜，形成於該第1絕緣膜與該閘極電極的上方；半導體層，形成於該第2絕緣膜的上方，並且具有位於該閘極電極的第1表面；源極電極，位在與該半導體層之該第1表面對向的第2表面；及汲極電極，位在該半導體層的該第2表面，其中，該半導體層、該源極電極、該汲極電極以及該閘極電極構成ESD保護元件，該ESD保護元件係形成於該半導體元件區域的上方。
  13. 如申請專利範圍第12項之半導體裝置，其中，該半導體元件區域為用於第1 MOS電晶體的區域，而該半導體層、該源極電極、該汲極電極以及該閘極電極構成作為該ESD 保護元件的第2 MOS電晶體。
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