JP7307201B2 - 電力半導体デバイスにおける絶縁破壊電圧を高めるための結合された多結晶シリコンガードリング - Google Patents

電力半導体デバイスにおける絶縁破壊電圧を高めるための結合された多結晶シリコンガードリング Download PDF

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Description

本発明は、電力電界効果トランジスタにおける絶縁破壊電圧を改善するためのガードリングに関し、より具体的には多結晶シリコンガードリングに関する。
電力電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）は、オフ状態において高電圧に耐えるように、および、オン状態において大電流を提供するようにゲーティングされ得る。電力ＦＥＴはその絶縁破壊（すなわちブロッキング）電圧により、およびそのオン抵抗により特徴付けられ得、電力ＦＥＴを特徴付けるために通常使用される性能指数はオン抵抗率である。オン抵抗率はオン抵抗にデバイス面積を乗じたものを表し、所望のオン抵抗値を実現するためにどの程度の半導体面積が必要とされ得るかの尺度を提供する。理想的には、電力デバイスは低いオン抵抗率および高い絶縁破壊電圧をもつように設計される。
電力ＦＥＴのうちの１つのタイプは、ドレインからソースまでの横方向の電流の流れのために設計された横拡散型金属－酸化物電界効果トランジスタ（ＬＤＭＯＳ：ｌａｔｅｒａｌ ｄｉｆｆｕｓｅｄ ｍｅｔａｌ ｏｘｉｄｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）である。横方向の電流の流れは、酸化物と半導体との間の表面界面における、または表面界面付近におけるチャネル領域の制御を介してゲーティングされ得、ドリフト領域がオフ状態における高電圧をサポートする（すなわち耐える）ために使用され得る。ブロッキング電圧（すなわち絶縁破壊電圧）は多くの場合、ドリフト領域長を延ばすことにより、およびドーピング濃度プロファイルを調整することにより改善され得る。例えば、ドーピング濃度は、低減表面場（ＲＥＳＵＲＦ：ｒｅｄｕｃｅｄ ｓｕｒｆａｃｅ ｆｉｅｌｄ）技術に従って調節され得る。
別の種類の電力ＦＥＴは、接合型電界効果トランジスタ（ＪＦＥＴ：ｊｕｎｃｔｉｏｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）である。電流の流れは、また、ドレインからソースまで横方向に流れ得るが、ＬＤＭＯＳの場合と異なり、電流は逆の材料タイプ（例えばｐ型およびｎ型）の逆バイアスされた拡散接合によりゲーティングされ得る。
電力半導体デバイスにおける絶縁破壊電圧を高めるための結合された多結晶シリコンガードリングの非限定的かつ非網羅的な実施形態が以下の図を参照しながら説明されており、異なる図の中の同様の参照符号は別段の指定がない限り同様の部分を示す。
図１Ａは、一実施形態による、ガードリングを含む単純なデバイス構造物の平面図を示す。 図１Ｂは、別の実施形態による、ガードリングを含む単純なデバイス構造物の平面図を示す。 図１Ｃは、一実施形態による、単純なデバイス構造物における断面切断線を示す平面図を示す。 図１Ｄは、第１の実施形態による、図１Ｃの切断線に沿った断面を示す。 図１Ｅは、第２の実施形態による、図１Ｃの切断線に沿った断面を示す。 図１Ｆは、図１Ａの実施形態による、単純なデバイス構造物の概略図を示す。 図１Ｇは、図１Ｂの実施形態による、単純なデバイス構造物の概略図を示す。 図２Ａは、第１の実施形態による、ガードリングセグメントの平面図を示す。 図２Ｂは、図２Ａの実施形態による、ガードリングセグメントの側面斜視図を示す。 図２Ｃは、第２の実施形態による、ガードリングセグメントの平面図を示す。 図２Ｄは、図２Ｃの実施形態による、ガードリングセグメントの側面斜視図を示す。 図２Ｅは、第３の実施形態による、ガードリングセグメントの平面図を示す。 図２Ｆは、図２Ｅの実施形態によると、ガードリングセグメントの側面斜視図を示す。 図２Ｇは、第４の実施形態による、ガードリングセグメントの平面図を示す。 図２Ｈは、図２Ｇの実施形態による、ガードリングセグメントの側面斜視図を示す。 図３Ａは、一実施形態による、単純なデバイス構造物の簡略化された平面概略図を示す。 図３Ｂは、別の実施形態による、単純なデバイス構造物の簡略化された平面概略図を示す。 図３Ｃは、別の実施形態による、単純なデバイス構造物の簡略化された平面概略図を示す。 図４Ａは、一実施形態によるデバイス断面を示す。 図４Ｂは、別の実施形態によるデバイス断面を示す。 図４Ｃは、デバイスの一実施形態に対応した概略図を示す。 図４Ｄは、デバイスの別の実施形態に対応した概略図を示す。 図５Ａは、一実施形態によるデバイス断面を示す。 図５Ｂは、別の実施形態によるデバイス断面を示す。 図５Ｃは、デバイスの一実施形態に対応した概略図を示す。 図５Ｄは、デバイスの別の実施形態に対応した概略図を示す。 図６Ａは、一実施形態による、デバイス領域間のガードリング経路をルーティングするための簡略化されたレイアウトを示す。 図６Ｂは、一実施形態による、ダイオードアレイの簡略化されたレイアウトの拡大図を示す。 図６Ｃは、別の実施形態による、ダイオードアレイの簡略化されたレイアウトの拡大図を示す。 図６Ｄは、一実施形態による、接続領域の簡略化されたレイアウトの拡大図を示す。 図７は、一実施形態による、ダイオードとともにガードリングを配置する方法を示す。 図８は、一実施形態による、拡散ダイオードを伴うガードリングを配置する方法を示す。
図面中の複数の図にわたり、対応する参照符号が対応するコンポーネントを示す。当業者は、図中の要素が簡潔かつ明確であるように描かれること、および、一定の縮尺で描かれるとは限らないことを理解する。例えば、図中の要素および層のうちの幾つかの寸法は、本明細書における教示の様々な実施形態をより理解しやすくするために他の要素より誇張される場合がある。更に、市販に適した実施形態において有用なまたは必要な、一般的だが良く理解される要素、層、および／または工程ステップは、多くの場合、電力半導体デバイスにおける絶縁破壊電圧を高めるための結合された多結晶シリコンガードリングのこれらの様々な実施形態の図が見づらくならないように図示されていない。
以下の説明では、電力半導体デバイスにおける絶縁破壊電圧を高めるための結合された多結晶シリコンガードリングの十分な理解を提供するために多くの具体的な詳細事項が記載される。しかし、本明細書における教示を実施するために特定の詳細事項が使用されるとは限らないことが当業者に明らかである。他の例において、本開示を不明瞭にしないために、よく知られた材料または方法は詳細には説明されていない。
本明細書中での、「一実施形態」、「実施形態」、「一例」、または「例」についての言及は、実施形態または例と関連して説明される特定の特徴、構造物、方法、処理、および／または特徴が、電力半導体デバイスにおける絶縁破壊電圧を高めるための結合された多結晶シリコンガードリングの少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書中の様々な場所における「一実施形態において」、「実施形態において」、「一例」、または「例」といった表現の使用は、すべてが同じ実施形態または例に関連するとは限らない。更に、特定の特徴、構造物、方法、工程、および／または特徴が、１つまたは複数の実施形態または例において任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされてもよい。加えて、本明細書とともに提供される図が当業者への説明を目的としていること、および図面が一定の縮尺で描かれるとは限らないことが理解される。
本出願の文脈において、トランジスタが「オフ状態」または「オフ」であるとき、トランジスタは電流を遮断する、および／または実質的に電流を流さない。逆に、トランジスタが「オン状態」または「オン」であるとき、トランジスタは実質的に電流を流すことができる。例示として、トランジスタは、第１の端子であるドレインと第２の端子であるソースとの間において高電圧がサポートされるＮチャネル金属－酸化物－半導体（ＮＭＯＳ：Ｎ－ｃｈａｎｎｅｌ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタ（ＦＥＴ）を備え得る。
更に、本明細書にわたって幾つかの専門用語が使用される。これらの用語は、本明細書で特に規定されない限り、または、それらの使用される文脈がそうではないと明示的に示唆しない限り、それらが属する技術分野におけるそれらの通常の意味をもつ。例えば、当業者は、シート抵抗（すなわち、シートロー）を認識し、抵抗率と区別し得る。更に、元素名および元素記号（例えばＳｉ対シリコン）が本明細書を通して相互に置き換えて使用され得るが、両方が同じ意味をもつことに留意されなければならない。
現代の電力デバイスの分野における研究は、絶縁破壊電圧を改善すること、オン抵抗率を小さくすること、および、製造コストを下げることに向けられている。この試みにおいて、デバイスの研究者は、標準的な（すなわち低コストの）相補型金属－酸化物－半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）工程により形成された電力ＦＥＴを製造するための、および電力ＦＥＴの特徴を改善するための手法を探している。
上述のように、電流は、ドリフト領域を通って、ＬＤＭＯＳおよび／またはＪＦＥＴを包含する電力ＦＥＴにおいて横方向に流れ得る。オン抵抗率と絶縁破壊電圧との両方が、ドリフト領域の特性に少なくとも部分的に依存し得、例えば、絶縁破壊電圧とオン抵抗率との両方が、ドリフト領域長の関数として上昇し得る。
更に上述のように、理想的には電力デバイスは、低いオン抵抗率および高い絶縁破壊電圧をもつように設計される。したがって、単にドリフト領域長を延ばすことは理想を実現しないものであり得、例えばＲＥＳＵＲＦといった電荷共有技術が、ピーク電界を更に小さくするために使用され得る。
しかし、高電圧ＪＦＥＴおよび／または高電圧ＬＤＭＯＳの設計は、ＲＥＳＵＲＦ技術の使用を伴っても、課題に直面させられる。例えば、ＲＥＳＵＲＦ技術を使用した標準的なＣＭＯＳ工程では、７００ボルト以上の絶縁破壊電圧は、少なくとも６０マイクロメートルの最小ドリフト領域長を必要とし得る。
残念ながら、ドリフト領域の上方の表面は、移動するおよび／または固定の電荷にさらされ得、長い（例えば６０マイクロメートルより大きい）ドリフト領域長をもつデバイスは、信頼性の問題に直面し得る。例えば、幾つかの用途では、パッケージング工程中に使用されるモールド成形コンパウンドが、移動するおよび／または固定の表面電荷を導入し得る。代替的に、および追加的に、浅溝分離（ＳＴＩ：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）ＣＭＯＳ工程では、層間誘電体（ＩＬＤ：ｉｎｔｅｒ－ｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ）層が、移動するおよび／または固定の表面電荷を更に導入し得る。
移動するおよび／または固定の電荷は、長期高温逆バイアス（ＨＴＲＢ：ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｒｅｖｅｒｓｅ ｂｉａｓ）信頼性検査後に、または温度湿度バイアス検査（ＴＨＢＴ：ｔｅｍｐｅｒａｔｕｒｅ ｈｕｍｉｄｉｔｙ ｂｉａｓ ｔｅｓｔｉｎｇ）後に所望の定格より悪く絶縁破壊電圧がドリフトする（すなわち変化する）ことをもたらし得る。絶縁破壊電圧のこのような変化は望ましくない。したがって、ドリフト領域の表面における、移動するおよび／または固定の電荷の有害な効果を軽減する電力デバイス構造物が必要とされる。更に、更なる工程の複雑さをもたらさずに、および既存の電力デバイス性能に影響を与えることなく、既存の電力デバイス構造物において絶縁破壊電圧ドリフトを軽減する電力デバイス構造物が必要とされる。
電力半導体デバイスにおける絶縁破壊電圧を高めるための結合された多結晶シリコンガードリングが本明細書において提示される。多結晶シリコンガードリングは、動作電圧に関連した電界を広げるために、電力デバイスドリフト領域の上方に位置し、および、電力デバイス領域（例えば拡散）に電気的に結合されている。更に、ＰＮ接合（すなわちｐ型およびｎ型接合部）が、（例えば拡散などの）電力デバイス領域間の少ない漏れ電流を伴って逆バイアスにより動作するように、多結晶シリコンガードリング内に形成される。少ない漏れ電流は、既存の（すなわち通常の）電力デバイス性能に有害な影響を与えずに、電界の広がりを有益に大きくし得、大きくされた電界の広がりは、ひいては絶縁破壊電圧ドリフトを小さくし得る。
図１Ａは、一実施形態によるガードリング１１０、１１２を含む単純なデバイス構造物１００の平面図を示す。単純なデバイス構造物１００はデバイス領域１０１、デバイス領域１０２、および相互接続セグメント１０７ａ～ｃを含む。図１Ｄおよび図１Ｅに関連して以下で更に示されるように、デバイス領域１０１、１０２は、拡散されたおよび／または埋め込まれた領域であり得る。更に、ガードリング１１０、１１２は、薄膜ガードリングであり得る。例えば、ガードリング１１０、１１２は、多結晶シリコンガードリングであり得る。
図示されているように、相互接続セグメント１０７ａは、オーミック接点１０８ａを使用してデバイス領域１０１に電気的に接続し得、オーミック接点１０９ａを使用してガードリング１１０に電気的に接続し得る。この手法により、デバイス領域１０１は、相互接続セグメント１０７ａによりガードリング１１０に電気的に結合され得る。同様に、相互接続セグメント１０７ｂは、オーミック接点１０８ｂを使用してガードリング１１０に電気的に接続し得、オーミック接点１０９ｂを使用してガードリング１１２に電気的に接続し得、したがって、ガードリング１１０と１１２とが相互接続セグメント１０７ｂにより電気的に結合されるようになっている。更に、相互接続セグメント１０７ｃは、オーミック接点１０８ｃを使用してガードリング１１２に電気的に接続し得、オーミック接点１０９ｃを使用してデバイス領域１０２に電気的に接続し得、この手法により、デバイス領域１０２は、相互接続セグメント１０７ｃを使用してガードリング１１２に電気的に結合され得る。
更に示されるように、ガードリング１１０はＮ型領域１０５ａ～ｄとＰ型領域１０６ａ～ｄとを含み、ガードリング１１２はＮ型領域１０５ｅ～ｊとＰ型領域１０６ｅ～ｊとを含む。幾つかの実施形態において、Ｎ型領域１０５ａ～ｊとＰ型領域１０６ａ～ｊとは埋め込まれ得る。例えば、ＣＭＯＳ工程中に、Ｎ型領域１０５ａ～ｊとＰ型領域１０６ａ～ｊとが、ＣＭＯＳトランジスタの形成に関連したマスキングおよび埋め込みステップを使用して、同時に形成され得る。
更に、Ｎ型領域１０５ａ～ｊとＰ型領域１０６ａ～ｊは、ガードリング１１０、１１２内に電位障壁（例えばＰＮ接合）を形成するように位置し得る。例えば、図１Ｆに関連して以下で更に説明されるように、Ｎ型領域１０５ａ～ｊがカソードとして電気的に機能するように構成され得るのに対し、Ｐ型領域１０６ａ～ｊはアノードとして電気的に機能するように位置し得る。この手法によりＮ型領域１０５ａ～ｊとＰ型領域１０６ａ～ｊとが、ガードリング１１０、１１２の場の広がりプロファイルを改善しながら、ガードリング１１０、１１２内における電流の流れを有益に遮断し（すなわち制限し）得る。
単純なデバイス構造物１００は２つのガードリング１１０、１１２、１０個のＮ型領域１０５ａ～ｊ、および１０個のＰ型領域１０６ａ～ｊを示しているが、より多いまたはより少ないガードリング、および、より多いまたはより少ないＮ型領域および／またはＰ型領域を含むデバイス構造物も可能である。更に、オーミック接点１０８ａ～ｃ、１０９ａ～ｃを各々が含む３個の相互接続セグメント１０７ａ～ｃを使用して、デバイス領域１０１、１０２およびガードリング１１０、１１２が電気的に結合されていることを、単純なデバイス構造物１００は示しているが、他の相互接続層および／または結合アプローチも可能である。例えば、相互接続セグメント１０７ａ、１０７ｃが第１の金属層上に形成され得るとともに、相互接続セグメントは、オーミック接点１０８ｂ、１０９ｂを不要とするために、ガードリング１１０、１１２と同じ材料（例えば多結晶シリコン）を使用して形成され得る。
図１Ｂは、別の実施形態によるガードリング１１０、１１２を含む単純なデバイス構造物１１３の平面図を示す。ガードリング１１０、１１２が更なるＮ型領域１１５ａ～ｅおよびＰ型領域１１６ａ～ｅを含むことを除いて、単純なデバイス構造物１１３は単純なデバイス構造物１００と同様である。更に、図１Ｇに関連して示されるように、Ｐ型領域１０６ａ～ｊおよびＮ型領域１０５ａ～ｊにより形成されたＰＮ接合の反対を向いたＰＮ接合（例えばダイオード）を形成するように、Ｎ型領域１１５ａ～ｅはカソードとして電気的に機能し得、Ｐ型領域１１６ａ～ｅはアノードとして電気的に機能し得る。
図１Ｃは、一実施形態による単純なデバイス構造物１００における断面切断線１４２を示す平面図を示し、図１Ｄは、第１の実施形態による図１Ｃの切断線１４２に沿った断面１４３を示す。図１Ｃに示されているように、切断線１４２はＮ型領域１０５ｊ、Ｎ型領域１０５ｃ、Ｐ型領域１０６ｂを通って、およびガードリング１１２の真性部を通って単純なデバイス構造物１００を横断するように切る。したがって、断面１４３は、それぞれ、Ｎ型領域１０５ｊ、Ｎ型領域１０５ｃ、Ｐ型領域１０６ｂ、およびガードリング１１２の真性（Ｉ）部の断面スライスを示す。
更に、図１Ｃと図１Ｄとの両方を参照すると、断面１４３はＣＭＯＳ工程（例えばシリコンＣＭＯＳ工程）における製造ステップ中に形成され得るＰ型層１５２、Ｎ型ドリフト領域（Ｎ－ｄｒｉｆｔ ｒｅｇｉｏｎ）１５０、および酸化物層１６０を示す。例えば、Ｐ型層１５２は埋め込み層として形成され得、Ｎ型ドリフト領域１５０はエピタキシャル層として形成され得る。断面１４３は、ｎ型（Ｎ＋）拡散プロファイルをもつデバイス領域１０１と、ｐ型（Ｐ）拡散プロファイルをもつデバイス領域１０２とを更に示す。
第１の実施形態によると、ＣＭＯＳ工程は、ガードリング１１０、１１２の下方に形成された浅溝分離（ＳＴＩ）溝１６１、１６２を使用し得る。ＳＴＩ溝１６１、１６２の両方が、ガードリング１１０、１１２のものに一致した同様のパターン（例えばリング形状パターン）をもち得、酸化物および／または絶縁材料（例えば二酸化ケイ素ＳｉＯ２）を含み（すなわちフィルされ）得る。ＳＴＩ溝は、工程に規定された臨界寸法（ＣＤ：ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）に従ってＮ型ドリフト領域１５０内に配置され得る。更に、ガードリング１１０とガードリング１１２との間隔は、後続のＩＬＤおよび金属化層が化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）を使用して適切に形成されることを可能にする活性層酸化物密度（ＯＤ：ｏｘｉｄｅ ｄｅｎｓｉｔｙ）（例えばＯＤ層）要求により少なくとも部分的に決定され得る。例えば、図１Ｄに示されているように、ＳＴＩ溝１６１およびＳＴＩ溝１６２は、寸法ＯＤ１（例えばＯＤ層寸法）ぶん離され得る。この手法により、ＳＴＩ溝１６１およびＳＴＩ溝１６２は、ＯＤ層臨界寸法および／またはＯＤ層密度要求に従ってＮ型ドリフト領域１５０内に位置し得、これは、ひいては、後続のＣＭＰ工程ステップ中に「ディッシング」および／または浸食を有益に軽減し得る。
断面１４３は、簡略化された電力デバイス構造物のものに対応し得る。例えば、Ｎ型ドリフト領域１５０は、デバイス領域１０１とデバイス領域１０２との間の印加電圧をサポートするための高電圧ドリフト領域であり得る。図示されているように、下方にあるＳＴＩ溝１６１、１６２を伴うガードリング１１０、１１２は、表面に沿ってデバイス領域１０１とデバイス領域１０２との間にある。この手法により、ガードリング１１０、１１２は、デバイス領域１０１、１０２間の印加電圧に起因した電界を有益に広げ得、場の広がりは、移動するおよび／または固定の表面電荷の任意の有害な効果を軽減し、および／または低減し得る。更に、ＳＴＩ溝１６１、１６２の上方に位置するガードリング１１０、１１２を含むことは、ＳＴＩ溝１６１、１６２内の絶縁材料および絶縁材料（例えばＳｉＯ２）の厚さに部分的に起因した、より高い絶縁破壊電圧を有益に可能にし得る（すなわち、より高い絶縁破壊電圧に耐える）。
図１Ｅは、第２の実施形態による図１Ｃの切断線１４２に沿った断面１４４を示す。断面１４４は、ＳＴＩ溝１６１、１６２を含む実施形態を示す代わりに、断面１４３がフィールド酸化物１４６を使用した第２の実施形態を示すことを除いて、断面１４３と同様である。例えば、フィールド酸化物１４６は、シリコン局所酸化（ＬＯＣＯＳ：ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）工程レシピに基づいてＣＭＯＳ工程中に形成された厚いフィールド酸化物であり得る。ＳＴＩ溝１６１、１６２の上方に位置する代わりに、ガードリング１１０、１１２は、移動するおよび／または固定の表面電荷の任意の有害な効果を軽減する、および／または低減するためにフィールド酸化物１４６の上方に位置し得る。
図１Ｆは、図１Ａの実施形態による単純なデバイス構造物１００の概略図１５１を示す。概略図１５１は単純なデバイス構造物１００の平面図に従っており、相互接続セグメント１０７ａ～ｃを使用した、デバイス領域１０１、デバイス領域１０２、ガードリング１１０、およびガードリング１１２の電気接続を示し、概略図１５１はＮ型領域１０５ａ～ｊとＰ型領域１０６ａ～ｊとにより形成されたダイオードＤ１～Ｄ１０を含むダイオード表現を更に提供する。
図１Ａとの比較によると、ダイオードＤ１のカソード（すなわち、Ｎ型領域１０５ａ）は、相互接続セグメント１０７ａとオーミック接点１０８ａ、１０９ａとのおかげで、デバイス領域１０１に結合している。図示されているようにダイオードＤ１～Ｄ４は直列に接続されており、ダイオードＤ４のアノード（すなわち、Ｐ型領域１０６ｄ）は、相互接続セグメント１０７ｂとオーミック接点１０８ｂ、１０９ｂとのおかげで、ダイオードＤ５のカソード（すなわち、Ｎ型領域１０５ｅ）に結合している。更に、ダイオードＤ５～Ｄ１０は直列に接続されており、ダイオードＤ１０のアノード（すなわち、Ｐ型領域１０６ｊ）は、相互接続セグメント１０７ｃとオーミック接点１０８ｃ、１０９ｃとのおかげで、デバイス領域１０２に結合している。
更に、図１Ａと図１Ｆとの両方に示されているように、ダイオードは、ガードリング１１０、１１２の湾曲部分（例えば曲線セグメント）と線形部分（例えば直線セグメント）との両方において形成され（例えば埋め込まれ）得る。例えば、ダイオードＤ７、Ｄ８は、ガードリング１１２の曲線（すなわち湾曲した）セグメントにあるものとして示されており、ダイオードＤ１、Ｄ２はガードリング１１０の線形（すなわち直線）セグメントにあるものとして示されている。
デバイス動作中、デバイス領域１０１とデバイス領域１０２との間に印加電圧が存在し得る。ダイオードＤ１～Ｄ１０は、通常のデバイス動作を乱さずにガードリング１１０、１１２に沿って印加電圧を分散させるためにガードリング１１０、１１２に位置し得る。例えば、図４Ｃおよび図５Ｃに関連して以下で更に詳しく説明されるように、デバイス領域１０１とデバイス領域１０２との間において印加電圧を分散させるために、ダイオードＤ１～Ｄ１０は逆バイアスされ（すなわち、逆バイアスに伴って動作し）得る。
図１Ｇは、図１Ｂの実施形態による単純なデバイス構造物１１３の概略図１７０を示す。概略図１７０は単純なデバイス構造物１１３の平面図に従っており、相互接続セグメント１０７ａ～ｃを使用した、デバイス領域１０１、デバイス領域１０２、ガードリング１１０、およびガードリング１１２の電気接続を示す。概略図１５１がＮ型領域１１５ａ～ｅとＰ型領域１１６ａ～ｅとにより形成された更なるダイオードＤ１１～Ｄ１５を含むことを除いて、概略図１５１は概略図１７０と同様である。例えば、ダイオードＤ１とＤ１１とが背中合わせの構成で位置しているようにダイオードＤ１１がダイオードＤ１とＤ２との間において直列となり、背中合わせの構成ではＤ１１のアノード（すなわちＰ型領域１１６ａ）がＤ１のアノード（すなわちＰ型領域１０６ａ）に近接している（すなわち結合されている）。背中合わせの構成で位置しているダイオードを含むことは、ダイオードＤ１～Ｄ１５のうちの１つまたは複数が、印加電圧の正の偏位と負の偏位との両方に対して逆バイアスに伴って動作することを可能にし得る。例えば、デバイス領域１０１とデバイス領域１０２との間の印加電圧が正であるとき、ダイオードＤ１～Ｄ１０が逆バイアスされ得るとともに、ダイオードＤ１１～Ｄ１５が順バイアスされ（すなわち、順バイアスに伴って動作し）、および、印加電圧が負であるとき、ダイオードＤ１１～Ｄ１５が逆バイアスされ得るとともに、ダイオードＤ１～Ｄ１０が順バイアスされる。
図２Ａは、第１の実施形態によるガードリングセグメント２１０の平面図２００を示し、図２Ｂは、図２Ａの実施形態によるガードリングセグメント２１０の側面斜視図２２０を示す。平面図２００は寸法ＷＧＲ（例えば０．５マイクロメートル）をもつガードリングセグメント２１０を示しており、ガードリングセグメント２１０内におけるダイオードＤ２０、Ｄ２２の形成を示している。図示されているように、ダイオードＤ２０は、Ｐ型領域２０６ｂとＮ型領域２０５ｂとの間に挟まれた幅ＷＩの真性領域により形成され得、したがって、ダイオードＤ２０は、ＰＩＮ（ｐ型、真性、ｎ型）ダイオードと呼ばれ得る。ダイオードＤ２２は、Ｐ型領域２０６ａとＮ型領域２０５ａとを含むＰＩＮダイオード構造物を含むものとして更に示されている。
上述のように、Ｎ型領域２０５ａ、ｂ、およびＰ型領域２０６ａ、ｂは、埋め込み領域および／または拡散領域であり得る。ガードリング（すなわちガードリングセグメント２１０）は、非ドープ（すなわち真性）多結晶シリコンであり得るが、他の実施形態において、ガードリング（すなわちガードリングセグメント２１０）は、Ｎ型領域２０５ａ、ｂおよびＰ型領域２０６ａ、ｂのドーピング濃度に比べるとわずかながらドープされてもよい。
平面図２００は、幅ＷＩの真性（またはわずかにドープされた）多結晶シリコン材料の左および右に、Ｐ型領域２０６ｂの幅ＷＰおよびＮ型領域２０５ｂの幅ＷＮを更に示す。１つの実施形態において、幅ＷＰ、ＷＮ、およびＷＩは臨界寸法および／または設計ルールにより決定され得、例えば、幅ＷＰおよび幅ＷＮは、０．１８マイクロメートルから５マイクロメートルの間の値をもち得、幅ＷＩは、ゼロマイクロメートルから５マイクロメートルの間の値をもち得る。
図２Ｃは、第２の実施形態によるガードリングセグメント２１０の平面図２３０を示し、図２Ｄは、図２Ｃの実施形態によるガードリングセグメント２１０の側面斜視図２４０を示す。第２の実施形態では、Ｎ型領域２０５ａ、ｂおよびＰ型領域２０６ａ、ｂは、図２Ａおよび図２Ｂに描かれているＰＩＮダイオードとは異なり、ＰＮ接合ダイオードを形成するように並置されている。
図２Ｅは、第３の実施形態によるガードリングセグメント２５２の平面図２５０を示し、図２Ｆは、図２Ｅの実施形態によるガードリングセグメント２５２の側面斜視図２６０を示す。第３の実施形態では、ダイオードＤ２５およびダイオードＤ２６が、それぞれ、Ｎ型領域２１５ｂとＮ型領域２１５ａとを使用してガードリングセグメント２５２内に形成されている。図示されているように、ガードリングセグメント２５２は、Ｎ型領域２１５ａ、ｂを埋め込む前に、および／または拡散させる前にドープされたｐ型（Ｐ）多結晶シリコンであり得る。更に、平面図２５０は、臨界寸法および／または設計ルールにより更に決定され得るＮ型領域２１５ｂの幅ＷＮを示している。
図２Ｇは、第４の実施形態によるガードリングセグメント２７２の平面図２７０を示し、図２Ｈは、図２Ｇの実施形態によるガードリングセグメント２７２の側面斜視図２８０を示す。第４の実施形態では、ダイオードＤ２７およびダイオードＤ２８が、それぞれ、Ｐ型領域２２５ｂとＰ型領域２２５ａとを使用してガードリングセグメント２７２内に形成されている。図示されているように、ガードリングセグメント２７２は、Ｐ型領域２２５ａ、ｂを埋め込む前に、および／または拡散させる前にドープされたｎ型（Ｎ）多結晶シリコンであり得る。更に、平面図２７０は、臨界寸法および／または設計ルールにより更に決定され得るＰ型領域２２５ｂの幅ＷＰを示す。
図３Ａは、一実施形態による単純なデバイス構造物３００の簡略化された平面概略図を示す。簡略化された平面概略図は、ガードリング３１０～３１３、相互接続セグメント３４０～３４５、デバイス領域３０１、３０２、およびダイオードアレイ３３０を示している。簡略化された平面概略図は、曲線状の弧を含む線としてガードリング３１０～３１３を示しており、提示の簡単さの点から接続された線として相互接続セグメント３４０～３４５を示しており、単純なデバイス構造物３００は４つのガードリング３１０～３１３を含む実施形態を示すが、デバイス領域３０１とデバイス領域３０２との間の表面領域をカバーするために、必要に応じて、４つより多いまたは少ないガードリング３１０～３１３が存在してもよい。
更に示されるように、相互接続セグメント３４０～３４５は、デバイス領域３０１とデバイス領域３０２との間においてガードリング３１０～３１３に直列に結合している。例えば、ダイオードアレイ３３０のダイオードＤ３３は、ガードリング３１２内に位置しており、相互接続セグメント３４２を使用してガードリング３１１に電気的に結合されたカソードを含む。
動作中、移動するおよび／または静止した表面電荷が絶縁破壊電圧ドリフトをもたらさないように、デバイス領域３０１とデバイス領域３０２との間の印加電圧が直列接続されたガードリング３１０～３１３に沿って分散され得る。ダイオードアレイ３３０は、図１Ａから図２Ｈの実施形態に関連してここまでに説明されているように、Ｎ型領域とＰ型領域とを使用して位置し得、ダイオードは直列接続されたガードリング３１０～３１３のおかげで直列であり得る。
図３Ｂは、別の実施形態による単純なデバイス構造物３６０の簡略化された平面概略図を示す。単純なデバイス構造物３６０が、図３Ａに示されるものとは逆方向に配向されたダイオードを含むダイオードアレイ３３１を使用することを除いて、単純なデバイス構造物３６０は単純なデバイス構造物３００のものと同様である。例えば、ダイオードＤ３４のアノードが相互接続セグメント３４２によりガードリング３１１に電気的に結合されるように、ダイオードＤ３４が配向させている。逆方向に配向されたダイオードを含んで配置されたダイオードアレイ３３１を含むことは、単純なデバイス構造物３００とともに使用されているものとは符号が逆の印加電圧に伴うデバイス動作を有益に可能にし得る。
図３Ｃは、別の実施形態による単純なデバイス構造物３７０の簡略化された平面概略図を示す。単純なデバイス構造物３７０が両方向に配向されたダイオードを含むダイオードアレイ３３２を使用することを除いて、単純なデバイス構造物３７０は単純なデバイス構造物３００および単純なデバイス構造物３６０のものと同様である。例えば、ダイオードＤ３５、Ｄ３６、およびＤ３７は、ダイオードＤ３５およびＤ３７の方向とは逆方向のダイオードＤ３６を含んで配置されており、図示されているように、Ｄ３５およびＤ３６は背中合わせダイオードとして位置している（すなわち、Ｄ３５およびＤ３６のアノードが電気的に結合されている）。
図４Ａは、一実施形態によるデバイス断面４００を示す。デバイス断面４００がゲート制御を伴う電力デバイス（例えばＬＤＭＯＳ）に関連した更なる詳細を示すことを除いて、デバイス断面４００の実施形態は断面１４３と同様であり得る。デバイス断面４００は、Ｐ型層４３２、Ｎ型ドリフト領域４３０、デバイス領域４０１、デバイス領域４０２、多結晶シリコンゲート４０６、ＳＴＩ溝４２１～４２３、ガードリング４１０～４１２、オーミック接点４０５、およびオーミック接点４０７を含む。
図示されているようにデバイス領域４０２は、ｐ型（Ｐ）領域であり得る。更に示されているように、デバイス領域４０２はＰ＋領域４０３とＮ＋領域４０４とを含む。電力デバイス（例えばＬＤＭＯＳ）を形成することに関して、Ｐ＋領域４０３を含むデバイス領域４０２はボディを形成し得、ボディに対する電気接点は、オーミック接点４０５により役立てられ得る。下方にある酸化物４６０（すなわちゲート酸化物）を伴う多結晶シリコンゲート４０６はゲートを機能的に形成し得、多結晶シリコンゲート４０６にゲート電圧が印加されたとき、チャネル（すなわちＮチャネル）が、Ｎ＋領域４０４（すなわちソース）に近接したデバイス領域４０２において制御され得る。示されるように、オーミック接点４０５は、ソース／ボディ（Ｓ／Ｂ）接続部を形成するために、Ｎ＋領域４０４とＰ＋領域４０３とを一緒に電気的に結合し得る。
更に示されるようにデバイス領域４０１は、高濃度にドープされたｎ型（Ｎ＋）領域であり得る。電力デバイス（例えばＬＤＭＯＳ）を形成することに関して、デバイス領域４０１を含むＮ型ドリフト領域４３０がドレイン（ＤＲ）を形成し得、ドレインに対する電気接点は、オーミック接点４０７により役立てられ得る。チャネルを有効にするためにゲート電圧がゲート４０６に印加されたとき、電流がＮ型ドリフト領域４３０にわたってドレイン・ソース間において横方向に流れ得る。代替的に、障壁を形成するためにゲート電圧がゲート４０６に印加されたとき、臨界場未満の電界に対して、Ｎ型ドリフト領域４３０にわたって電圧が耐えられ得る。
ガードリング４１０～４１２が本明細書における教示によるＰＮ接合を含む場合、ＳＴＩ溝４２１～４２３の上方にあるガードリング４１０～４１２は、Ｎ型ドリフト領域４３０にわたって耐えられる電圧を有益に高め、最大絶縁破壊電圧を改善し得る。デバイス領域４０１とデバイス領域４０２との間に電界を広げることにより最大絶縁破壊電圧が高められ得、本明細書における教示によると、ＰＮ接合が逆バイアス動作のために形成され得る。ＰＮ接合のうちの１つまたは複数が逆バイアスにより動作するように、ガードリング４１０～４１２にＰＮ接合を形成することは、デバイス性能に悪影響を与えずにデバイスの絶縁破壊を有益に改善し得る。例えば、図４Ｃにおいて以下で更に説明されるように、逆バイアスにより動作するダイオードを含むことにより、ガードリング４１０～４１２は、逆漏れ電流に大幅な影響を与えずに電圧を有益に分散させ得る。
上述のように、幾つかの実施形態において、ガードリング４１０～４１２および下方にあるＳＴＩ溝４２１～４２３の数および／または密度は、工程に規定された臨界寸法および間隔ルール（例えばＯＤ層要求および／または臨界寸法）に基づいて選択され得、図４Ａは、３つのガードリング４１０～４１２の下方にある３つのＳＴＩ溝４２１～４２３を伴うＮ型ドリフト領域４３０を示す実施形態によるデバイス断面４００を示しているが、他の構成も可能である。例えば、Ｎ型ドリフト領域４３０の寸法に基づいて３つのガードリング４１０～４１２の下方にある３つより多いまたは少ないＳＴＩ溝４２１～４２３が存在し得る。Ｎ型ドリフト領域４３０の寸法は、所望の絶縁破壊電圧に基づいて選択され得る。
更に、当業者が理解し得るように、電力デバイスは逆極性タイプとなるように形成されてもよい。例えば、ＬＤＭＯＳは、Ｎ型ドリフト領域４３０ではなくＰ型ドリフト領域を含むＰチャネルデバイスとして形成されてもよい。
図４Ｂは、別の実施形態によるデバイス断面４５０を示す。デバイス断面４５０の実施形態は、本工程がＳＴＩ溝４２１～４２３の代わりにフィールド酸化物４４６を使用することを除いてデバイス断面４００のものと同様である。例えば、フィールド酸化物４４６は、ＬＯＣＯＳ工程レシピを使用してＣＭＯＳ工程において形成され得る。フィールド酸化物４４６は、ゲート酸化物４３４に比べて、より高い絶縁破壊強度をもち得、ガードリング４４０～４４２は、Ｎ型ドリフト領域４３０の表面に、および／または表面付近に電界を広げるためにガードリング４１０～４１２と同様に位置し得る。更に、ガードリング４４０～４４２が本明細書における教示によるＰＮ接合を含む場合、フィールド酸化物４４６に重なったガードリング４４０～４４２は、Ｎ型ドリフト領域４３０にわたって耐えられる電圧を有益に高め、および最大絶縁破壊電圧を改善し得る。
更に、上述のように、幾つかの実施形態において、ガードリング４４０～４４２の数および／または密度は、ＬＯＣＯＳ工程レシピに関連した、工程に規定された臨界寸法および間隔ルールに基づいて選択され得る。更に、デバイス断面４５０の実施形態は、デバイス断面４００の実施形態と同様に、限定するものとみなされてはならない。例えば、３つより多いおよび／または少ないガードリング４４０～４４２が存在し得、および、逆極性の電力デバイス（例えばＰ型ＬＤＭＯＳ）も可能であり得る。
図４Ｃは、デバイスの実施形態に対応した概略図４７０を示す。例えば、実施形態は、図４Ａの断面４００および／または図４Ｂの断面４５０により示される電力デバイス（例えばＬＤＭＯＳ）であり得る。概略図４７０の実施形態は、ゲートＧ、ドレインＤＲ、および接続されたソース／ボディＳ／Ｂを含むＬＤＭＯＳ４７１を含む。図４Ａおよび／または図４Ｂを参照すると、ゲートＧは、多結晶シリコンゲート４０６および／または多結晶シリコンゲート４４６に対応し得、ドレインＤＲは、オーミック接点４０７により電気的に結合された領域（例えばデバイス領域４０１）に対応し、およびその領域を含み得、ソース／ボディＳ／Ｂは、オーミック接点４０５により電気的に結合された接続された領域（例えばＮ＋およびＰ＋領域４０４、４０３）に対応し、およびその領域を含み得る。
図示されているように、実施形態は、ＬＤＭＯＳ４７１のドレインＤＲと、接続されたソース／ボディＳ／Ｂとに電気的に並列に接続されたダイオードアレイ４７２を含み得る。ダイオードアレイ４７２は、ガードリング４１０～４１２および／またはガードリング４４０～４４２内に位置する（例えば拡散された）ＰＮ接合に対応し得る複数の直列接続されたダイオードＤ４１～Ｄ５０を備える。示されるように、ダイオードＤ４１のカソード（例えばガードリングのＮ型領域）は、ＬＤＭＯＳ４７１のドレインＤＲに電気的に接続しており、ダイオードＤ５０のアノード（例えばガードリングのＰ型領域）は、ＬＤＭＯＳ４７１のソース／ボディＳ／Ｂに電気的に接続している。
更に示されているように、ＬＤＭＯＳ４７１の接続されたソース／ボディＳ／Ｂは、グランドＧＮＤに電気的に結合されており（すなわちグランドＧＮＤを基準としており）、この手法により、ドレイン対ソース電圧ＶＤＳおよびゲート対ソース電圧ＶＧＳは、同様にグランドＧＮＤを基準とし得る。図示されているように、ドレイン対ソース電圧ＶＤＳおよびゲート対ソース電圧ＶＧＳはそれぞれ、ＬＤＭＯＳ４７１のドレインＤＲおよびゲートＧに結合されている。ゲート対ソース電圧ＶＧＳがＬＤＭＯＳ４７１の閾値電圧（例えば２ボルト）未満である場合、ドレイン・ソース電流ＩＤＳは、理想的には非常に低い値（例えばマイクロアンペア程度および／または未満）に制限され得る。代替的に、ゲート対ソース電圧ＶＧＳがＬＤＭＯＳ４７１の閾値電圧より高い場合、ドレイン・ソース電流ＩＤＳは、理想的には大きいもの（例えばアンペア程度）であり得る。
本明細書における教示によると、デバイス動作および／または特性を損なわずにガードリングが絶縁破壊電圧ドリフトを軽減するように、ダイオードアレイ４７２がガードリング（例えば、ガードリング４１０～４１２および／またはガードリング４４０～４４２）内に形成され、ＬＤＭＯＳ４７１に電気的に結合され得る。例えば、ドレイン対ソース電 圧ＶＤＳがゼロより大きいときにダイオードＤ４１～Ｄ５０が逆バイアスにより動作するように、ダイオードＤ４１～Ｄ５０は電気的に直列に接続される。ダイオードＤ４１～Ｄ５０の数は、ドレイン・ソース電流ＩＤＳのオフ状態値に対して逆漏れ電流ＩＬが少なくなるように選択され得る。ドレイン・ソース電流ＩＤＳのオフ状態値は、ゲート対ソース電圧ＶＧＳが閾値電圧（例えば２ボルト）未満である状態に対応し得る。例えば、ゲート対ソース電圧ＶＧＳがドレイン対ソース電圧ＶＤＳ（例えば７００ボルト）の指定された値に対する閾値電圧未満であるとき、逆漏れ電流ＩＬが実質的にゼロであるように、および／またはドレイン・ソース電流ＩＤＳより実質的に小さいように、ダイオードＤ４１～Ｄ５０の数が選択され得る。
図４Ｄは、デバイスの別の実施形態に対応した概略図４８０を示す。デバイスは、ダイオードアレイ４７２の代わりにダイオードアレイ４７３があることを除いて、図４Ａの断面４００および／または図４Ｂの断面４５０により示される電力デバイスであり得る。ダイオードアレイ４７２と異なり、ダイオードアレイ４７３は、直列結合したダイオードＤ４１～Ｄ４６と逆方向に配向されたダイオードＤ５１～Ｄ５５とを含む。例えば、ダイオードＤ４１およびダイオードＤ５１は背中合わせの構成により電気的に結合されている。更に示されているように、ダイオードＤ４１のカソードはＬＤＭＯＳ４７１のドレインＤＲに電気的に結合されており、ダイオードＤ５５のカソードはＬＤＭＯＳ４７１のソース／ボディＳ／Ｂに電気的に結合されている。したがって、ドレイン対ソース電圧ＶＤＳがゼロより大きいとき、ダイオードＤ４１～Ｄ４６は、漏れ電流ＩＬを制限するために逆バイアスにより動作し得る。更に、ドレイン対ソース電圧ＶＤＳがゼロ未満であるときダイオードＤ５１～Ｄ５５は、逆バイアスにより動作することにより漏れ電流ＩＬを更に有益に制限し得る。
図５Ａは、一実施形態によるデバイス断面５００を示す。デバイス断面５００は、ゲートが接合部により形成され得る電力デバイス（例えばＪＦＥＴ）に関連した更なる詳細を示すことを除いて、デバイス断面５００の実施形態も断面１４３と同様であり得る。デバイス断面５００は、Ｐ型層５３２、Ｎ型ドリフト領域５３０、デバイス領域５０１、デバイス領域５０２、ウェル領域５０３、ＳＴＩ溝５２１～５２３、ガードリング５１０～５１２、オーミック接点５０５、オーミック接点５０７、オーミック接点５０９、および表面酸化物５６０を含む。
図示されているようにデバイス領域５０２およびウェル領域５０３は、ｐ型（Ｐ）領域であり得る。デバイス領域５０２は、オーミック接点５０５に電気的に結合したＰ＋領域５０４を含み得、ウェル領域５０３は、オーミック接点５０９に電気的に結合したＰ＋領域５０８を含み得る。更に、Ｎ型ドリフト領域は、デバイス領域５０２とウェル領域５０３との間にＮ＋領域５０６を含み、示されるように、デバイス領域５０１は、高濃度にドープされたｎ型（Ｎ＋）領域でもあり得る。
電力デバイス（例えばＪＦＥＴ）を形成することに関して、デバイス領域５０２、Ｐ＋領域５０４、およびオーミック接点５０５は、ＪＦＥＴゲート（Ｇ）の一部として電気的に機能し得、ウェル領域５０３、Ｐ＋領域５０８、およびオーミック接点５０９は、ＪＦＥＴゲート（Ｇ）の一部として電気的に機能し得る。更に、Ｎ＋領域５０６は、ソース（Ｓ）として電気的に機能するようにオーミック接点５０７に電気的に結合し得、デバイス領域５０１とそのオーミック接点５１４とを伴うＮ型ドリフト領域は、ドレイン（ＤＲ）として電気的に機能し得る。半導体デバイス物理学によると、ソース（例えばＮ＋領域５０６）からの電子流は、オーミック接点５０５、５０９において電気的に結合されたゲート電圧により制御され得る。ウェル領域５０３およびデバイス領域５０２は、Ｎ型ドリフト領域５３０内において横方向に流れる電子流を制御（すなわちゲーティング）するために、ゲート電圧に応答して空乏および／またはピンチ領域（ｐｉｎｃｈｅｄ ｒｅｇｉｏｎ）を生成し得る。障壁を形成するようにゲート電圧がゲートに印加されたとき、電圧は、臨界場未満の電界に対してＮ型ドリフト領域５３０にわたって耐えられ得る。
ガードリング５１０～５１２が本明細書における教示によるＰＮ接合を含む場合、ＳＴＩ溝５２１～５２３の上方にあるガードリング５１０～５１２は、Ｎ型ドリフト領域５３０にわたって耐えられる電圧を有益に高め、および最大絶縁破壊電圧を改善し得る。最大絶縁破壊電圧は、デバイス領域５０１とデバイス領域５０２との間に電界を広げることにより高められ得、本明細書における教示によると、ＰＮ接合は、逆バイアス動作のために形成され得る。ＰＮ接合のうちの１つまたは複数が逆バイアスにより動作するようにガードリング５１０～５１２にＰＮ接合を形成することは、デバイス性能に悪影響を与えずにデバイスの絶縁破壊を有益に改善し得る。例えば、図５Ｃにおいて以下で更に説明されるように、逆バイアスにより動作するダイオードを含むことにより、ガードリング５１０～５１２は、逆漏れ電流に大幅な影響を与えずに電圧を有益に分散させ得る。
上述のように、幾つかの実施形態において、ガードリング５１０～５１２および下方にあるＳＴＩ溝５２１～５２３の数および／または密度は、工程に規定された臨界寸法および間隔ルール（例えばＯＤ層要求）に基づいて選択され得、図５Ａは、３つのガードリング５１０～５１２の下方にある３つのＳＴＩ溝５２１～５２３を伴うＮ型ドリフト領域５３０を示す実施形態によるデバイス断面５００を示しているが、他の構成も可能である。例えば、Ｎ型ドリフト領域５３０の寸法に基づいて、３つのガードリング５１０～５１２の下方にある３つより多いまたは少ないＳＴＩ溝５２１～５２３が存在してもよい。Ｎ型ドリフト領域５３０の１つまたは複数の寸法は、所望の絶縁破壊電圧に基づいて選択され得る。
更に、当業者が理解し得るように、電力デバイスは逆極性タイプとなるように形成されてもよい。例えば、ＪＦＥＴは、Ｎ型ドリフト領域５３０ではなくＰ型ドリフト領域に形成されてもよい。
図５Ｂは、別の実施形態によるデバイス断面５５０を示す。デバイス断面５５０の実施形態は、工程がＳＴＩ溝５２１～５２３の代わりにフィールド酸化物５４６を使用することを除いて、デバイス断面５００のものと同様である。例えば、フィールド酸化物５４６は、ＬＯＣＯＳ工程レシピを使用してＣＭＯＳ工程において形成され得る。フィールド酸化物５４６は、断面５００の表面酸化物５６０に比べて、より高い絶縁破壊強度をもち得、ガードリング５７０～５７２は、Ｎ型ドリフト領域５３０の表面に、および／または表面付近に電界を広げるように、ガードリング５１０～５１２と同様に位置し得る。更に、ガードリング５７０～５７２が本明細書における教示によるＰＮ接合を含む場合、フィールド酸化物５４６に重なったガードリング５７０～５７２は、Ｎ型ドリフト領域５３０にわたって耐えられる電圧を有益に高め、および最大絶縁破壊電圧を改善し得る。
更に、上述のように、幾つかの実施形態において、ガードリング５７０～５７２の数および／または密度は、ＬＯＣＯＳ工程レシピに関連した、工程に規定された臨界寸法および間隔ルールに基づいて選択され得る。更に、デバイス断面５５０の実施形態は、デバイス断面５００の実施形態と同様に、限定するものとみなされてはならない。例えば、３つより多いおよび／または少ないガードリング５７０～５７２が存在し得、逆極性の電力デバイスも可能であり得る。
図５Ｃは、デバイスの実施形態に対応した概略図５８０を示す。例えば、本実施形態は、図５Ａの断面５００および／または図５Ｂの断面５５０により示されるような電力デバイス（例えばＪＦＥＴ）であり得る。概略図５８０の実施形態はゲートＧとドレインＤＲとソースＳとを含むＪＦＥＴ５８１を含む。図５Ａおよび／または図５Ｂを参照すると、ゲートＧは、オーミック接点５０５、５０９により結合された領域（例えばデバイス領域５０２およびウェル領域５０３）に対応し、およびその領域を含み得、ドレインＤＲは、オーミック接点５１４により電気的に結合された領域（例えばデバイス領域５０１）に対応し、およびその領域を含み得、ソースＳは、オーミック接点５０７により電気的に結合された領域（例えばＮ＋領域５０６）に対応し、およびその領域を含み得る。
図示されているように、実施形態は、ＪＦＥＴ５８１のドレインＤＲおよびゲートＧに電気的に並列に接続されたダイオードアレイ５８２を含み得る。ダイオードアレイ５８２はガードリング５１０～５１２および／またはガードリング５７０～５７２内に位置する（例えば拡散された）ＰＮ接合に対応し得る複数の直列接続されたダイオードＤ６１～Ｄ７１を備える。示されるように、ダイオードＤ６１のカソード（例えばガードリングのＮ型領域）は、ＪＦＥＴ５８１のドレインＤＲに電気的に接続しており、ダイオードＤ７１のアノード（例えばガードリングのＰ型領域）は、ＪＦＥＴ５８１のゲートＧに電気的に接続している。
更に示されるように、ＪＦＥＴ５８１のゲートはグランドＧＮＤに電気的に結合されており（すなわちグランドＧＮＤを基準としており）、この手法により、ドレイン対ソース電圧ＶＤＳおよびソース対ゲート電圧ＶＳＧは、同様にグランドＧＮＤを基準とし得る。図示されているように、ドレイン対ソース電圧ＶＤＳおよびソース対ゲート電圧ＶＳＧはそれぞれ、ＪＦＥＴ５８１のドレインＤＲおよびソースＳに結合されている。ソース対ゲート電圧ＶＳＧがＪＦＥＴ５８１のピンチオフ電圧（例えば４ボルト）を超えているとき、ドレイン・ソース電流ＩＤＳは、理想的には非常に低い値（例えばマイクロアンペア程度および／または未満）に制限され得る。代替的に、ソース対ゲート電圧ＶＳＧがＪＦＥＴ５８１のピンチオフ電圧より高いとき、ドレイン・ソース電流ＩＤＳは理想的には大きいもの（例えばアンペア程度）であり得る。
本明細書における教示によると、ガードリングがデバイス動作および／または特性を損なわずに絶縁破壊電圧ドリフトを軽減するように、ダイオードアレイ５８２がガードリング（例えば、ガードリング５１０～５１２および／またはガードリング５７０～５７２）内に形成され、ＪＦＥＴ５８１に電気的に結合され得る。例えば、ドレイン対ソース電圧ＶＤＳがゼロより大きいときにダイオードＤ６１～Ｄ７１が逆バイアスにより動作するように、ダイオードＤ６１～Ｄ７１が電気的に直列に接続される。ダイオードＤ６１～Ｄ７１の数は、逆漏れ電流ＩＬがドレイン・ソース電流ＩＤＳのオフ状態値に対して低くなるように選択され得る。ドレイン・ソース電流ＩＤＳのオフ状態値は、ソース対ゲート電圧ＶＳＧがピンチオフ電圧（例えば４ボルト）より高い状態に対応し得る。例えば、ソース対ゲート電圧がドレイン対ソース電圧ＶＤＳ（例えば７００ボルト）の指定された値に対するピンチオフ電圧より高いとき、逆漏れ電流ＩＬが実質的にゼロ（例えば、１０分の１マイクロアンペアおよび／または１００分の１マイクロアンペア）であるように、および／または、ドレイン・ソース電流ＩＤＳより実質的に小さくなる（例えば１マイクロアンペア）ように、ダイオードＤ６１～Ｄ７１の数が選択され得る。
図５Ｄは、デバイスの別の実施形態に対応した概略図５９０を示す。デバイスは、ダイオードアレイ５８２の代わりにダイオードアレイ５９２があることを除いて、図５Ａの断面５００および／または図５Ｂの断面５５０により示されるような電力デバイスであってもよい。ダイオードアレイ５８２と異なり、ダイオードアレイ５９２は直列結合したダイオードＤ６１～Ｄ６６および逆方向に配向されたダイオードＤ７２～Ｄ７６を含む。例えば、ダイオードＤ６１とダイオードＤ７２とは背中合わせの構成により電気的に結合されている。更に示されるように、ダイオードＤ６１のカソードはＪＦＥＴ５８１のドレインＤＲに電気的に結合されており、ダイオードＤ７６のカソードはＪＦＥＴ５８１のゲートＧに電気的に結合されている。したがって、ドレイン対ソース電圧ＶＤＳがゼロより大きいとき、ダイオードＤ６１～Ｄ６６が、漏れ電流ＩＬを制限するように逆バイアスにより動作し得る。更に、ドレイン対ソース電圧ＶＤＳがゼロ未満であるとき、ダイオードＤ７２～Ｄ７６が逆バイアスにより更に動作する。
図６Ａは、一実施形態による、デバイス領域６０１、６０２とともに、ガードリング経路６１０をルーティングするための簡略化されたレイアウト６００を示す。デバイス領域６０１、６０２は上述のデバイス領域のうちの任意のものに対応し、例えばデバイス領域６０１はデバイス領域４０１および／またはデバイス領域５０１に対応し、デバイス領域６０２はデバイス領域４０２および／またはデバイス領域５０２に対応する。図４Ａおよび／または図４Ｂを参照した例として、デバイス領域６０１は、ドレインフィンガー６０３ａ～ｃ（すなわち延伸部）を含むドレイン（ＤＲ）に対応し、デバイス領域６０２は、ソース／ボディＳ／Ｂフィンガー６０４ａ～ｂを含むソース／ボディ（Ｓ／Ｂ）領域に対応する。更に、ガードリング経路６１０は明確となるように、および、ダイオードアレイ６１２および接続領域６１３が簡略化されたレイアウト６００内のどこに位置し得るかを示すために、曲線セグメントを含む１つの経路線により示されている。
本明細書における教示によると、ダイオードアレイ６１２は、ガードリング経路６１０の任意の部分に位置してよく、図を簡単にするために、ダイオードアレイ６１２はガードリング経路６１０の直線部分に沿って形成されたものとして示されている。更に、本明細書における教示によると、接続領域６１３は、ガードリング経路６１０の任意の部分に位置し、例えば、図示されているように、接続領域６１３は、ガードリング経路６１０の曲線部分に形成される。
図６Ｂは、一実施形態によるダイオードアレイ６１２の簡略化されたレイアウトの拡大図６２０を示す。簡略化されたレイアウトの拡大図６２０は、簡略化されたレイアウト６００に示されているドレインフィンガー６０３ｂとソースフィンガー６０４ｂとの間のガードリング経路６１０の拡大図に対応する。しかし、簡略化されたレイアウトの拡大図６２０では、簡略化されたレイアウト６００のガードリング経路６１０は、反時計回りを向いた線および曲線セグメントにより概略的に表されたガードリング６２１～６２３により置換されている。ガードリング６２１～６２３は、デバイス領域６０１とデバイス領域６０２との間に規定されたドリフト領域の表面に堆積された、およびパターン形成された多結晶シリコンを含んで形成される。例えば、ガードリング６２１～６２３は、寸法ＷＤ（すなわちドリフト領域長）のドリフト領域の上方における反時計回り方向に沿ってドリフト領域長マーカー６１１により示されている。
本明細書における教示によると、ダイオードは、標準的な工程技術を使用してガードリング６２１～６２３内に形成され得る（例えば、図２Ａ～図２Ｈにおいて説明されている埋め込まれた、および拡散された領域）。例えば、ガードリング６２１は、ダイオードＤ８１～Ｄ８２を含む複数のダイオードを含む。更に、ガードリング６２２はダイオードＤ８３～Ｄ８４を備える複数のダイオードを含み、ガードリング６２３はダイオードＤ８５～Ｄ８６を備える複数のダイオードを含む。
簡略化されたレイアウトの拡大図６２０は３つのガードリング６２１～６２３を含む実施形態を示しているが、ガードリングの数は、寸法値ＷＤ（すなわちドリフト領域長）に応じて、より多くてもよく、またはより少なくてもよい。本明細書における教示によると、ガードリングの数は、工程臨界寸法および／またはＯＤ層要求を満たすように選択され得る。例えば、サブマイクロメートル（例えば０．３５マイクロメートル）ＣＭＯＳ工程により実施される場合、寸法ＷＤは、絶縁破壊電圧（例えば７２５ボルト）を達成するために６０マイクロメートルであり得、ガードリング６２１～６２３の数は５０から７０の間であり得る。
図６Ｃは、別の実施形態によるダイオードアレイ６１２の簡略化されたレイアウトの拡大図６２０を示す。図６Ｃの実施形態は、ダイオードアレイ６１２が背中合わせのダイオード構成のための更なるダイオードを含むことを除いて、図６Ｂのものと同様である。
図６Ｄは、実施形態による接続領域６１３の簡略化されたレイアウトの拡大図６５０を示す。簡略化されたレイアウトの拡大図６５０は、ドレインフィンガー６０３ｂの曲線部分の周囲におけるガードリング経路６１０の拡大図に対応し得る。しかし、簡略化されたレイアウトの拡大図６５０では、簡略化されたレイアウト６００のガードリング経路６１０は、同様に、時計回りに向いた線および曲線セグメントにより概略的に表されたガードリング６２１～６２３により置換されている。
本明細書における教示によると、ダイオード（例えばダイオードＤ８１～Ｄ８６）が直列接続されるように（例えば直列接続されたダイオードアレイ４７２、４７３、５８２、および／または５９２を参照されたい）、接続領域６１３が電気接続を提供し得る。例えば、接続領域６１３はガードリング６２１～６２３を直列に結合する相互接続セグメント６４１～６４５を概略的に示す。例えば、ダイオードアレイ６１２を参照すると、ダイオードＤ８１のアノードがデバイス領域６０２（例えばソース／ボディＳ／Ｂ）に電気的に結合するように、相互接続セグメント６４１がデバイス領域６０２をガードリング６２１に電気的に結合し得る。同様に、ダイオードＤ８４のカソードがダイオードＤ８５のアノードと直列接続される（すなわち電気的に結合される）ように、相互接続セグメント６４４がガードリング６２２をガードリング６２３に電気的に結合し得、ダイオードＤ８６のカソードがデバイス領域６０１（例えばドレインＤＲ）に電気的に結合されるように、相互接続セグメント６４５がガードリング６２３をデバイス領域６０１に電気的に結合している。更に示されるように、ダイオードＤ８２のカソードは、後続のガードリングに電気的に結合した相互接続セグメント６４２までたどり着き、図示されているように、複数のガードリング６２１～６２３を直列接続するために、４つより多いまたは少ない相互接続セグメントが存在し得る。
図７は、一実施形態によるダイオードを含むガードリングを配置する方法７００を示す。ステップ７０２は、最大デバイス電圧（すなわち絶縁破壊電圧）を実現するために、ドリフト拡散寸法ＷＤ（例えば簡略化されたレイアウトの拡大図６２０の寸法ＷＤ）を決定することに対応する。ステップ７０４は、ＯＤ密度要求を満たすためにガードリングの数（例えばガードリング６２１～６２３の数）を決定することに対応し得る。例えば、サブマイクロメートル（例えば０．３５マイクロメートル）工程では、寸法ＷＤは、約７５０ボルトの絶縁破壊電圧要求を満たすために６０マイクロメートルから７０マイクロメートルであり得、ＯＤ密度要求を満たすために、ガードリング（例えば多結晶シリコンガードリング）の数は、５０から７０の間である。次のステップ７０６は、最大電圧に基づいてダイオードの数を決定することに対応する。本明細書における教示によると、ダイオードの漏れ電流（例えば漏れ電流ＩＬ）が実質的にオフ状態ドレイン・ソース電流ＩＤＳ未満であるように、ダイオードの数（例えば、直列接続されたダイオードＤ４１～Ｄ５０、ダイオードＤ５１～５１、ダイオードＤ８１～Ｄ８６の数）が選択され得る（例えば図４Ｃ、図４Ｄ、図５Ｃ、図５Ｄのうちの任意のものを参照されたい）。
図８は、実施形態による拡散ダイオードを含むガードリングを配置するための方法８００を示す。ステップ８０２は、第１のデバイス領域（例えばデバイス領域１０１）と第２のデバイス領域（例えばデバイス領域１０２）との間にガードリング（例えばガードリング１１２）を配置することに対応する。ステップ８０４は、第１の極性タイプ（例えばＮ型領域１０５ｆ）をもつ第１のドーピングを提供することに対応する。ステップ８０６は、ダイオードを形成するために、第２の極性タイプ（例えばＰ型領域１０６ｆ）をもつ第２のドーピングを提供することに対応し得る（例えばＰ型領域１０６ｆとＮ型領域１０５ｆとにより形成されたＰＮ接合）。ステップ８０８は、少なくとも１つのダイオードが逆バイアスにより動作するように、ガードリング（例えばガードリング１１２）を接続することに対応し得る。上述のように少なくとも１つのダイオードは、オフ状態ドレイン・ソース電流ＩＤＳ未満の漏れ電流ＩＬを伴う。
本明細書において提示されているように、本教示の一態様は、半導体デバイス（例えば、本明細書において説明されている電力デバイス、ＬＤＭＯＳ、および／またはＪＦＥＴ）である。半導体デバイスは、第１のデバイス領域（例えば、デバイス領域１０１、３０１、４０１、５０１、および／または６０１）と、第２のデバイス領域（例えば、デバイス領域１０２、３０２、４０２、５０２、および／または６０２）とを備える。半導体デバイスは、第１のデバイス領域と第２のデバイス領域との間のドリフト領域（例えば、Ｎ型ドリフト領域１５０、４３０、および／または５３０）、および、少なくとも１つのガードリング（例えば、ガードリング１１０、１１２、４１０～４１２、４４０～４４２、５１０～５１２、５７０～５７２、および／または６２１～６２３）を更に備える。少なくとも１つのガードリングは、少なくとも１つのダイオード（例えば、ダイオードＤ１～Ｄ１５、Ｄ２０、Ｄ２２、Ｄ２５～Ｄ２７および／またはＤ２８）を備える。少なくとも１つのダイオードは、第１のデバイス領域と第２のデバイス領域との間に電気的に結合されている。半導体デバイスは、第１のデバイス領域と第２のデバイス領域との間の電圧（例えばドレイン対ソース電圧ＶＤＳ）を受信し得る。少なくとも１つのダイオードが、電圧に応答して漏れ電流（例えば漏れ電流ＩＬ）を提供するように（すなわち、漏れ電流を使用して動作するように）構成されており、少なくとも１つのガードリングが、電圧に応答してドリフト領域内の電界をサポートするように構成されている。本明細書における教示によると、少ない漏れ電流は、既存の（すなわち通常の）半導体デバイス性能に有害な影響を与えずに電界の広がりを有益に大きくし、大きくされた電界の広がりは、ひいては絶縁破壊電圧ドリフトを小さくする。
別の一態様において、電力半導体デバイスは、第１のデバイス領域、第２のデバイス領域、および複数のガードリングを備える。第１のデバイス領域（例えばデバイス領域１０１）および第２のデバイス領域（例えばデバイス領域１０２）は、ドリフト領域（例えばＮ型ドリフト領域１５０）により分離されている。複数のガードリング（例えばガードリング１１０、１１２）が、ドリフト領域の上方に位置しており、第１のデバイス領域と第２のデバイス領域との間において電気的に直列結合されている。例えば、図１Ｃは、相互接続セグメント１０７ａ～ｃを使用したガードリング１１０、１１２の直列結合を示す。ガードリング（例えばガードリング１１０）のうちの少なくとも１つは、複数のダイオード（例えば図１ＦのダイオードＤ１～Ｄ４）を備える。複数のガードリングは、ドリフト領域において電界を広げるように構成されている。電界は、ドリフト領域の表面における移動するおよび／または固定の電荷の有害な効果を軽減するために、ドリフト領域の表面において、またはドリフト領域の表面の付近において広げられる。
図１Ｆおよび図１Ｇに示されるように、複数のガードリングは第１のデバイス領域を囲み（すなわち取り囲み）、第２のデバイス領域は、複数のガードリングを囲む（すなわち取り囲む）。
図４Ｃ、図４Ｄ、図５Ｃ、および図５Ｄに示されているように、複数のダイオードは、直列ダイオードアレイ（例えば、ダイオードアレイ４７２、４７３、５８２、５９２）を形成する。複数のダイオードは、少なくとも１つのＰＩＮダイオード（例えば図２ＡのダイオードＤ２０）を備える。直列ダイオードアレイは、漏れ電流（例えば漏れ電流ＩＬ）を提供するように構成される。
要約で説明される事項を含む本開示の示される例の上述の説明は網羅的であることを意図したものではなく、開示される形態そのものへの限定であることを意図したものでもない。電力半導体デバイスにおける絶縁破壊電圧を高めるための結合された多結晶シリコンガードリングの特定の実施形態、および製造ステップが本明細書において例示を目的として説明されているが、本開示のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、特定の例示的な工程レシピおよびデバイス断面は説明のために提示されており、より多くのステップまたはより少ないステップを含む他の工程レシピが、本明細書の教示に従って他の実施形態および例において他の値を使用してもよいことが理解される。
例
本明細書における教示は添付の請求項において規定されるが、本開示が以下の例によっても規定され得ることが理解されなければならない。
１．半導体デバイスであって、半導体デバイスが、
第１のデバイス領域と、
第２のデバイス領域と、
第１のデバイス領域と第２のデバイス領域との間のドリフト領域と、
第１のデバイス領域と第２のデバイス領域との間に電気的に結合された少なくとも１つのダイオードを備える少なくとも１つのガードリングと、
を備え、
半導体デバイスが、第１のデバイス領域と第２のデバイス領域との間の電圧を受信するように構成されており、
少なくとも１つのダイオードが、電圧に応答して漏れ電流を提供するように構成されており、
少なくとも１つのガードリングが、電圧に応答してドリフト領域内の電界をサポートするように構成されている、
半導体デバイス。
２．半導体デバイスが、横拡散型金属－酸化物電界効果トランジスタ（ＬＤＭＯＳ）を備える、
例１に記載の半導体デバイス。
３．半導体デバイスが、接合型電界効果トランジスタ（ＪＦＥＴ）を備える、
前述の例のいずれか１つに記載の半導体デバイス。
４．少なくとも１つのガードリングが、多結晶シリコンを含む、
前述の例のいずれか１つに記載の半導体デバイス。
５．少なくとも１つのダイオードが、電気的に直列結合された複数のダイオードを備える、
前述の例のいずれか１つに記載の半導体デバイス。
６．少なくとも１つのダイオードが、ｐ型・真性・ｎ型（ＰＩＮ）ダイオードである、
前述の例のいずれか１つに記載の半導体デバイス。
７．少なくとも１つのガードリングが、フィールド酸化物上に位置する、
前述の例のいずれか１つに記載の半導体デバイス。
８．少なくとも１つのダイオードが、
電圧に応答して逆バイアスに伴って動作するように構成された第１のダイオードと、
第２のダイオードと、
を備える、
前述の例のいずれか１つに記載の半導体デバイス。
９．第２のダイオードが、電圧に応答して逆バイアスに伴って動作するように構成された、
前述の例のいずれか１つに記載の半導体デバイス。
１０．第２のダイオードが、電圧に応答して順バイアスに伴って動作するように構成された、
前述の例のいずれか１つに記載の半導体デバイス。
１１．第１のデバイス領域が、第１の極性タイプをもつドレイン領域である、
前述の例のいずれか１つに記載の半導体デバイス。
１２．第１の極性タイプが、ｎ型である、
前述の例のいずれか１つに記載の半導体デバイス。
１３．第２のデバイス領域が、第１の極性タイプの逆である第２の極性タイプをもつボディ領域である、
前述の例のいずれか１つに記載の半導体デバイス。
１４．第２の極性タイプが、ｐ型である、
前述の例のいずれか１つに記載の半導体デバイス。
１５．少なくとも１つのガードリングが、第１のガードリングを備える、
前述の例のいずれか１つに記載の半導体デバイス。
１６．ドリフト領域が、第１の浅溝分離（ＳＴＩ）溝を備え、
第１のガードリングが、第１のＳＴＩ溝の酸化物上に位置する、
前述の例のいずれか１つに記載の半導体デバイス。
１７．少なくとも１つのガードリングが、第２のガードリングを備え、
ドリフト領域が、第２のＳＴＩ溝を備え、
第２のガードリングが、第２のＳＴＩ溝の酸化物上に位置する、
前述の例のいずれか１つに記載の半導体デバイス。
１８．第２のＳＴＩ溝が、酸化物密度（ＯＤ）層臨界寸法ぶん第１のＳＴＩ溝から離れている、
前述の例のいずれか１つに記載の半導体。
１９．ドリフト領域により分離された第１のデバイス領域および第２のデバイス領域と、
ドリフト領域の上方に位置した、および、第１のデバイス領域と第２のデバイス領域との間に電気的に直列結合された複数のガードリングと、
を備え、
複数のガードリングのうちの少なくとも１つが、複数のダイオードを備え、
複数のガードリングが、ドリフト領域において電界を広げるように構成されている、
電力半導体デバイス。
２０．複数のガードリングが、第１のデバイス領域を囲んでおり、
第２のデバイス領域が、複数のガードリングを囲んでいる、
例１９に記載の電力半導体デバイス。
２１．電圧が、３００ボルトより大きい、
前述の例のいずれか１つに記載の電力半導体デバイス。
２２．第１のデバイス領域が、ｎ型であり、
第２のデバイス領域が、ｐ型であり、
ドリフト領域が、ｎ型である、
前述の例のいずれか１つに記載の電力半導体デバイス。
２３．電力半導体デバイスが、横拡散型金属－酸化物電界効果トランジスタ（ＬＤＭＯＳ）である、
前述の例のいずれか１つに記載の電力半導体デバイス。
２４．電力半導体デバイスが、接合型電界効果トランジスタ（ＪＦＥＴ）である、
前述の例のいずれか１つに記載の電力半導体デバイス。
２５．複数のダイオードが、第１のデバイス領域と第２のデバイス領域との間において直列ダイオードアレイを形成している、
前述の例のいずれか１つに記載の電力半導体デバイス。
２６．複数のダイオードが、少なくとも１つのｐ型・真性・ｎ型（ＰＩＮ）ダイオードを備える、
前述の例のいずれか１つに記載の電力半導体デバイス。
２７．直列ダイオードアレイが、漏れ電流を提供するように構成されている、
前述の例のいずれか１つに記載の電力半導体デバイス。
２８．直列ダイオードアレイが、電圧により逆バイアスされるように構成されている、
前述の例のいずれか１つに記載の電力半導体デバイス。
２９．直列ダイオードアレイが、電圧により逆バイアスされるように構成された第１のダイオードを備える、
前述の例のいずれか１つに記載の電力半導体デバイス。
３０．直列ダイオードアレイが、電圧により順バイアスされるように構成された第２のダイオードを備える、
前述の例のいずれか１つに記載の電力半導体デバイス。
３１．複数のガードリングが、
少なくとも１つの直線セグメントと、
少なくとも１つの曲線セグメントと、
を備える、
前述の例のいずれか１つに記載の電力半導体デバイス。
３２．複数のダイオードが、少なくとも１つの直線セグメント内に拡散された少なくとも１つのダイオードを備える、
前述の例のいずれか１つに記載の電力半導体デバイス。
３３．複数のダイオードが、少なくとも１つの曲線セグメント内に拡散された少なくとも１つのダイオードを備える、
前述の例のいずれか１つに記載の電力半導体デバイス。

Claims (29)

  1. 半導体デバイスであって、前記半導体デバイスが、
    第１のデバイス領域と、
    第２のデバイス領域と、
    前記第１のデバイス領域と前記第２のデバイス領域との間のドリフト領域と、
    第１のガードリングおよび第２のガードリングであって、前記第１のガードリングおよび前記第２のガードリングの各々がガードリングパターンを含み、前記第１のデバイス領域と前記第２のデバイス領域との間に電気的に結合された少なくとも１つのダイオードを更に備える、前記第１のガードリングおよび前記第２のガードリングと、
    第１の浅溝分離溝および第２の浅溝分離溝であって、前記第１の浅溝分離溝および前記第２の浅溝分離溝の各々が、前記第１のガードリングおよび前記第２のガードリングのそれぞれの前記ガードリングパターンに沿った溝パターンを含み、前記第１のガードリングが前記第１の浅溝分離溝の酸化物の上方に位置し、前記第２のガードリングが、前記第２の浅溝分離溝の酸化物の上方に位置し、前記第１の浅溝分離溝と前記第２の浅溝分離溝とが分離された、前記第１の浅溝分離溝および前記第２の浅溝分離溝と、
    を備え、
    前記半導体デバイスが、前記第１のデバイス領域と前記第２のデバイス領域との間の電圧を受信するように構成されており、
    前記少なくとも１つのダイオードが、前記電圧に応答して漏れ電流を提供するように構成されており、
    前記第１のガードリングおよび前記第２のガードリングが、前記電圧に応答して前記ドリフト領域内の電界をサポートするように構成されている、
    半導体デバイス。
  2. 前記半導体デバイスが、横拡散型金属－酸化物電界効果トランジスタ（ＬＤＭＯＳ）を備える、
    請求項１に記載の半導体デバイス。
  3. 前記半導体デバイスが、接合型電界効果トランジスタ（ＪＦＥＴ）を備える、
    請求項１に記載の半導体デバイス。
  4. 前記第１のガードリングおよび前記第２のガードリングが、多結晶シリコンを含む、
    請求項１に記載の半導体デバイス。
  5. 前記少なくとも１つのダイオードが、電気的に直列結合された複数のダイオードを備える、
    請求項１に記載の半導体デバイス。
  6. 前記少なくとも１つのダイオードが、ｐ型・真性・ｎ型（ＰＩＮ）ダイオードである、
    請求項１に記載の半導体デバイス。
  7. 前記第１のガードリングおよび前記第２のガードリングが、ゲート酸化物上に位置する、
    請求項１に記載の半導体デバイス。
  8. 前記第１のデバイス領域および前記第２のデバイス領域が、トランジスタのドレインおよびソースを含み、
    前記電圧が、前記ドレインに対して前記ソースを正にバイアスし、
    前記少なくとも１つのダイオードが、
    前記電圧に応答して逆バイアスに伴って動作するように構成された第１のダイオードと、
    第２のダイオードと、
    を備える、
    請求項１に記載の半導体デバイス。
  9. 前記第２のダイオードが、前記電圧に応答して逆バイアスに伴って動作するように構成された、
    請求項８に記載の半導体デバイス。
  10. 前記第２のダイオードが、前記電圧に応答して順バイアスに伴って動作するように構成された、
    請求項８に記載の半導体デバイス。
  11. 前記第１のデバイス領域が、第１の極性タイプをもつドレイン領域である、
    請求項１に記載の半導体デバイス。
  12. 前記第１の極性タイプが、ｎ型である、
    請求項１１に記載の半導体デバイス。
  13. 前記第２のデバイス領域が、前記第１の極性タイプの逆である第２の極性タイプをもつボディ領域である、
    請求項１１に記載の半導体デバイス。
  14. 前記第２の極性タイプが、ｐ型である、
    請求項１３に記載の半導体デバイス。
  15. ドリフト領域により分離された第１のデバイス領域および第２のデバイス領域と、
    前記ドリフト領域の上方に位置した複数のガードリングであって、前記第１のデバイス領域と前記第２のデバイス領域との間にガードリングパターンを形成するように電気的に直列結合された前記複数のガードリングと、
    前記ガードリングパターンに沿った浅溝分離パターンであって、前記浅溝分離パターンが複数の分離された浅溝分離溝を含み、前記複数の分離された浅溝分離溝の各々が前記ガードリングのそれぞれの下方にある、前記浅溝分離パターンと、
    を備え、
    前記複数のガードリングのうちの少なくとも１つが、複数のダイオードを備え、
    前記複数のガードリングが、前記ドリフト領域において電界を広げるように構成されている、
    電力半導体デバイス。
  16. 前記複数のガードリングが、前記第１のデバイス領域を囲んでおり、前記第２のデバイス領域が、前記複数のガードリングを囲んでいる、
    請求項１５に記載の電力半導体デバイス。
  17. 前記電力半導体デバイスが、前記第１のデバイス領域と前記第２のデバイス領域との間の３００ボルトより高い電圧をサポートするように構成された、
    請求項１５に記載の電力半導体デバイス。
  18. 前記第１のデバイス領域が、ｎ型であり、
    前記第２のデバイス領域が、ｐ型であり、
    前記ドリフト領域が、ｎ型である、
    請求項１５に記載の電力半導体デバイス。
  19. 前記電力半導体デバイスが、横拡散型金属－酸化物電界効果トランジスタ（ＬＤＭＯＳ）である、
    請求項１５に記載の電力半導体デバイス。
  20. 前記電力半導体デバイスが、接合型電界効果トランジスタ（ＪＦＥＴ）である、
    請求項１５に記載の電力半導体デバイス。
  21. 前記複数のダイオードが、前記第１のデバイス領域と前記第２のデバイス領域との間において直列ダイオードアレイを形成している、
    請求項１５に記載の電力半導体デバイス。
  22. 前記複数のダイオードが、少なくとも１つのｐ型・真性・ｎ型（ＰＩＮ）ダイオードを備える、
    請求項２１に記載の電力半導体デバイス。
  23. 前記直列ダイオードアレイが、漏れ電流を提供するように構成されている、
    請求項２１に記載の電力半導体デバイス。
  24. 前記直列ダイオードアレイが、電圧により逆バイアスされるように構成されている、
    請求項２１に記載の電力半導体デバイス。
  25. 前記第１のデバイス領域および前記第２のデバイス領域が、トランジスタのドレインおよびソースを含み、
    前記直列ダイオードアレイが、前記ソースが前記ドレインに対して正にバイアスされた状態で電圧により逆バイアスされるように構成された第１のダイオードを備える、
    請求項２１に記載の電力半導体デバイス。
  26. 前記直列ダイオードアレイが、前記ソースが前記ドレインに対して正にバイアスされた状態で前記電圧により順バイアスされるように構成された第２のダイオードを備える、
    請求項２５に記載の電力半導体デバイス。
  27. 前記複数のガードリングが、
    少なくとも１つの直線セグメントと、
    少なくとも１つの曲線セグメントと、
    を備える、
    請求項２１に記載の電力半導体デバイス。
  28. 前記複数のダイオードが、前記少なくとも１つの直線セグメント内に拡散された少なくとも１つのダイオードを備える、
    請求項２７に記載の電力半導体デバイス。
  29. 前記複数のダイオードが、前記少なくとも１つの曲線セグメント内に拡散された少なくとも１つのダイオードを備える、
    請求項２７に記載の電力半導体デバイス。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527607B2 (en) * 2020-12-14 2022-12-13 Vanguard International Semiconductor Corporation Integrated circuits using guard rings for ESD systems
CN114843334B (zh) * 2022-07-04 2022-09-20 南京融芯微电子有限公司 一种平面式功率mosfet器件的闸汲端夹止结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044431A (ja) 1999-05-27 2001-02-16 Fuji Electric Co Ltd 半導体装置
JP2015230965A (ja) 2014-06-05 2015-12-21 ルネサスエレクトロニクス株式会社 半導体装置
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6525390B2 (en) * 2000-05-18 2003-02-25 Fuji Electric Co., Ltd. MIS semiconductor device with low on resistance and high breakdown voltage
DE10234677A1 (de) * 2002-07-30 2004-02-12 Infineon Technologies Ag Feldeffekttransistor, Verfahren zum Herstellen eines Feldeffekttransistors und Verfahren zum Betreiben eines Feldeffekttransistors
US20080197408A1 (en) * 2002-08-14 2008-08-21 Advanced Analogic Technologies, Inc. Isolated quasi-vertical DMOS transistor
JP6344137B2 (ja) * 2014-08-19 2018-06-20 富士電機株式会社 半導体装置及びその製造方法
WO2017114235A1 (zh) * 2015-12-28 2017-07-06 电子科技大学 横向绝缘栅双极型晶体管以及消除晶体管拖尾电流的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001044431A (ja) 1999-05-27 2001-02-16 Fuji Electric Co Ltd 半導体装置
JP2015230965A (ja) 2014-06-05 2015-12-21 ルネサスエレクトロニクス株式会社 半導体装置
US20160005858A1 (en) 2014-07-07 2016-01-07 Episil Technologies Inc. Ldmos device and resurf structure

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