CN113994479A - 用于增强功率半导体器件中的击穿电压的耦合式多晶硅保护环 - Google Patents

用于增强功率半导体器件中的击穿电压的耦合式多晶硅保护环 Download PDF

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Abstract

本文提出了用于增强功率半导体器件中的击穿电压的耦合式多晶硅保护环。多晶硅保护环被设置在功率器件漂移区域上方并且电耦合到功率器件区域(例如，器件扩散部)，以便散布与运行电压相关联的电场。此外，PN结(即，P型结和N型结)在多晶硅保护环内形成，以以反向偏压运行，使得在功率器件区域(例如，器件扩散部)之间具有低泄漏电流。低泄漏电流可以有利地增强电场散布，而不有害地影响现有的(即，常规的)功率器件性能；并且增强的电场散布进而可以降低击穿电压漂移。

Description

用于增强功率半导体器件中的击穿电压的耦合式多晶硅保 护环
公开内容的领域
本发明涉及用于提高功率场效应晶体管中的击穿电压的保护环(guard ring)，并且更具体地涉及多晶硅保护环。
背景信息
功率场效应晶体管(FET)可以被选通，以在断开状态(off-state)下阻断高电压并且在导通状态(on-state)下提供高电流。功率FET可以由其击穿(即，阻断(blocking))电压和其导通电阻(on-resistance)表征；并且通常用来表征功率FET的品质因数(figure ofmerit)是比导通电阻(specific on-resistance)。比导通电阻指的是导通电阻乘以器件面积，并且提供实现期望的导通电阻值可能需要多少半导体面积的度量。理想地，功率器件被设计为具有低比导通电阻和高击穿电压。
一种类型的功率FET是横向扩散金属氧化物场效应晶体管(LDMOS)，其被设计用于从漏极到源极的横向电流流动。该横向电流流动可以经由对氧化物和半导体之间的表面界面(surface interface)处或附近的沟道区域的控制来选通；并且漂移区域(driftregion)可以被用于在断开状态下支持(即，阻断)高电压。阻断电压(即，击穿电压)通常可以通过增加漂移区域长度以及通过修整掺杂浓度分布(doping concentration profile)来提高。例如，掺杂浓度可以根据降低表面场(reduced surface field，RESURF)技术来调整。
另一种类型的功率FET是结型场效应晶体管(JFET)。电流流动也可以从漏极横向流动到源极；然而，与在LDMOS中不同，电流可以通过相反材料类型(例如，p型和n型)的反向偏置扩散结来选通。
附图说明
参考以下附图描述了用于增强功率半导体器件中的击穿电压的耦合式多晶硅保护环的非限制性和非穷举性实施例，其中除非另有说明，否则相同的参考数字在所有各个视图中指代相同的部分。
图1A例示了根据一实施方案的包括保护环的简单器件结构的俯视图。
图1B例示了根据另一实施方案的包括保护环的简单器件结构的俯视图。
图1C例示了根据一实施方案的在简单器件结构中描绘横截面切片线的俯视图。
图1D例示了根据第一实施方案的沿着图1C的切片线的横截面。
图1E例示了根据第二实施方案的沿着图1C的切片线的横截面。
图1F例示了根据图1A的实施方案的简单器件结构的示意图。
图1G例示了根据图1B的实施方案的简单器件结构的示意图。
图2A例示了根据第一实施方案的保护环段的俯视图。
图2B例示了根据图2A的实施方案的保护环段的侧透视图。
图2C例示了根据第二实施方案的保护环段的俯视图。
图2D例示了根据图2C的实施方案的保护环段的侧透视图。
图2E例示了根据第三实施方案的保护环段的俯视图。
图2F例示了根据图2E的实施方案的保护环段的侧透视图。
图2G例示了根据第四实施方案的保护环段的俯视图。
图2H例示了根据图2G的实施方案的保护环段的侧透视图。
图3A例示了根据一实施方案的简单器件结构的简化俯视示意图。
图3B例示了根据另一实施方案的简单器件结构的简化俯视示意图。
图3C例示了根据另一实施方案的简单器件结构的简化俯视示意图。
图4A例示了根据一实施方案的器件横截面。
图4B例示了根据另一实施方案的器件横截面。
图4C例示了对应于器件的一实施方案的示意图。
图4D例示了对应于器件的另一实施方案的示意图。
图5A例示了根据一实施方案的器件横截面。
图5B例示了根据另一实施方案的器件横截面。
图5C例示了对应于器件的一实施方案的示意图。
图5D例示了对应于器件的另一实施方案的示意图。
图6A例示了根据一实施方案的用于在器件区域之间为保护环路径规定路线的简化布局。
图6B例示了根据一实施方案的二极管阵列的简化布局放大图。
图6C例示了根据另一实施方案的二极管阵列的简化布局放大图。
图6D例示了根据一实施方案的连接区域的简化布局放大图。
图7例示了根据一实施方案的用于放置具有二极管的保护环的方法。
图8例示了根据一实施方案的用于放置具有扩散二极管的保护环的方法。
在附图的所有若干视图中，对应的参考字符指示对应的部件。技术人员将理解，附图中的元件是为了简化和清楚而例示的，并且不一定按比例绘制。例如，附图中的一些元件和层的尺寸可能相对于其他元件被夸大，以帮助改善对本文的教导的各实施方案的理解。此外，通常未描绘在商业上可行的实施方案中有用的或必要的常见但容易理解的元件、层和/或制程步骤，以便于较不妨碍对用于增强功率半导体器件中的击穿电压的耦合式多晶硅保护环的这些各实施方案的查看。
具体实施方式
在以下描述中，阐述了许多具体细节，以提供对用于增强功率半导体器件中的击穿电压的耦合式多晶硅保护环的透彻理解。然而，对于本领域普通技术人员将明显的是，不需要采用具体细节来实践本文的教导。在其他情况下，未详细描述众所周知的材料或方法，以避免模糊本公开内容。
贯穿本说明书提及“一个实施方案(one embodiment)”、“一实施方案(anembodiment)”、“一个实施例(one example)”或“一实施例(an example)”意味着，结合该实施方案或实施例描述的具体特征、结构、方法、制程和/或特性被包括在用于增强功率半导体器件中的击穿电压的耦合式多晶硅保护环的至少一个实施方案中。因此，贯穿本说明书在各个地方出现的短语“在一个实施方案中”、“在一实施方案中”、“一个实施例”或“一实施例”不一定全指代相同的实施方案或实施例。此外，具体特征、结构、方法、制程和/或特性可以在一个或多个实施方案或实施例中以任何合适的组合和/或子组合进行组合。另外，应理解，随此提供的附图用于向本领域普通技术人员进行解释的目的，并且附图不一定按比例绘制。
在本申请的上下文中，当晶体管处于“断开状态”或“断开”时，晶体管阻断电流和/或基本上不传导电流。相反，当晶体管处于“导通状态”或“导通”时，晶体管能够显著地传导电流。举例来说，晶体管可以包括N沟道金属氧化物半导体(NMOS)场效应晶体管(FET)，其中在第一端子即漏极和第二端子即源极之间支持高电压。
此外，贯穿本说明书，使用若干个技术术语。除非在本文中被具体定义或其使用的上下文将另外清楚地暗示，否则这些术语将呈现它们在其来自的领域中的普通含义。例如，本领域普通技术人员可以识别和区分薄层电阻(sheet resistance)(即，薄层rho)与电阻率。此外，应注意，贯穿本文件，元件名称和符号可以可互换地使用(例如，Si对硅)；然而，二者具有相同的含义。
现代功率器件领域中的研究致力于提高击穿电压、降低比导通电阻、以及降低制造的成本。在此努力中，器件研究人员寻找各种方式来制作和提高在标准(即，低成本)互补金属氧化物半导体(CMOS)制程中形成的功率FET的特性。
如上文所论述的，电流可以通过漂移区域在功率FET——包括LDMOS和/或JFET——中横向流动。比导通电阻和击穿电压二者可以至少部分地取决于漂移区域的性质；例如，击穿电压和比导通电阻二者可以作为漂移区域长度的函数而增加。
还如上文所论述的，理想地，功率器件被设计为具有低比导通电阻和高击穿电压。因此，仅增加漂移区域长度可能无法实现理想；并且可以使用电荷共享技术(诸如RESURF)来进一步降低峰电场。
然而，即使利用RESURF技术，高电压JFET和/或高电压LDMOS的设计仍遇到挑战。例如，在使用RESURF技术的标准CMOS制程中，七百伏特或更高的击穿电压可能需要至少六十微米的最小漂移区域长度。
遗憾地，漂移区域以上的表面可能被暴露于移动电荷和/或固定电荷；并且具有长漂移区域长度(例如，大于六十微米)的器件可能易受可靠性问题的影响。例如，在一些应用中，在封装制程期间使用的模复合物(mold compound)可能引入移动和/或固定表面电荷。替代地，并且附加地，在浅沟槽隔离(STI)CMOS制程中，层间电介质(ILD)层也可能引入移动和/或固定表面电荷。
移动和/或固定电荷可能导致击穿电压在长期高温反向偏压(HTRB)可靠性测试之后或在温度湿度偏压测试(THBT)之后漂移(即，变化)到期望的额定值以下。击穿电压的这样的变化是不期望的。因此，需要一种减轻漂移区域的表面处的移动电荷和/或固定电荷的有害影响的功率器件结构。此外，需要一种减轻现有功率器件结构中的击穿电压漂移而不引入附加的制程复杂性并且不影响现有功率器件性能的功率器件结构。
本文提出用于增强功率半导体器件中的击穿电压的耦合式多晶硅保护环。多晶硅保护环被设置在功率器件漂移区域上方并且电耦合到功率器件区域(例如，扩散部)，以便散布与运行电压相关联的电场。此外，PN结(即，P型结和N型结)在多晶硅保护环内形成，以以反向偏压运行，使得在功率器件区域(例如，扩散部)之间具有低泄漏电流。低泄漏电流可以有利地增强电场散布，而不有害地影响现有的(即，常规的)功率器件性能；并且增强的电场散布进而可以降低击穿电压漂移。
图1A例示了根据一实施方案的包括保护环110、112的简单器件结构100的俯视图。简单器件结构100包括器件区域101、器件区域102以及互连段107a-107c。如下文将关于图1D和图1E进一步例示的，器件区域101、102可以是扩散区域和/或植入区域(implantedregion)。此外，保护环110、112可以是薄膜保护环。例如，保护环110、112可以是多晶硅保护环。
如所例示的，互连段107a可以通过欧姆接触108a电连接到器件区域101，并且通过欧姆接触109a电连接到保护环110。以此方式，器件区域101可以通过互连段107a电耦合到保护环110。类似地，互连段107b可以通过欧姆接触108b电连接到保护环110，并且通过欧姆接触109b电连接到保护环112，使得保护环110和保护环112通过互连段107b电耦合。此外，互连段107c可以通过欧姆接触108c电连接到保护环112，并且通过欧姆接触109c电连接到器件区域102；并且以此方式，器件区域102可以通过互连段107c电耦合到保护环112。
还如所例示的，保护环110包括N区域105a-105d和P区域106a-106d；并且保护环112包括N区域105e-105j和P区域106e-106j。在一些实施方案中，N区域105a-105j和P区域106a-106j可以被植入。例如，在CMOS制程期间，在与形成CMOS晶体管有关的掩膜步骤和植入步骤的同时，可以形成N区域105a-105j和P区域106a-106j。
此外，可以放置N区域105a-105j和P区域106a-106j以在保护环110、112内形成势垒(例如，PN结)。例如，如下文将关于图1F进一步例示的，N区域105a-105j可以被布置为在电学上起阴极的作用，而P区域106a-106j可以被放置为在电学上起阳极的作用。以此方式，N区域105a-105j和P区域106a-106j可以有利地阻断(即，限制)保护环110、112内的电流流动，同时改善保护环110、112的场散布分布(field spreading profile)。
虽然简单器件结构100示出了两个保护环110、112、十个N区域105a-105j以及十个P区域106a-106j，但是具有更多或更少保护环以及更多或更少N区域和/或P区域的器件结构是可能的。此外，虽然简单器件结构100将器件区域101、102以及保护环110、112示出为使用三个互连段107a-107c——每个具有欧姆接触108a-108c、109a-109c——电耦合，但是其他互连层和/或耦合方法是可能的。例如，互连段107a、107c可以被形成在第一金属层上；而互连段可以使用与保护环110、112相同的材料(例如，多晶硅)来形成以消除对欧姆接触108b、109b的需要。
图1B例示了根据另一实施方案的包括保护环110、112的简单器件结构113的俯视图。简单器件结构113类似于器件结构100，除了保护环110、112包括附加的N区域115a-115e和P区域116a-116e。此外，如将关于图1G所示出的，N区域115a-115e可以在电学上起阴极的作用，并且P区域116a-116e可以在电学上起阳极的作用以形成PN结(例如，二极管)，该PN结与由P区域106a-106j和N区域105a-105j所形成的PN结方向相反。
图1C例示了根据一实施方案的在简单器件结构100中描绘横截面切片线142的俯视图；并且图1D例示了根据第一实施方案的沿着图1C的切片线的横截面143。如在图1C中所示出的，切片线142通过N区域105j、N区域105c、P区域106b、并且通过保护环112的本征部分切穿简单器件结构100。因此，横截面143分别示出了N区域105j、N区域105c、P区域106b以及保护环112的本征(I)部分的横截面切片。
此外，参考图1C和图1D二者，横截面143示出了可以在CMOS制程(例如，硅CMOS制程)中的制作步骤期间形成的P层152、N漂移区域150以及氧化物层160。例如，P层152可以被形成为掩埋层，并且N漂移区域150可以被形成为外延层。横截面143还将器件区域101示出为具有n型(N+)扩散分布并且将器件区域102示出为具有p型(P)扩散分布。
根据第一实施方案，CMOS制程可以使用在保护环110、112下方形成的浅沟槽隔离(STI)沟槽161、162。STI沟槽161、162二者可以具有与保护环110、112的图案一致的类似图案(例如，环形状图案)，并且可以包括(即，被存档有)氧化物和/或绝缘材料(例如，二氧化硅Si02)。根据制程定义的关键尺寸(critical dimension，CD)，STI沟槽可以位于N漂移区域150内。此外，保护环110和保护环112之间的间隔可以至少部分地由有源层氧化物密度(OD)(例如，OD层)要求来确定，该要求允许通过化学机械抛光(CMP)恰当地形成后续的ILD层和金属化层。例如，如在图1D中所例示的，STI沟槽161和STI沟槽162可以被分隔开一尺寸OD1(例如，OD层尺寸)。以此方式，STI沟槽161和STI沟槽162可以根据OD层关键尺寸和/或OD层密度要求而位于N漂移区域150内；这进而可以有利地在后续CMP制程步骤期间减轻“凹陷(dishing)”和/或侵蚀(erosion)。
横截面143可以对应于简化功率器件结构的横截面。例如，N漂移区域150可以是用于支持在器件区域101和器件区域102之间施加的电压的高电压漂移区域。如所例示的，保护环110、112以及在下面的STI沟槽161、162沿着表面位于器件区域101和器件区域102之间。以此方式，保护环110、112可以有利地散布由于在器件区域101、102之间施加的电压而引起的电场；并且场散布可以减轻和/或降低移动和/或固定表面电荷的任何有害影响。此外，部分地由于STI沟槽161、162内的绝缘材料和绝缘材料(例如，SiO2)的厚度，将保护环110、112放置在STI沟槽161、162之上可以有利地允许(即，维持)较高的击穿电压。
图1E例示了根据第二实施方案的沿着图1C的切片线142的横截面144。横截面144类似于横截面143，除了代替示出具有STI沟槽161、162的实施方案，横截面143示出具有场氧化物146的第二实施方案。例如，场氧化物146可以是在基于硅的局部氧化(LOCOS)制程配方(process recipe)的CMOS制程期间形成的厚场氧化物。代替被放置在STI沟槽161、162之上，保护环110、112可以被设置在场氧化物146之上，以减轻和/或降低移动和/或固定表面电荷的任何有害影响。
图1F例示了根据图1A的实施方案的简单器件结构100的示意图150。示意图150由简单器件结构100的俯视图产生，并且示出了器件区域101、器件区域102、保护环110和保护环112与互连段107a-107c的电连接；并且示意图150还提供了二极管表示，其中二极管D1-D10由N区域105a-105j和P区域106a-106j形成。
通过与图1A比较，二极管D1的阴极(即，N区域105a)凭借互连段107a和欧姆接触108a、109a耦合到器件区域101。如所例示的，二极管D1-D4被串联连接，并且二极管D4的阳极(即，P区域106d)凭借互连段107b和欧姆接触108b、109b耦合到二极管D5的阴极(即，N区域105e)。此外，二极管D5-D10被串联连接，并且二极管D10的阳极(即，P区域106j)凭借互连段107c和欧姆接触108c、109c耦合到器件区域102。
此外，如由图1A和图1F所例示的，可以在保护环110、112的弯曲部分(例如，曲线段)和线性部分(例如，直线段)二者中形成(例如，植入)二极管。例如，二极管D7、D8被示出为在保护环112的曲线(即，弯曲)段中；并且二极管D1、D2被示出为在保护环110的线性(即，直线)段中。
在器件运行期间，可以存在在器件区域101和器件区域102之间施加的电压。二极管D1-D10可以被放置在保护环110、112中，以沿着保护环110、112分布施加的电压而不扰乱正常的器件运行。例如，如下文将关于图4C和图5C进一步描述的，二极管D1-D10可以被反向偏置(即，以反向偏压运行)，以在器件区域101和器件区域102之间分布施加的电压。
图1G例示了根据图1B的实施方案的简单器件结构113的示意图170。示意图170由简单器件结构113的俯视图产生，并且示出了器件区域101、器件区域102、保护环110和保护环112与互连段107a-107c的电连接。示意图150类似于示意图170，除了示意图170包括由N区域115a-115e和P区域116a-116e形成的附加的二极管D11-D15。例如，二极管D11串联在二极管D1和D2之间，使得二极管D1和D11以背对背布置定位；在背对背布置中，D11的阳极(即，P区域116a)与D1的阳极(即，P区域106a)相邻(即，耦合)。将二极管以背对背布置放置可以允许二极管D1-D15中的一个或多个对于施加的电压的正偏移(excursion)和负偏移二者以反向偏压运行。例如，当器件区域101和器件区域102之间的施加的电压为正时，则二极管D1-D10可以被反向偏置，而二极管D11-D15被正向偏置(即，以正向偏压运行)；并且当施加的电压为负时，则二极管D11-D15可以被反向偏置，而二极管D1-D10被正向偏置。
图2A例示了根据第一实施方案的保护环段210的俯视图200；并且图2B例示了根据图2A的实施方案的保护环段210的侧透视图220。俯视图200将保护环段210示出为具有一尺寸WGR(例如，0.5微米)，并且示出了二极管D20、D22在保护环段210内的形成。如所例示的，二极管D20可以由夹在P区域206b和N区域205b之间的宽度WI的本征区域形成，并且因此，二极管D20可以被称为PIN(p型、本征、n型)二极管。二极管D22也被示出为具有PIN结构，该PIN结构具有P区域206a和N区域205a。
如上文所讨论的，N区域205a、205b和P区域206a、206b可以是植入区域和/或扩散区域。虽然保护环(即，保护环段210)可以是未掺杂(即，本征)多晶硅，但是在其他实施方案中，保护环(即，保护环段210)也可以是相对于N区域205a、205b和P区域206a、206b的掺杂浓度而轻掺杂的。
俯视图200还例示了宽度WI的本征(或轻掺杂)多晶硅材料的左侧的P区域206b的宽度WP和右侧的N区域205b的宽度WN。在一个实施方案中，宽度WP、WN和WI可以由关键尺寸和/或设计规则来决定；例如，宽度WP和宽度WN可以具有零点一八(0.18)微米和五微米之间的值，并且宽度WI可以具有零微米和五微米之间的值。
图2C例示了根据第二实施方案的保护环段210的俯视图230；并且图2D例示了根据图2C的实施方案的保护环段210的侧透视图240。在第二实施方案中，N区域205a、205b和P区域206a、206b被并置以形成PN结二极管，而不是如图2A和图2B中所绘制的PIN二极管。
图2E例示了根据第三实施方案的保护环段252的俯视图250；并且图2F例示了根据图2E的实施方案的保护环段252的侧透视图260。在第三实施方案中，分别使用N区域215b和N区域215a在保护环段252中形成二极管D25和二极管D26。如所例示的，在植入和/或扩散N区域215a、215b之前，保护环段252可以是掺杂的p型(P)多晶硅。此外，俯视图250例示了也可以由关键尺寸和/或设计规则决定的N区域215b的宽度WN。
图2G例示了根据第四实施方案的保护环段272的俯视图270；并且图2H例示了根据图2G的实施方案的保护环段272的侧透视图280。在第四实施方案中，分别使用P区域225b和P区域225a在保护环段272中形成二极管D27和二极管D28。如所例示的，在植入和/或扩散P区域225a、225b之前，保护环段272可以是掺杂的n型(N)多晶硅。此外，俯视图270例示了也可以由关键尺寸和/或设计规则决定的P区域225b的宽度WP。
图3A例示了根据一实施方案的简单器件结构300的简化俯视示意图。该简化俯视示意图描绘了保护环310-313、互连段340-345、器件区域301、302以及二极管阵列330。该简化俯视示意图将保护环310-313示出为具有曲线弧的线并且将互连段340-345示出为连接的线，以易于呈现；并且虽然简单器件结构示出了具有四个保护环310-313的一实施方案，但是根据需要可以存在多于或少于四个保护环310-313以覆盖器件区域301和器件区域302之间的表面区域。
还如所例示的，互连段340-345在器件区域301和器件区域302之间串联耦合保护环310-313。例如，二极管阵列330的二极管D33被放置在保护环312内，并且具有通过互连段342电耦合到保护环311的阴极。
在运行期间，器件区域301和器件区域302之间的施加的电压可以沿着串联连接的保护环310-313分布，使得移动和/或静止表面电荷不导致击穿电压漂移。二极管阵列330可以使用如上文关于图1A至图2H的实施方案所描述的N区域和P区域来放置；并且二极管可以凭借串联连接的保护环310-313而处于串联。
图3B例示了根据另一实施方案的简单器件结构360的简化俯视示意图。简单器件结构360类似于器件结构300，除了简单器件结构360使用具有以与图3A中所示出的二极管相反的方向定向的二极管的二极管阵列331。例如，二极管D34被定向为使得其阳极通过互连段342与保护环311电耦合。将二极管阵列331放置成二极管以相反的方向定向可以有利地允许器件以符号与器件结构300使用的施加的电压相反的施加的电压来运行。
图3C例示了根据另一实施方案的简单器件结构370的简化俯视示意图。简单器件结构370类似于器件结构300和器件结构360，除了简单器件结构370使用具有在两个方向上定向的二极管的二极管阵列332。例如，二极管D35、D36和D37被放置成二极管D36的方向与二极管D35和D37的方向相反；并且如所例示的，D35和D36被定位为背对背二极管(即，D35和D36的阳极电耦合)。
图4A例示了根据一实施方案的器件横截面400。器件横截面400的实施方案可以类似于横截面143，除了器件横截面400示出了与具有栅极控制的功率器件(例如，LDMOS)相关的更多细节。器件横截面400包括P层432、N漂移区域430、器件区域401、器件区域402、多晶硅栅极406、STI沟槽421-423、保护环410-412、欧姆接触405和欧姆接触407。
如所例示的，器件区域402可以是p型(P)区域。还如所例示的，器件区域402包括P+区域403和N+区域404。关于形成功率器件(例如，LDMOS)，具有P+区域403的器件区域402可以形成本体(body)；并且通过欧姆接触405可以有助于与本体的电接触。具有在下面的氧化物460(即，栅极氧化物)的多晶硅栅极406可以在功能上形成栅极；并且当栅极电压被施加到多晶硅栅极406时，可以在与N+区域404(即，源极)相邻的器件区域402中控制沟道(即，N沟道)。如所示出的，欧姆接触405可以将N+区域404和P+区域403电耦合在一起以形成源极/本体(S/B)连接。
还如所例示的，器件区域401可以是重掺杂n型(N+)区域。关于形成功率器件(例如，LDMOS)，具有器件区域401的N漂移区域430可以形成漏极(DR)；并且通过欧姆接触407可以有助于与漏极的电接触。当栅极电压被施加到栅极406以实现沟道时，电流可以在漏极和源极之间横向流动穿过N漂移区430。替代地，当栅极电压被施加到栅极406以形成势垒时，对于小于临界场的电场，可以在N漂移区域430两端维持电压。
根据本文的教导，当保护环410-412包括PN结时，覆在STI沟槽421-423上面的保护环410-412可以有利地增强在N漂移区域430两端维持的电压并且提高最大击穿电压。最大击穿电压可以通过在器件区域401和器件区域402之间散布电场来提高；并且根据本文的教导，可以形成PN结用于反向偏压运行。在保护环410-412中形成PN结使得它们中的一个或多个以反向偏压运行可以有利地增强器件击穿而不影响器件性能。例如，如下文将在图4C中进一步例示的，具有以反向偏压运行的二极管，保护环410-412可以有利地分布电压而不显著地影响反向泄漏电流。
如上文所讨论的，在一些实施方案中，可以基于制程定义的关键尺寸和间隔规则(例如，OD层要求和/或关键尺寸)选择保护环410-412以及在下面的STI沟槽421-423的数目和/或密度；并且虽然图4A例示了根据一实施方案的器件横截面400——示出了具有在三个保护环410-412下面的三个STI沟槽421-423的N漂移区域430，但是其他配置是可能的。例如，基于N漂移区域430的尺寸，可以存在在三个保护环410-412下面的多于或少于三个STI沟槽421-423。可以基于期望的击穿电压选择N漂移区域430的尺寸。
此外，如本领域普通技术人员可以理解的，功率器件可以使用相反的极性类型来形成。例如，LDMOS可以被形成为具有P漂移区域而非N漂移区域430的P沟道器件。
图4B例示了根据另一实施方案的器件横截面450。器件横截面450的实施方案类似于器件横截面400的实施方案，除了制程使用场氧化物446代替STI沟槽421-423。例如，可以在使用LOCOS制程配方的CMOS制程中形成场氧化物446。相对于栅极氧化物434，场氧化物446可以具有更高的电介质击穿强度；并且保护环440-442可以与保护环410-412一样被放置以在N漂移区域430的表面处和/或附近散布电场。此外，根据本文的教导，当保护环440-442包括PN结时，覆在场氧化物446上面的保护环440-442可以有利地增强在N漂移区域430两端维持的电压并且提高最大击穿电压。
此外，如上文所讨论的，在一些实施方案中，可以基于与LOCOS制程配方相关的制程定义的关键尺寸和间隔规则选择保护环440-442的数目和/或密度。此外，与器件横截面400的实施方案一样，器件横截面450的实施方案不应被认为是限制性的。例如，可以存在多于和/或少于三个保护环440-442；并且相反极性的功率器件(例如，P型LDMOS)也可以是可能的。
图4C例示了对应于器件的一实施方案的示意图470。例如，该实施方案可以是如由图4A的横截面400和/或图4B的横截面450描绘的功率器件(例如，LDMOS)。示意图470的实施方案包括具有栅极G、漏极DR和连接的源极/本体S/B的LDMOS 471。参考图4A和/或图4B，栅极G可以对应于多晶硅栅极406和/或多晶硅栅极446；漏极DR可以对应于并且包括通过欧姆接触407电耦合的区域(例如，器件区域401)，并且源极/本体S/B可以对应于并且包括通过欧姆接触405电耦合的连接区域(例如，N+区域404和P+区域403)。
如所例示的，该实施方案可以包括二极管阵列472，该二极管阵列472与LDMOS 471的漏极DR和连接的源极/本体S/B并联电连接。二极管阵列472包括多个串联连接的二极管D41-D50，所述二极管D41-D50可以对应于放置(例如，扩散)在保护环410-412和/或保护环440-442内的PN结。如所示出的，二极管D41的阴极(例如，保护环的N区域)电连接到LDMOS471的漏极DR；并且二极管D50的阳极(例如，保护环的P区域)电连接到LDMOS 471的源极/本体S/B。
还如所例示的，LDMOS 471的连接的源极/本体S/B电耦合(即，参考)到接地GND；并且以此方式，漏极到源极电压VDS和栅极到源极电压VGS可以同样参考接地GND。如所例示的，漏极到源极电压VDS和栅极到源极电压VGS分别耦合到LDMOS 471的漏极DR和栅极G。当栅极到源极电压VGS小于LDMOS 471的阈值电压(例如，二伏特)时，漏极到源极电流IDS可以理想地被限制到非常低的值(例如，大约和/或小于一微安培)。替代地，当栅极到源极电压VGS大于LDMOS 471的阈值电压时，则漏极到源极电流IDS可以理想地是大的(例如，大约数安培)。
根据本文的教导，二极管阵列472可以被形成在保护环(例如，保护环410-412和/或保护环440-442)内并且与LDMOS 471电耦合，使得保护环减轻击穿电压漂移而不干扰器件运行和/或特性。例如，二极管D41-D50串联电连接，使得当VDS大于零时，二极管D41-D50以反向偏压运行。二极管D41-D50的数目可以被选择，使得反向泄漏电流IL相对于漏极到源极电流IDS的断开状态值为低的。IDS的断开状态值可以对应于栅极到源极电压VGS小于阈值电压(例如，二伏特)的状况。例如，二极管D41-D50的数目可以被选择，使得当栅极到源极电压小于针对漏极到源极电压VDS的指定值(例如，七百伏特)的阈值电压时，反向泄漏电流IL大体上为零和/或显著小于漏极到源极电流IDS。
图4D例示了对应于器件的另一实施方案的示意图480。该器件也可以是如由图4A的横截面400和/或图4B的横截面450描绘的功率器件，除了二极管阵列473替换了二极管阵列472。与二极管阵列472不同，二极管阵列473包括串联耦合的二极管D41-D46以及以相反方向定向的二极管D51-D55。例如，二极管D41和二极管D51以背对背布置电耦合。还如所例示的，二极管D41的阴极电耦合到LDMOS 471的漏极DR并且二极管D55的阴极电耦合到LDMOS471的源极/本体S/B。因此，当漏极到源极电压VDS大于零时，则二极管D41-D46可以反向偏压运行以限制泄漏电流IL。此外，当漏极到源极电压VDS小于零时，则二极管D51-D55也可以通过以反向偏压运行来有利地限制泄漏电流IL。
图5A例示了根据一实施方案的器件横截面500。器件横截面500的该实施方案也可以类似于横截面143，除了器件横截面500示出了与功率器件相关的更多细节，其中栅极可以由结(例如，JFET)形成。器件横截面500包括P层532、N漂移区域530、器件区域501、器件区域502、阱区域503、STI沟槽521-523、保护环510-512、欧姆接触505、欧姆接触507、欧姆接触509以及表面氧化物560。
如所例示的，器件区域502和阱区域503可以是p型(P)区域。器件区域502可以包括P+区域504以与欧姆接触505电耦合；并且阱区域503可以包括P+区域508以与欧姆接触509电耦合。此外，N漂移区域包括在器件区域502和阱区域503之间的N+区域506；并且如所示出的，器件区域501还可以是重掺杂n型(N+)区域。
关于形成功率器件(例如，JFET)，器件区域502、P+区域504和欧姆接触505可以在电学上起JFET栅极(G)的一部分的作用；并且阱区域503、P+区域508和欧姆接触509可以在电学上起JFET栅极(G)的一部分的作用。此外，N+区域506可以与欧姆接触507电耦合，以在电学上起源极(S)的作用；并且具有器件区域501和其欧姆接触514的N漂移区域可以在电学上起漏极(DR)的作用。根据半导体器件物理(semiconductor device physics)，来自源极(例如，N+区域506)的电子电流可以由在欧姆接触505、509处电耦合的栅极电压来控制。阱区域503和器件区域502可以响应于栅极电压而创建耗尽区域和/或夹断区域(pinchedregion)，以控制(即，以选通)在N漂移区域530内横向流动的电子电流。当栅极电压被施加到栅极以形成势垒时，对于小于临界场的电场，可以在N漂移区域530两端维持电压。
根据本文的教导，当保护环510-512包括PN结时，覆在STI沟槽521-523上面的保护环510-512可以有利地增强在N漂移区域530两端维持的电压并且提高最大击穿电压。最大击穿电压可以通过在器件区域501和器件区域502之间散布电场来提高；并且根据本文的教导，可以形成PN结用于反向偏压运行。在保护环510-512中形成PN结使得它们中的一个或多个以反向偏压运行可以有利地增强器件击穿而不影响器件性能。例如，如下文将在图5C中进一步例示的，具有以反向偏压运行的二极管，保护环510-512可以有利地分布电压而不显著地影响反向泄漏电流。
如上文所讨论的，在一些实施方案中，可以基于制程定义的关键尺寸和间隔规则(例如，OD层要求)选择保护环510-512以及在下面的STI沟槽521-523的数目和/或密度；并且虽然图5A例示了根据一实施方案的器件横截面500——示出了具有在三个保护环510-512下面的三个STI沟槽521-523的N漂移区域530，但是其他配置是可能的。例如，基于N漂移区域530的尺寸，可以存在在三个保护环510-512下面的多于或少于三个STI沟槽521-523。基于期望的击穿电压，可以选择N漂移区域530中的一个或多个尺寸。
此外，如本领域普通技术人员可以理解的，功率器件可以使用相反的极性类型来形成。例如，JFET可以被形成在P漂移区域而不是N漂移区域530中。
图5B例示了根据另一实施方案的器件横截面550。器件横截面550的实施方案类似于器件横截面500的实施方案，除了制程使用场氧化物546代替STI沟槽521-523。例如，可以使用LOCOS制程配方在CMOS制程中形成场氧化物546。相对于横截面500的表面氧化物560，场氧化物546可以具有更高的电介质击穿强度；并且保护环570-572可以与保护环510-512一样被放置，以在N漂移区域530的表面处和/或附近散布电场。此外，根据本文的教导，当保护环570-572包括PN结时，覆在场氧化物546上面的保护环570-572可以有利地增强在N漂移区域530两端维持的电压并且提高最大击穿电压。
此外，如上文所讨论的，在一些实施方案中，可以基于与LOCOS制程配方相关的制程定义的关键尺寸和间隔规则选择保护环570-572的数目和/或密度。此外，与器件横截面500的实施方案一样，器件横截面550的实施方案不应被认为是限制性的。例如，可以存在多于和/或少于三个保护环570-572；并且相反极性的功率器件也可以是可能的。
图5C例示了对应于器件的一实施方案的示意图580。例如，该实施方案可以是如由图5A的横截面500和/或图5B的横截面550描绘的功率器件(例如，JFET)。示意图580的实施方案包括具有栅极G、漏极DR和源极S的JFET 581。参考图5A和/或图5B，栅极G可以对应于并且包括由欧姆接触505、509耦合的区域(例如，器件区域502和阱区域503)；漏极DR可以对应于并且包括由欧姆接触514电耦合的区域(例如，器件区域501)，并且源极S可以对应于并且包括由欧姆接触507电耦合的区域(例如，N+区域506)。
如所例示的，该实施方案可以包括二极管阵列582，该二极管阵列582与JFET 581的漏极DR和栅极G并联电连接。二极管阵列582包括多个串联连接的二极管D61-D71，所述二极管D61-D71可以对应于放置(例如，扩散)在保护环510-512和/或保护环570-572内的PN结。如所示出的，二极管D61的阴极(例如，保护环的N区域)电连接到JFET 581的漏极DR；并且二极管D71的阳极(例如，保护环的P区域)电连接到JFET 581的栅极G。
还如所例示的，JFET 581的栅极电耦合到(即，参考)接地GND；并且以此方式，漏极到源极电压VDS和源极到栅极电压VSG可以同样参考接地GND。如所例示的，漏极到源极电压VDS和源极到栅极电压VSG分别耦合到JFET 581的漏极DR和源极S。当源极到栅极电压VSG超过JFET 581的夹断(pinch-off)电压(例如，四伏特)时，漏极到源极电流IDS可以理想地被限制到非常低的值(例如，大约和/或小于一微安培)。替代地，当源极到栅极电压VSG大于JFET 581的夹断电压时，则漏极到源极电流IDS可以理想地是大的(例如，大约数安培)。
根据本文的教导，二极管阵列582可以被形成在保护环(例如，保护环510-512和/或保护环570-572)内并且与JFET 581电耦合，使得保护环减轻击穿电压漂移而不干扰器件运行和/或特性。例如，二极管D61-D71串联电连接，使得当VDS大于零时，二极管D61-D71以反向偏压运行。二极管D61-D71的数目可以被选择，使得反向泄漏电流IL相对于漏极到源极电流IDS的断开状态值为低的。IDS的断开状态值可以对应于源极到栅极电压VSG大于夹断电压(例如，四伏特)的状况。例如，二极管D61-D71的数目可以被选择，使得当源极到栅极电压超过针对漏极到源极电压VDS的指定值(例如，七百伏特)的夹断电压时，反向泄漏电流IL大体上为零(例如，十分之一和/或一百分之一微安培)和/或显著小于漏极到源极电流IDS(例如，一微安培)。
图5D例示了对应于器件的另一实施方案的示意图590。该器件也可以是如由图5A的横截面500和/或图5B的横截面550描绘的功率器件，除了二极管阵列592替换了二极管阵列582。与二极管阵列582不同，二极管阵列592包括串联耦合的二极管D61-D66以及以相反方向定向的二极管D72-D76。例如，二极管D61和二极管D72以背对背布置电耦合。还如所例示的，二极管D61的阴极电耦合到JFET 581的漏极DR并且二极管D76的阴极电耦合到JFET581的栅极G。因此，当漏极到源极电压VDS大于零时，则二极管D61-D66可以反向偏压运行以限制泄漏电流IL。此外，当漏极到源极电压VDS小于零时，则二极管D72-D76也可以反向偏压运行。
图6A例示了根据一实施方案的用于通过器件区域601、602为保护环路径610规定路线的简化布局600。器件区域601、602可以对应于前述器件区域中的任何一个；例如，器件区域601可以对应于器件区域401和/或器件区域501，并且器件区域602可以对应于器件区域402和/或器件区域502。举例来说，参考图4A和/或图4B，器件区域601可以对应于具有漏极指状物603a-603c(即，延伸部)的漏极(DR)；并且器件区域602可以对应于具有源极/本体S/B指状物604a-604b的源极/本体(S/B)区域。此外，为清楚起见，保护环路径610由具有曲线段的单个路径线例示，并且以示出二极管阵列612和连接区域613可以位于简化布局600中的何处。
根据本文的教导，二极管阵列612可以位于保护环路径610中的任何部分中，并且为了易于例示，二极管阵列612被示出为沿着保护环路径610的一直线部分形成。此外，根据本文的教导，连接区域613可以位于保护环路径610中的任何部分中；例如，如所例示的，连接区域613可以被形成在保护环路径610的一曲线部分中。
图6B例示了根据一实施方案的二极管阵列612的简化布局放大图620。简化布局放大图620可以对应于简化布局600中所示出的漏极指状物603b和源极指状物604b之间的保护环路径610的放大图。然而，在简化布局放大图620中，简化布局600的保护环路径610由保护环621-623替换，所述保护环621-623由逆时针方向的有向线(directed line)和曲线段示意性地表示。保护环621-623可以用多晶硅形成，该多晶硅被沉积和图案化在器件区域601和器件区域602之间定义的漂移区域的表面处。例如，保护环621-623由漂移区域长度标记611被示出为在尺寸WD(即，漂移区域长度)的漂移区域上方遵循逆时针方向。
根据本文的教导，可以使用标准制程技术(例如，如在附图的图2A-图2H中所描述的植入区域和扩散区域)在保护环621-623内形成二极管。例如，保护环621包括多个二极管，所述多个二极管包括二极管D81-D82。此外，保护环622包括多个二极管，所述多个二极管包括二极管D83-D84；并且保护环623包括多个二极管，所述多个二极管包括二极管D85-D86。
虽然简化布局放大图620示出了具有三个保护环621-623的一实施方案，但是根据尺寸WD(即，漂移区域长度)的值，保护环的数目可以是更多或更少。根据本文的教导，保护环的数目可以被选择以满足制程关键尺寸和/或OD层要求。例如，当在亚微米(例如，0.35微米)CMOS制程中实施时，尺寸WD可以是六十微米用以满足击穿电压(例如，七百二十五伏特)；并且保护环621-623的数目可以在五十和七十之间。
图6C例示了根据另一实施方案的二极管阵列612的简化布局放大图620。图6C的实施方案类似于图6B的实施方案，除了二极管阵列612包括用于背对背二极管布置的附加的二极管。
图6D例示了根据一实施方案的连接区域613的简化布局放大图650。简化布局放大图650可以对应于围绕漏极指状物603b的一曲线部分的保护环路径610的放大图。然而，在简化布局放大图650中，简化布局600的保护环路径610再次由保护环621-623替换，所述保护环621-623由顺时针方向的有向线和曲线段示意性地表示。
根据本文的教导，连接区域613可以提供电连接，使得二极管(例如，二极管D81-D86)串联连接(参见，例如，串联连接的二极管阵列472、473、582、和/或592)。例如，连接区域613将互连段641-645示意性地例示为串联耦合保护环621-623。例如，参考二极管阵列612，互连段641可以将器件区域602电耦合到保护环621，使得二极管D81的阳极电耦合到器件区域602(例如，源极/本体S/B)。类似地，互连段644可以将保护环622电耦合到保护环623，使得二极管D84的阴极与二极管D85的阳极串联连接(即，电耦合)；并且互连段645可以将保护环623电耦合到器件区域601，使得二极管D86的阴极电耦合到器件区域601(例如，漏极DR)。还如所例示的，二极管D82的阴极可以跟随至互连段642，该互连段642可以电耦合到一随后的保护环；并且如所例示的，为了串联连接多个保护环621-623，可以存在多于或少于四个互连段。
图7例示了根据一实施方案的用于放置具有二极管的保护环的方法700。步骤702可以对应于确定用于满足最大器件电压(即，击穿电压)的漂移扩散尺寸WD(例如，简化布局放大图620的尺寸WD)。步骤704可以对应于确定保护环的数目(例如，保护环621-623的数目)以满足OD密度要求。例如，在亚微米(例如，0.35微米)制程中，尺寸WD可以是六十到七十微米以满足大约七百五十伏特的击穿电压要求；并且为了满足OD密度要求，保护环(例如，多晶硅保护环)的数目可以在五十和七十之间。下一个步骤706可以对应于基于最大电压确定二极管的数目。根据本文的教导，二极管的数目(例如，串联连接的二极管D41-D50、二极管D51-D51、二极管D81-D86的数目)可以被选择，使得二极管的泄漏电流(例如，泄漏电流IL)显著小于断开状态的漏极到源极电流IDS(参见，例如，附图的图4C、图4D、图5C、图5D中的任何一个)。
图8例示了根据一实施方案的用于放置具有扩散二极管的保护环的方法800。步骤802可以对应于在第一器件区域(例如，器件区域101)和第二器件区域(例如，器件区域102)之间放置保护环(例如，保护环112)。步骤804可以对应于提供具有第一极性类型(例如，N区域105f)的第一掺杂。步骤806可以对应于提供具有第二极性类型(例如，P区域106f)的第二掺杂以形成二极管(例如，由P区域106f与N区域105f形成的PN结)。步骤808可以对应于连接保护环(例如，保护环112)使得至少一个二极管以反向偏压运行。如上文所描述的，所述至少一个二极管可以具有小于断开状态的漏极到源极电流IDS的泄漏电流IL。
如本文所呈现的，本教导的一个方面是一种半导体器件(例如，如本文所描述的功率器件、LDMOS、和/或JFET)。所述半导体器件包括第一器件区域(例如，器件区域101、301、401、501、和/或601)和第二器件区域(例如，器件区域102、302、402、502、和/或602)。所述半导体器件还包括在所述第一器件区域和所述第二器件区域之间的漂移区域(例如，N漂移区域150、430、和/或530)以及至少一个保护环(例如，保护环110、112、410-412、440-442、510-512、570-572、和/或621-623)。所述至少一个保护环包括至少一个二极管(例如，二极管D1-D15、D20、D22、D25-D27和/或D28)。所述至少一个二极管电耦合在所述第一器件区域和所述第二器件区域之间。所述半导体器件可以接收所述第一器件区域和所述第二器件区域之间的电压(例如，漏极到源极电压VDS)。所述至少一个二极管被配置为响应于所述电压而提供泄漏电流(即，以泄漏电流运行)；并且所述至少一个保护环被配置为支持响应于所述电压的所述漂移区域内的电场。根据本文的教导，低泄漏电流可以有利地增强电场散布，而不有害地影响现有的(即，常规的)半导体器件性能；并且增强的电场散布进而可以降低击穿电压漂移。
在另一个方面，一种功率半导体器件包括第一器件区域、第二器件区域和多个保护环。所述第一器件区域(例如，器件区域101)和所述第二器件区域(例如，器件区域102)由漂移区域(例如，N漂移区域150)分隔。所述多个保护环(例如，保护环110、112)被设置在所述漂移区域上方，并且被串联电耦合在所述第一器件区域和所述第二器件区域之间。例如，附图的图1C示出了使用互连段107a-107c对保护环110、112的串联耦合。所述保护环中的至少一个(例如，保护环110)包括多个二极管(例如，附图的图1F的二极管D1-D4)。所述多个保护环被配置为散布所述漂移区域内的电场。所述电场可以被散布在所述漂移区域的表面处或附近，以减轻所述漂移区域的表面处的移动电荷和/或固定电荷的有害影响。
如在附图的图1F和图1G中所示出的，所述多个保护环可以包围(即，环绕)所述第一器件区域；并且所述第二器件区域可以包围(即，环绕)所述多个保护环。
如在附图的图4C、图4D、图5C、和图5D中所示出的，所述多个二极管可以形成串联二极管阵列(例如，二极管阵列472、473、582、592)。所述多个二极管可以包括至少一个PIN二极管(例如，附图的图2A中的二极管D20)。所述串联二极管阵列可以被配置为提供泄漏电流(例如，泄漏电流IL)。
对本公开内容的所例示的实施例的以上描述，包括摘要中所描述的内容，并非意在是穷举的或是对所公开的确切形式的限制。虽然出于例示性目的在本文中描述了用于增强功率半导体器件中的击穿电压的耦合式多晶硅保护环的具体实施方案和制作步骤，但是在不脱离本公开内容的更广泛的精神和范围的情况下，各种等同改型是可能的。实际上，应理解，提供具体示例制程配方和器件横截面是用于解释的目的，并且根据本文的教导，也可以在其他实施方案和实施例中采用具有更多或更少步骤的其他配方。
实施例
尽管在所附权利要求书中限定了本文的教导，但是应理解，也可以根据以下实施例限定本公开内容：
1.一种半导体器件，包括：
第一器件区域；
第二器件区域；
漂移区域，所述漂移区域位于所述第一器件区域和所述第二器件区域之间；以及
至少一个保护环，所述至少一个保护环包括电耦合在所述第一器件区域和所述第二器件区域之间的至少一个二极管；
其中所述半导体器件被配置为接收所述第一器件区域和所述第二器件区域之间的电压，
其中所述至少一个二极管被配置为响应于所述电压而提供泄漏电流，并且
其中所述至少一个保护环被配置为支持响应于所述电压的所述漂移区域内的电场。
2.根据实施例1所述的半导体器件，其中所述半导体器件包括横向扩散金属氧化物场效应晶体管(LDMOS)。
3.根据前述实施例中任一个所述的半导体器件，其中所述半导体器件包括结型场效应晶体管(JFET)。
4.根据前述实施例中任一个所述的半导体器件，其中所述至少一个保护环包括多晶硅。
5.根据前述实施例中任一个所述的半导体器件，其中所述至少一个二极管包括串联电耦合的多个二极管。
6.根据前述实施例中任一个所述的半导体器件，其中所述至少一个二极管是p型、本征、n型(PIN)二极管。
7.根据前述实施例中任一个所述的半导体器件，其中所述至少一个保护环被设置在场氧化物上。
8.根据前述实施例中任一个所述的半导体器件，其中所述至少一个二极管包括：
第一二极管，所述第一二极管被配置为响应于所述电压而以反向偏压运行；以及
第二二极管。
9.根据前述实施例中任一个所述的半导体器件，其中所述第二二极管被配置为响应于所述电压而以反向偏压运行。
10.根据前述实施例中任一个所述的半导体器件，其中所述第二二极管被配置为响应于所述电压而以正向偏压运行。
11.根据前述实施例中任一个所述的半导体器件，其中所述第一器件区域是具有第一极性类型的漏极区域。
12.根据前述实施例中任一个所述的半导体器件，其中所述第一极性类型是n型。
13.根据前述实施例中任一个所述的半导体器件，其中所述第二器件区域是具有与所述第一极性类型相反的第二极性类型的本体区域。
14.根据前述实施例中任一个所述的半导体器件，其中所述第二极性类型是p型。
15.根据前述实施例中任一个所述的半导体器件，其中所述至少一个保护环包括第一保护环。
16.根据前述实施例中任一个所述的半导体器件，
其中所述漂移区域包括第一浅沟槽隔离(STI)沟槽；并且
其中所述第一保护环被设置在所述第一STI沟槽的氧化物上。
17.根据前述实施例中任一个所述的半导体器件，
其中所述至少一个保护环包括第二保护环；
其中所述漂移区域包括第二STI沟槽；并且
其中所述第二保护环被设置在所述第二STI沟槽的氧化物上。
18.根据前述实施例中任一个所述的半导体器件，其中所述第二STI沟槽与所述第一STI沟槽分隔开一氧化物密度(OD)层关键尺寸。
19.一种功率半导体器件，包括：
由漂移区域分隔的第一器件区域和第二器件区域；以及
多个保护环，所述多个保护环被设置在所述漂移区域上方并且被串联电耦合在所述第一器件区域和所述第二器件区域之间；
其中所述多个保护环中的至少一个包括多个二极管，并且
其中所述多个保护环被配置为散布所述漂移区域内的电场。
20.根据实施例19所述的功率半导体器件，其中所述多个保护环包围所述第一器件区域并且所述第二器件区域包围所述多个保护环。
21.根据前述实施例中任一个所述的功率半导体器件，其中所述电压大于三百伏特。
22.根据前述实施例中任一个所述的功率半导体器件，其中所述第一器件区域是n型，所述第二器件区域是p型，并且所述漂移区域是n型。
23.根据前述实施例中任一个所述的功率半导体器件，其中所述功率半导体器件是横向扩散金属氧化物场效应晶体管(LDMOS)。
24.根据前述实施例中任一个所述的功率半导体器件，其中所述功率半导体器件是结型场效应晶体管(JFET)。
25.根据前述实施例中任一个所述的功率半导体器件，其中所述多个二极管在所述第一器件区域和所述第二器件区域之间形成串联二极管阵列。
26.根据前述实施例中任一个所述的功率半导体器件，其中所述多个二极管包括至少一个p型、本征、n型(PIN)二极管。
27.根据前述实施例中任一个所述的功率半导体器件，其中所述串联二极管阵列被配置为提供所述泄漏电流。
28.根据前述实施例中任一个所述的功率半导体器件，其中所述串联二极管阵列被配置为通过所述电压被反向偏置。
29.根据前述实施例中任一个所述的功率半导体器件，其中所述串联二极管阵列包括：
第一二极管，所述第一二极管被配置为通过所述电压被反向偏置。
30.根据前述实施例中任一个所述的功率半导体器件，其中所述串联二极管阵列包括：
第二二极管，所述第二二极管被配置为通过所述电压被正向偏置。
31.根据前述实施例中任一个所述的功率半导体器件，其中所述多个保护环包括：
至少一个直线段；以及
至少一个曲线段。
32.根据前述实施例中任一个所述的功率半导体器件，其中所述多个二极管包括扩散在所述至少一个直线段内的至少一个二极管。
33.根据前述实施例中任一个所述的功率半导体器件，其中所述多个二极管包括扩散在所述至少一个曲线段内的至少一个二极管。

Claims (33)

1.一种半导体器件，包括：
第一器件区域；
第二器件区域；
漂移区域，所述漂移区域位于所述第一器件区域和所述第二器件区域之间；以及
至少一个保护环，所述至少一个保护环包括电耦合在所述第一器件区域和所述第二器件区域之间的至少一个二极管；
其中所述半导体器件被配置为接收所述第一器件区域和所述第二器件区域之间的电压，
其中所述至少一个二极管被配置为响应于所述电压而提供泄漏电流，并且
其中所述至少一个保护环被配置为支持响应于所述电压的所述漂移区域内的电场。
2.根据权利要求1所述的半导体器件，其中所述半导体器件包括横向扩散金属氧化物场效应晶体管(LDMOS)。
3.根据权利要求1所述的半导体器件，其中所述半导体器件包括结型场效应晶体管(JFET)。
4.根据权利要求1所述的半导体器件，其中所述至少一个保护环包括多晶硅。
5.根据权利要求1所述的半导体器件，其中所述至少一个二极管包括串联电耦合的多个二极管。
6.根据权利要求1所述的半导体器件，其中所述至少一个二极管是p型、本征、n型(PIN)二极管。
7.根据权利要求1所述的半导体器件，其中所述至少一个保护环被设置在场氧化物上。
8.根据权利要求1所述的半导体器件，其中所述至少一个二极管包括：第一二极管，所述第一二极管被配置为响应于所述电压而以反向偏压运行；以及，第二二极管。
9.根据权利要求8所述的半导体器件，其中所述第二二极管被配置为响应于所述电压而以反向偏压运行。
10.根据权利要求8所述的半导体器件，其中所述第二二极管被配置为响应于所述电压而以正向偏压运行。
11.根据权利要求1所述的半导体器件，其中所述第一器件区域是具有第一极性类型的漏极区域。
12.根据权利要求11所述的半导体器件，其中所述第一极性类型是n型。
13.根据权利要求11所述的半导体器件，其中所述第二器件区域是具有与所述第一极性类型相反的第二极性类型的本体区域。
14.根据权利要求13所述的半导体器件，其中所述第二极性类型是p型。
15.根据权利要求1所述的半导体器件，其中所述至少一个保护环包括第一保护环。
16.根据权利要求15所述的半导体器件，
其中所述漂移区域包括第一浅沟槽隔离(STI)沟槽；并且
其中所述第一保护环被设置在所述第一STI沟槽的氧化物上。
17.根据权利要求16所述的半导体器件，
其中所述至少一个保护环包括第二保护环；
其中所述漂移区域包括第二STI沟槽；并且
其中所述第二保护环被设置在所述第二STI沟槽的氧化物上。
18.根据权利要求17所述的半导体器件，其中所述第二STI沟槽与所述第一STI沟槽分隔开一氧化物密度(OD)层关键尺寸。
19.一种功率半导体器件，包括：
由漂移区域分隔的第一器件区域和第二器件区域；以及
多个保护环，所述多个保护环被设置在所述漂移区域上方并且被串联电耦合在所述第一器件区域和所述第二器件区域之间；
其中所述多个保护环中的至少一个包括多个二极管，并且
其中所述多个保护环被配置为散布所述漂移区域内的电场。
20.根据权利要求19所述的功率半导体器件，其中所述多个保护环包围所述第一器件区域并且所述第二器件区域包围所述多个保护环。
21.根据权利要求19所述的功率半导体器件，其中所述电压大于三百伏特。
22.根据权利要求19所述的功率半导体器件，其中所述第一器件区域是n型，所述第二器件区域是p型，并且所述漂移区域是n型。
23.根据权利要求19所述的功率半导体器件，其中所述功率半导体器件是横向扩散金属氧化物场效应晶体管(LDMOS)。
24.根据权利要求19所述的功率半导体器件，其中所述功率半导体器件是结型场效应晶体管(JFET)。
25.根据权利要求19所述的功率半导体器件，其中所述多个二极管在所述第一器件区域和所述第二器件区域之间形成串联二极管阵列。
26.根据权利要求25所述的功率半导体器件，其中所述多个二极管包括至少一个p型、本征、n型(PIN)二极管。
27.根据权利要求25所述的功率半导体器件，其中所述串联二极管阵列被配置为提供所述泄漏电流。
28.根据权利要求25所述的功率半导体器件，其中所述串联二极管阵列被配置为通过所述电压被反向偏置。
29.根据权利要求25所述的功率半导体器件，其中所述串联二极管阵列包括：
第一二极管，所述第一二极管被配置为通过所述电压被反向偏置。
30.根据权利要求29所述的功率半导体器件，其中所述串联二极管阵列包括：
第二二极管，所述第二二极管被配置为通过所述电压被正向偏置。
31.根据权利要求25所述的功率半导体器件，其中所述多个保护环包括：
至少一个直线段；以及
至少一个曲线段。
32.根据权利要求31所述的功率半导体器件，其中所述多个二极管包括扩散在所述至少一个直线段内的至少一个二极管。
33.根据权利要求31所述的功率半导体器件，其中所述多个二极管包括扩散在所述至少一个曲线段内的至少一个二极管。
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