TWI399797B - 半導體裝置及其形成方法 - Google Patents
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Description
本發明係關於半導體裝置及形成一半導體裝置之方法。
諸如金屬氧化物半導體場效電晶體(MOSFET)之半導體裝置在諸如汽車電子、電源、電信之應用中通常用為功率裝置，該等應用需要裝置在十分之一安培(A)至高達數百安培之範圍內的電流下操作。
習知地，藉由對MOSFET裝置之閘電極施加一電壓，將形成一通道，其連接源極與汲極區域以允許電流流動。一旦MOSFET裝置開啟，電流與電壓之間的關係幾乎呈線性，其意謂該裝置如同一電阻在工作。該電阻被稱為導通狀態電阻Rdson。
通常，具有低導通狀態電阻Rdson之MOSFET裝置為較佳的，因為其具有較高的電流能力。已熟知藉由增加MOSFET裝置之裝填密度(意即，每cm2
之基礎晶胞數)可減小導通狀態電阻Rdson。舉例而言，六角形MOSFET(HEXFET)裝置包含複數個晶胞，每一晶胞具有一源極區域及一六角形多晶矽閘極，且該六角形MOSFET(HEXFET)裝置具有高裝填密度，例如，每cm2
105
個六角形晶胞。歸因於大晶胞數及縱橫比(縱橫比可界定為源極區域之六角形周邊之長度與單位晶胞的面積之間的比率)，可使得HEXFET裝置之導通狀態電阻非常低。通常，晶胞之大小越小，裝填密度越高，且因而導通狀態電阻越小。因此，MOSFET裝置之許多改良旨在減小晶胞大小。
然而，隨著晶胞大小減小且裝填密度增加，MOSFET裝置之崩潰電壓減少。因此，存在減小Rdson與具有足夠高的崩潰電壓BVdss之間的折衷。
隨著晶胞大小減小，通道長度減小，直至當本體區域之耗盡層寬度變為與通道長度相當時達到一極限為止，從而在高汲極偏壓下引起影響崩潰電壓BVdss且使臨限電壓降級之穿透電流。換言之，當通道長度減小至臨界極限時，諸如減小的臨限電壓及崩潰電壓之短通道效應出現，其使裝置操作變複雜且使裝置效能降級。因此，存在一極限，在此極限以下晶胞大小便不能減小，或需要進行改良以消除或最小化短通道效應。
另外，隨著崩潰電壓BVdss降低，非箝制感應開關(UIS)能力亦降低。UIS特性與寄生雙極電晶體現象相關聯，該寄生雙極電晶體現象當汲極上之電壓充分高時在源極本體汲極結構中出現。具有較低UIS能力之裝置在寄生雙極電晶體之基極處的電阻較大，且在瞬時過載期間電晶體失效之風險增加。因此，一般慣例為藉由特徵化MOSFET裝置之UIS特性來量測該MOSFET裝置之耐用性。
因此，存在對具有減小的Rdson同時其崩潰電壓、臨限電壓或高能量能力(UIS)未降級之改良半導體裝置之需要。
根據本發明之一第一態樣，提供一種如隨附申請專利範圍之請求項1之半導體裝置。
根據本發明之一第二態樣，提供一種形成一如隨附申請專利範圍之請求項7之半導體裝置的方法。
在以下描述及在圖1－11中，特定區域被識別為具有特殊的材料、導電性及/或類型。然而，此僅為了便於解釋且並非意欲為限制性的。基於本文給出之描述，熟習此項技術者將瞭解可使用不同的半導體材料，且可改變裝置之不同區域之摻雜以便獲得不同的裝置功能。
本發明將參考包含N通道垂直MOSFET裝置之半導體裝置進行描述。應瞭解，本發明並不限於N通道垂直裝置，而同樣適用於其他半導體裝置，諸如P通道垂直MOSFET裝置、或P或N通道橫向MOSFET裝置、或絕緣閘雙極電晶體(IGBT)裝置、JFET或類似裝置。
現參看圖1，根據本發明之一較佳實施例之MOSFET裝置包含一具有一第一表面及一第二表面的n型半導體基板4。一n型磊晶層6形成在半導體基板4之第一表面上。磊晶層6之摻雜濃度小於半導體基板4之摻雜濃度。
一p型本體區域12自磊晶層6之第一表面11延伸穿過磊晶層6，通常延伸至1.5微米之深度。一p型保護區域14自磊晶層6之第一表面11延伸至本體區域12中，通常延伸至0.3微米之深度。一n型區域16自磊晶層6之第一表面11延伸至p型保護區域14中，使得p型保護區域14圍繞n型區域16(意即，在n型區域16之周圍及下面行進)，直至磊晶層6之第一表面11。n型區域16係該半導體裝置之電流電極區域。在較佳實施例中，n型區域16係MOSFET裝置之源極區域16。在圖1中所示之實施例中，半導體基板4形成裝置之汲極。一額外的p型區域18在p型保護區域14下面延伸至本體區域12中。
p型保護區域14及p型本體區域12之摻雜濃度經配置以在MOSFET裝置之延伸於源極區域16與汲極之間的通道中，在橫向方向及垂直方向上均提供一分級摻雜分佈。在與源極區域16相鄰處摻雜濃度經配置而比沿著通道進一步朝著汲極大在2至3之範圍內之因數。舉例而言，在磊晶層6之第一表面11處，p型本體區域12具有約7e17 cm－ 3
之峰值摻雜濃度，p型保護區域14具有約2e18 cm－ 3
之最大摻雜濃度，且p型區域18具有約1e20 cm－ 3
之摻雜濃度。
一場氧化層20在磊晶層6之第一表面11上延伸，且一閘極氧化層19在磊晶層6之第一表面11上延伸，延伸於本體區域12、保護區域14及源極區域16之一部分上。閘極氧化層19通常包含一厚度為0.7微米之氧化矽層(視操作電壓而定)。一絕緣閘極區域22形成在閘極氧化層19及場氧化層20上，且通常包含一經摻雜的多晶半導體材料(諸如多晶矽)。一介電層24形成在絕緣閘極區域22上。該介電層24可包含一氧化矽層或TEOS層，或可包含諸如氧化層/氮化層/氧化層之若干層。
一金屬或歐姆層28形成在介電層24上，且接觸源極區域16以形成源電極。一隔片26使金屬層28與絕緣閘極區域22隔離。
一金屬或歐姆層30形成在半導體基板4之第二表面上以形成汲電極。
在根據本發明之MOSFET之操作中，將形成一通道，其連接源極區域16與汲極(基板4)以允許電流流動。保護區域14圍繞源極區域16，且由於保護區域14之摻雜濃度比本體區域12高，故較多的p電荷載流子被立刻提供在源極區域16之邊緣周圍。此確保與不具有圍繞源極區域16之保護區域14之已知配置相比，當電流流動時源極區域16之接面處的電位障增加。隨著在源極接面處電位障增加，源極區域16與汲極之間之電場減小，且因而電壓能力，意即崩潰電壓BVdss增加。
圖2展示保護區域14對MOSFET之汲極電流Id及汲極－源極電壓Vds之特性的經量測的影響。曲線40對應於當保護區域14之摻雜劑量為5e13 cm－ 2
時，曲線42對應於當保護區域14之摻雜劑量為1e13 cm－ 2
時，且曲線44對應於無保護區域14之情況。對於由曲線42及44所表示之裝置，歸因於穿透漏電流，故未達到"實際"崩潰電壓。對於由曲線40所表示之裝置，當MOSFET之汲極－源極電壓達到崩潰電壓BVdss時，隨著在本體區域12內接近於源極區域之接面處電位障增加，在整個本體區域12上發生崩潰，而非僅在該通道於源極區域16處之邊緣處發生。此意謂保護區域14抑制穿透漏電流，且一理想的崩潰電壓反應達成，如由曲線40可見。圖2亦展示崩潰電壓隨著保護區域14之摻雜劑量增加而增加。
圍繞源極區域16之額外的保護區域14增加在源極區域16下方(意即，在通道之開始處)之摻雜分佈。此導致臨限電壓增加。如以下將論述，一低熱操作及短時驅動經使用以將源極區域16及保護區域14驅入磊晶層6中，其確保很好地控制保護區域中p電荷載流子之量。因而，由於可很好地控制臨限電壓，故晶胞大小可顯著減小而不使臨限電壓降級。
因而，當晶胞大小按比例縮小時，歸因於保護區域14減小在源極區域16之接面處之電場的事實，保護區域14消除或顯著減少短通道效應，諸如在高汲極偏壓下所感應之穿透洩漏、臨限電壓降級及崩潰電壓降低。因而，根據本發明之MOSFET裝置可按比例縮小以減小導通狀態電阻，而不使裝置效能降級。
圖3展示具有一本體電阻Rb之寄生雙極電晶體50，該寄生雙極電晶體50當汲極電壓充分高時(例如，一暫時過載情形)在源極本體汲極結構中出現。應注意，額外的p型區域18被包括，用以改良接觸電阻且避免寄生雙極電晶體被開啟。然而，此僅當不存在如以上所解釋之由於晶胞大小減小超過一極限而出現之寄生短通道效應時起作用。根據本發明之MOSFET裝置之保護區域14確保額外的p電荷載流子提供於與源極區域16之接面處(意即，在通道之開始處)，其顯著減小沿著整個本體區域12之寄生雙極電晶體50之本體電阻Rb，且因此確保當晶胞大小減小時本體區域12之電位及在UIS操作期間MOSFET裝置之能量能力的改良控制。在本體區域12中在源極區域16周圍本體電阻Rb可減小高達3之因數。
現將參看圖1－7來描述形成根據本發明之一較佳實施例之半導體裝置的方法。
如圖4中所示，n型磊晶層6在n型基板4上生長。n型基板4之摻雜濃度大於磊晶層6之摻雜濃度。諸如氧化矽層之介電層20接著形成在裝置上。藉由圖案化及蝕刻形成穿過介電層20(場氧化層20)之第一開口(未展示)，且介電層19(閘極氧化層19)在第一開口(未展示)中在磊晶層6上生長。多晶矽層22或其他類型之導電層接著(例如)藉由沈積而形成在閘極氧化層19及場氧化層20上。介電層24接著沈積在多晶矽層22上。該介電層24可包含一氧化矽層或TEOS層，或可包含諸如氧化層/氮化層/氧化層之若干層。
介電層24及多晶矽層22接著經蝕刻以提供本體開口21，本體區域12及源極區域16可經由該本體開口21而形成在磊晶層6中。該經蝕刻之多晶矽層22形成MOSFET裝置之絕緣閘極區域22。
p型本體區域12接著經由本體開口21藉由p型材料(諸如硼(B11＋))之植入或擴散而形成在磊晶層6中。較佳地，使用在5e13 cm－ 2
之範圍內的摻雜劑量。如圖4中所示，晶圓接著經受例如1080℃左右之高溫以將p型本體區域驅入磊晶層6中。
如圖5中所示，遮罩23形成在介電層19之一部分上以遮蔽本體開口21之一部分。源極區域16接著藉由n型材料(諸如砷或磷)之植入而形成在磊晶層6中。由於源極區域16係經由本體開口21之由遮罩23及絕緣閘極區域22所界定的未遮蔽部分而植入，故源極區域16及本體區域12係自對準的。
現參看圖6，保護區域14藉由P型材料(諸如硼(B11＋))之低能量(例如20－60 keV)毯覆式植入而形成在磊晶層6中。較佳地，使用在1－5e13 cm－ 2
範圍內的中等摻雜劑量。保護區域14之摻雜劑量必須大於本體區域12之摻雜劑量且較佳小於1e14 cm－ 2
，否則難以控制崩潰電壓及臨限電壓。對於此植入步驟未使用額外的遮罩。由於保護區域14係經由與用於形成本體區域12相同之本體開口21而植入，故保護區域14自對準於本體區域12及源極區域16。
諸如TEOS層之介電層(未展示)形成在介電層24及閘極氧化層19上。如圖7中所示，此介電層(未展示)及閘極氧化層19接著經蝕刻以提供隔片26及開口25，p型材料經由該開口25植入以形成p型區域18。較佳地，該植入步驟包含植入約5e15 cm－ 2
之摻雜劑量之p型材料(諸如硼(B11＋))。
經部分處理之半導體裝置接著經受一低熱操作及短時驅動，以將源極區域16、本體區域12、保護區域14及p型區域18驅入磊晶層6中。舉例而言，半導體裝置在高達900－950℃之溫度下退火歷時30分鐘。接著進行包括金屬化之其他處理步驟，其中與源極區域16接觸之金屬層28形成在介電層24上以提供源電極，且金屬層30形成在基板4之第二表面上以提供汲電極，如圖1中所示。隔片26使金屬層28與絕緣閘極區域22隔離。
p型保護區域14及p型本體區域12之摻雜濃度經配置以在MOSFET裝置之延伸於源極區域16與汲極之間的通道中，在橫向方向及垂直方向上均提供一分級摻雜分佈。歸因於圍繞源極區域16且摻雜濃度大於本體區域12之摻雜濃度之保護區域14的使用，源汲區域16之接面處(意即，在通道之開始處)的摻雜分佈增加高達2－3之因數。植入保護區域14所使用之劑量與植入本體區域12所使用之劑量接近(或大體上相同)，但與高溫p型本體驅動相比，一低熱操作及短時驅動經使用以將保護區域14驅入本體區域12中。此引起保護區域14之峰值摻雜濃度大於本體區域12之峰值摻雜濃度。
在一替代實施例中，保護區域14在將p型本體區域12驅入磊晶層6中的高溫步驟之後且在源極區域16形成之前形成。
替代實施例中之處理步驟因而遵循以上參看圖4所描述的步驟。如圖8中所示，在將本體區域12高溫p型驅入之後，保護區域14藉由p型材料(諸如硼(B11＋))之低能量(例如20－60 keV)毯覆式植入而形成在磊晶層6中。較佳地，使用在1－5e13 cm－ 2
之範圍內的中等摻雜劑量。保護區域14之摻雜劑量必須大於本體區域12之摻雜劑量且較佳小於1e14 cm－ 2
，否則難以控制崩潰電壓及臨限電壓。對於此毯覆式植入步驟未使用額外的遮罩，但保護區域14經由用於本體區域12之相同的本體開口21(如由絕緣閘極區域22所界定)植入。因而，保護區域14自對準於本體區域12。
如圖9中所示，遮罩27形成在介電層19之一部分上以遮蔽本體開口21之一部分，而得到本體開口21之未遮蔽部分29。源極區域16接著藉由n型材料(諸如砷或磷)之植入而形成在保護區域14及磊晶層6中。由於源極區域16係經由本體開口21之由遮罩27及絕緣閘極區域22所界定的未遮蔽部分29而植入，故源極區域16、保護區域14及本體區域12全部自對準。
諸如TEOS層之介電層(未展示)形成在介電層24及閘極氧化層19上。如圖10中所示，此介電層(未展示)及閘極氧化層19接著經蝕刻以提供隔片26及開口25，p型材料經由該開口25植入以形成p型區域18。較佳地，該植入步驟包含植入約5e15 cm－ 2
之摻雜劑量之p型材料(諸如硼(B11＋))。
經部分處理之半導體裝置接著經受一低熱操作及短時驅動，以將源極區域16、本體區域12、保護區域14及p型區域18驅入磊晶層6中。舉例而言，半導體裝置在高達900－950℃之溫度下退火歷時30分鐘。接著進行包括金屬化之其他處理步驟，其中與源極區域16接觸之金屬層28形成在介電層24上以提供源電極，且金屬層30形成在基板4之第二表面上以提供汲電極，如圖1中所示。隔片26使金屬層28與絕緣閘極區域22隔離。
應瞭解，對於以上所描述之兩個實施例而言，由於保護區域14之形成均無需任何額外的遮罩，故未顯著增加製造成本。此外，由於保護區域之形成對準於絕緣閘極區域，故保護區域14自對準於本體區域12及源極區域16，其確保MOSFET裝置對稱操作。此提供具有經很好特徵化/控制之臨限電壓之裝置。
應瞭解，MOSFET裝置通常包含具有不同形狀(諸如六角形晶胞、指狀、帶狀、波狀)之複數個電晶體基礎晶胞。為簡易起見，圖1－10展示一基礎晶胞之僅一部分之簡化橫截面圖。圖11展示根據本發明之若干個別晶胞之俯視圖，該等若干個別晶胞係具有四分支形狀之MOSFET裝置之一部分。關於四分支形狀之更多細節可在PCT申請案第WO 03/107432號中找到。舉例而言，此申請案之圖1係沿著圖11之線A－A取得的橫截面圖。
總而言之，本發明提供一種具有低Rdson之改良半導體裝置，其具有改良裝置效能同時未增加製造成本。當晶胞大小減小以降低Rdson時，本發明使用一圍繞源極區域之保護區域以顯著減小由於晶胞大小減小而發生之短通道效應，且改良UIS期間之能量能力。因而，當晶胞大小減小時，本發明減小臨限電壓特性之降級、抑制使Id－Vds特性降級之穿透漏電流、改良Rdson與崩潰電壓BVdss之間的折衷。此外，本發明減小寄生雙極電晶體之基極電阻Rb，以使得改良相對於UIS之MOSFET裝置之耐用性。
保護層之形成不需要額外之遮罩且因而未顯著增加MOSFET裝置的製造成本，且保護層自對準於本體區域及源極區域以確保一致的裝置操作，且因而避免將影響裝置操作之跨導問題。
4．．．n型半導體基板
6．．．n型磊晶層
11．．．第一表面
12．．．P型本體區域
14．．．p型保護區域
16．．．n型區域/源極區域
18．．．p型區域
19．．．閘極氧化層/介電層
20．．．場氧化層/介電層
21．．．本體開口
22．．．絕緣閘極區域/多晶矽層
23．．．遮罩
24．．．介電層
25．．．開口
26．．．隔片
27．．．遮罩
28．．．金屬層/歐姆層
29．．．未遮蔽部分
30．．．金屬層/歐姆層
40．．．曲線
42．．．曲線
44．．．曲線
50．．．寄生雙極電晶體
圖1係根據本發明之半導體裝置之一部分的示意性橫截面圖；圖2係展示不同半導體裝置之汲極電流對汲極－源極電壓之特性的圖表；圖3係如圖1中所展示之半導體裝置之部分的示意性橫截面圖，其展示在特定電壓下出現之寄生雙極電晶體；圖4－7係在根據第一實施例之製造之不同階段期間圖1的半導體裝置之示意性橫截面圖；圖8－10係在根據第二實施例之製造之不同階段期間圖1的半導體裝置之示意性橫截面圖；及圖11係根據本發明之半導體裝置之一部分的示意性俯視圖。
4．．．n型半導體基板
6．．．n型磊晶層
11．．．第一表面
12．．．p型本體區域
14．．．p型保護區域
16．．．n型區域/源極區域
18．．．p型區域
19．．．閘極氧化層/介電層
20．．．場氧化層/介電層
22．．．絕緣閘極區域/多晶矽層
24．．．介電層
26．．．隔片
28．．．金屬層/歐姆層
30．．．金屬層/歐姆層
Claims (14)
- 一種半導體裝置，其包含：一半導體層(6)；一第一導電類型之一本體區域(12)，該本體區域形成在該半導體層(6)中且自該半導體層(6)之一第一表面(11)延伸；一第二導電類型之一第一區域(16)，該第一區域形成在該本體區域(12)中，該第一區域(16)自該半導體層之該第一表面(11)延伸且提供該半導體裝置之一電流電極區域；及該第一導電類型之一第二區域(18)，該第二區域形成在該本體區域(12)中，該第二區域用以減小該本體區域(12)中之一寄生雙極電晶體之一電阻，該半導體裝置之特徵為：該第一導電類型之一保護區域(14)，該保護區域形成在該本體區域(12)中且圍繞該第一區域(16)，其中該第二區域(18)在該保護區域(14)下面延伸，其中該保護區域(14)中之該第一導電類型之一摻雜濃度大於該本體區域(12)中的該第一導電類型之一摻雜濃度，且其中該保護區域中之該第一導電類型之該摻雜濃度比該本體區域中的該第一導電類型之該摻雜濃度大2至3倍。
- 如請求項1之半導體裝置，其中該保護區域(14)之該摻雜濃度等於或小於2e18 cm-3 。
- 如請求項1或2之半導體裝置，其中該保護區域(14)及該本 體區域(12)中之該第一導電類型之該等摻雜濃度經選擇以提供延伸遠離與該第一區域(16)之接面處之一分級摻雜分佈，其中在與該第一區域(16)之接面處之該第一導電類型的該摻雜濃度為最大。
- 如請求項1或2之半導體裝置，其中該保護區域(14)自該半導體層(6)之該第一表面(11)延伸至該本體區域(12)中，處於該第一區域(16)之周圍及下面。
- 如請求項1或2之半導體裝置，其中該第一區域(16)、該保護區域(14)及該本體區域(12)係全部自對準。
- 如請求項1或2之半導體裝置，其中該半導體裝置係一MOSFET裝置，且其中該第一區域(16)係該MOSFET裝置之一源極區域(16)。
- 一種形成一半導體裝置之方法，其包含以下步驟：提供一半導體層(6)；在該半導體層(6)中形成一第一導電類型之一本體區域(12)，該本體區域(12)自該半導體層(6)之一第一表面(11)延伸；在該本體區域(12)中形成一第二導電類型之一第一區域(16)，該第一區域(16)自該半導體層之該第一表面(11)延伸，該第一區域(16)提供該半導體裝置之一電流電極區域；及在該本體區域(12)中形成該第一導電類型之一第二區域(18)，該第二區域(18)用以減小該本體區域(12)中之一寄生雙極電晶體之一電阻，該方法之特徵在於以下步驟： 在該本體區域(12)中形成一自該半導體層(6)之該第一表面(11)延伸之該第一導電類型的保護區域(14)，其中該保護區域(14)圍繞該第一區域(16)，且該第二區域(18)在該保護區域(14)下面延伸，其中該保護區域(14)中之該第一導電類型之一摻雜濃度大於該本體區域(12)中的該第一導電類型之一摻雜濃度，且其中該保護區域中之該第一導電類型之該摻雜濃度比該本體區域中的該第一導電類型之該摻雜濃度大2至3倍。
- 如請求項7之方法，其中該保護區域(14)之該摻雜濃度等於或小於2e18 cm-3 。
- 如請求項7或8之方法，其中該形成一保護區域(14)之步驟在該形成一第一區域(16)的步驟之前或之後進行。
- 如請求項7或8之方法，其中該形成一保護區域(14)之步驟包含以下步驟：以一在20-60 keV範圍內之低能量將一摻雜劑量在1-5e13 cm-2 範圍內之該第一導電類型的一材料提供至該本體區域(12)中。
- 如請求項7或8之方法，其中該形成該本體區域(12)之步驟包含經由一本體開口(21)將該第一導電類型之材料提供至該半導體層(6)中，且其中該形成該保護區域(14)之步驟包含經由該本體開口(21)將該第一導電類型之材料提供至該本體區域(12)中，使得該本體區域(12)及該保護區域(14)對準。
- 如請求項11之方法，其中該形成該第一區域(16)之步驟包含遮蔽該本體開口之一部分，且經由該本體開口之未遮 蔽部分將該第二導電類型之材料提供至該半導體層(6)中，使得該本體區域(12)、該第一區域(16)及該保護區域(14)對準。
- 如請求項11之方法，其中該形成該第二區域(18)之步驟包含：形成一隔片(26)，該隔片(26)自該本體開口(21)之一側在該第一區域(16)之一部分上延伸以形成一開口(25)；及經由該開口(25)將該第一導電類型之材料提供至該本體區域(12)中以形成該第二區域(18)，使得該本體區域(12)、該第一區域(16)、該第二區域(18)及該保護區域(14)對準。
- 如請求項7或8之方法，其中該形成該本體區域(12)之步驟包含將該第一導電類型之材料提供至該半導體層(6)中，且使該半導體裝置經受一第一熱操作以將該本體區域(12)驅入該半導體層(6)中，且其中該形成該保護區域(14)之步驟包含將該第一導電類型之材料提供至該本體區域(12)中，且使該半導體裝置經受一第二熱操作以將該保護區域(14)驅入該本體區域(12)中，其中該第二熱操作中所使用之一溫度低於該第一熱操作中所使用之一溫度。
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