CN1411076A - 半导体器件及其制造方法 - Google Patents

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Abstract

在此提供一种半导体器件，其中包括：隔着栅绝缘膜形成在第一导电型的半导体基片上的栅极；绝缘离子注入控制膜，其由不同材料所制成并且按次序形成在栅极的两侧表面上的的第一绝缘膜和第二绝缘膜所形成，以及该第一绝缘膜和第二绝缘膜具有在栅极的半导体基片两侧之间高于该栅绝缘膜的间隔；形成在半导体基片中的栅极两侧上作为源极/漏极的一个第二导电型的第一和第二杂质扩散层；形成在半导体基片中的该第二导电型的第一和第二杂质扩散层之间并且在栅极下方的第一导电型的沟道区；以及第一导电型的第一和第二袋状区，其具有比在该沟道区下方的半导体基片中连接到第二导电型的第一和第二杂质扩散层的各个端部的沟道区更高的第一导电型的杂质浓度。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法，更加具体来说，一种具有第一导电型杂质区的半导体器件，其通过袋状注入技术(pocketinjection technology)分别形成在构成第一导电型基片中的源极/漏极的两个第二导电型杂质扩展区的附近，以及其制造方法。
背景技术
MOS晶体管是根据规模理论而设计的。如果根据该理论制造栅极长度小于50纳米的MOS晶体管，则产生短沟道效应。为了抑制这种短沟道效应，人们的注意力集中这样一种技术上，其在增加作为p型硅集片中的源极/漏极的n型杂质扩散区的顶端附近中的n型杂质浓度，而不增加沟道区的p型杂质浓度，即袋状注入技术。
然后，在下文将描述把袋状注入技术应用于形成MOS晶体管的步骤的情况。
首先，如图1A中所示，隔着栅绝缘膜102在p型硅基片101上形成栅极103。该栅极103具有这样的结构，使得凹槽(间隙)103a形成在其下部，并且被称为凹槽型栅极。在图1A中，参考标号106表示形成在硅基片101中的元件绝缘体STI(浅沟槽绝缘体)。
然后，如图1B中所示，p型杂质被在与基片表面相倾斜的方向上离子注入到硅基片101中。因此，p型杂质浓度比沟道区更高的p型袋状区域101a形成在p型硅基片101中的栅极103的两侧上。在两个p型袋状区101a的端部之间的距离比在栅极103的下部处的栅极的宽度(栅极宽度)更窄，并且p型袋状区101a形成为远离硅基片101的表面。
然后，如图1C中所示，通过在基本上与p型硅基片101相垂直的方向上使用栅极103作为掩膜，在栅极103的两侧上形成n型杂质区(延伸区域)104a。
然后，如图1D中所示，通过CVD方法在硅基片101的栅极103上形成绝缘膜。然后，通过在垂直方向上对该绝缘膜进行各向同性蚀刻，把侧壁衬垫105遗留在栅极103的侧表面上。然后，通过把n型杂质离子注入到硅基片101上并且使用栅极103和侧壁衬垫105作为掩膜，在栅极103的两侧上形成高浓度的n型杂质区104b。
作为源极/漏极并且具有LDD结构的n型杂质扩散区104通过用n型杂质扩展区104a、104b而构成，这通过分别执行上述的两次离子注入而形成。p型袋状区101a被结合到n型杂质扩散区104的端部的下部。
相应地，形成在栅极103附近的沟道区域与p型杂质浓度高于该沟道区域的p型袋状区101a出现在两个n型杂质扩散区104之间。
通过上文所述，n型MOS晶体管形成在硅层101上。在这种情况中，如果要形成p型MOS晶体管，则把硅基片设置为n型，并且被离子注入以形成袋状区的杂质被设置为n型，并且被离子注入以形成源极/漏极的杂质被设置为p型。
在形成这种MOS晶体管之后，尽管未示出，硅层形成在硅基片101和栅极103上，然后用于覆盖MOS晶体管的层间绝缘膜形成在硅基片101上，然后多层布线结构等等形成在层间绝缘膜上。但是对它们的详细描述被省略。
如上文所述的采用凹槽型栅极的袋状注入技术例如在S.Piddin等人在Symp.VLSI tec.2001p.35上发表的文献中描述。
同时，将在下文中描述如果使用没有凹槽部分103a的普通栅极形成该袋状区时形成何种袋状区。
首先，如图2A中所示，在形成为矩形的截面的栅极111隔着栅绝缘膜102形成在硅基片101上的情况中，具有与硅基片101相同导电型的p型杂质被在与基片表面倾斜的方向上进行离子注入(I.I)。在这种情况中，由于沿着p型杂质的离子注入方向产生栅极111的厚度分布，因此栅极111的下部边角处的厚度大大减小。
因此，如图2B中所示，被倾斜地离子注入到硅基片101表面的p型杂质以几乎均匀的深度存在于硅基片101之外不形成栅极111的部分中。但是，已经通过栅极111的下部边角处的p型杂质的能量被减弱，因此在硅基片101中出现浅峰值。并且，通过栅极111的厚部离子注入的杂质被在栅极111中吸收，并且不会高达硅基片101的内部。相应地，p型杂质高浓度区域101a具有浓度峰值的分布，如图2B中所示，其浓度峰值在栅极111下方较浅，但是在栅极111两侧较深。
在图3中示出当p型杂质被在相对于法线倾斜的方向上离子注入到形成没有凹槽的栅极111的n型基片101上时p型杂质的高浓度分布。在图3中，如虚线所包围的区域所示，p型杂质浓度高于原始浓度的区域出现在硅基片101表面附近的沟道区中。在这种情况中，在图3中的黑色部分表示p型杂质浓度高于沟道区域的部分。
按照这种方式，如果该袋状部分101a具有接近于栅极111下方的沟道区域的浓度分布，这种分布影响导通电流的增加，因此电路速度的增加变得困难。
相反，如果采用图1A中所示的凹槽型栅极103，则与没有栅极103的区域相类似，可以深深地注入被通过栅极103的凹槽部分103a倾斜离子注入的杂质(I.I)，如图4A中所示。并且，当倾斜注入到作为凹槽部分103a上的遮挡物(visor)的栅极103中的离子通过该栅极103时，一部分这样的离子损失能量并且到达凹槽部分103a，从而该离子不会到达硅基片101。结果，如图4B中所示，p型袋状区101a不出现在凹槽型栅极103下方的硅基片101中的浅部分处。
图5中示出当p型杂质被从相对于法线倾斜的方向离子注入到形成有凹槽型栅极103的硅基片101中时的袋状区的分布。在图5中，如虚线所包围的区域所示，具有相对较高浓度的p型栅极的区域不出现在硅基片101的沟道区中。在这种情况中，在图5中的黑色部分表示p型杂质浓度高于沟道区的部分。
结果，如果使用凹槽型栅极形成袋状区，则可以增加晶体管的导通电流，并且还可以促进电路速度的增加，这与通过使用没有凹槽的栅极形成袋状区的情况相反。换句话说，所需晶体管特性不能够通过使用没有凹槽的普通栅极结构而获得。
在现有技术中，使用切换蚀刻条件的方法通过如下步骤形成凹槽型栅极。
首先，如图6A中所示，多晶硅膜103p形成在硅基片101上，然后在其上形成具有栅极形状的光刻胶112。
然后，如图6B中所示，作为第一蚀刻步骤，通过使用含有HBr/O2的气体来蚀刻多晶硅膜103p的上部，并且使用该光刻胶112作为掩膜，从而遗留在光刻胶112下方的多晶硅膜103p的上部被用作为栅极113的上部。在第一蚀刻步骤中，应当设置可以把大量沉积物113a附着到栅极113的上部的侧表面的蚀刻条件。
然后，如图6C中所示，作为第二蚀刻步骤，通过使用光刻胶112作为掩膜而蚀刻多晶硅膜103p的剩余部分，以形成栅极113的下部。在第二蚀刻步骤中，应当设置可以减小附着到栅极113下部的侧表面上的沉积物113b的蚀刻条件。
然后，如图6D中所示，作为第三蚀刻步骤，在光刻胶112下方的栅极103被各向同性蚀刻。在第三蚀刻步骤中，由于侧表面被厚的沉积物113a所保护，因此栅极103的上部不变窄，但是由于在下部的沉积物113b较薄，因此通过各向同性蚀刻使栅极103的下部变窄。结果，在栅极103的下部的侧表面上形成凹槽。
在这种情况中，凹槽型栅极103在S.Piddin等人于Symp.VLSI Tec.2001 p.35-p.36上发表的文献以及T.Ghani等人于IEDM1999 S17-1上发表的文献等等中描述。
另外，在日本专利申请公开(KOKAI)Hei 10-294453中给出对于在没有上述凹槽形栅极的源极/漏极杂质扩散区的端部形成袋状的方法。
在日本专利申请公开(KOKAI)Hei 10-294453的袋状形成方法中，如图7A中所示，多晶硅115隔着栅绝缘膜102形成在硅基片101上，然后通过使用具有栅极形状的光刻胶112作为掩膜对多晶硅膜115进行各向异性蚀刻，然后剩余的多晶硅膜115被用作为栅极115g。然后，如图7B中所示，形成有光刻胶112的栅极115g被在横向方向上通过湿法处理而蚀刻，因此栅极115g比光刻胶112的图案宽度更窄。然后，如图7C中所示，钛膜116形成在光刻胶112上，因此通过光刻胶112和钛膜116形成栅极115g的遮挡物。然后，为了形成袋状部分，在倾斜方向上把p型杂质离子注入(I.I)到基片表面。
在日本专利申请公开(KOKAI)Hei 10-294453中，给出如下步骤：在硅基片上形成氮化硅膜，在氮化硅膜中形成具有倒梯形的孔，以及把由多晶硅所制成的栅极填充到该孔中，从而形成分别具有倒梯形截面形状的栅极。分别具有倒梯形截面形状的栅极被用作为形成袋状的掩膜。
并且，在日本专利申请公开(KOKAI)2001-267562中，给出如下步骤：用防污染绝缘膜覆盖栅极表面，然后无定形硅膜形成在该防污染绝缘膜和硅基片上，然后氮化硅膜形成在该无定形硅膜上，然后通过采用各向异性蚀刻使氮化硅膜遗留在栅极的侧面上，然后通过使用氮化硅膜作为掩膜蚀刻该无定形硅膜。
顺便提及，如图6A至6D中所示，通过有选择地蚀刻各向同性地蚀刻栅极103的下部而形成栅极103的凹槽部分103a。但是，在蚀刻中，在蚀刻腔中的等离子体的状态密度不均匀，并且由于存在图案的密度差别，使得在硅基片101上的蚀刻状态变得不均匀。因此，这造成在基片表面上形成的凹槽部分103a的深度和高度变化增加的问题。
另外，如图7A至7C中所示，在湿法处理中通过各向同性蚀刻，栅极115g的宽度变窄，而形成在其上的光刻胶掩膜112的宽度不变窄。但是，如果栅极115g的宽度例如小于50纳米，则难以通过湿法处理而控制栅极115g的宽度，从而造成在基片上的多个栅极115g的宽度发生变化。
另外，如日本专利申请公开(KOKAI)Hei 10-294453中所述，难以在形成于氮化硅膜中具有倒梯形的多个孔中形成具有一致宽度的分别具有倒梯形截面形状的栅极。因此，还容易导致栅极宽度的变化。
另外，在日本专利申请公开(KOKAI)2000-267562中，由于该栅极被防污染绝缘膜所覆盖，因此当形成在栅极和硅基片上的无定形硅膜被蚀刻时，很少出现在栅极宽度上的变化。但是，由于具有不同薄膜质量的三种薄膜形成在栅极周围，并且这三种薄膜必需被分别蚀刻，因此增加步骤的数目。另外，由于通过添加无定形硅膜使得栅极宽度被大大加宽，因此不能够减小栅极之间的距离。
如上文所述，难以通过常规的结构来控制在形成袋状部分时用作为离子注入的掩膜的栅极的宽度。
发明内容
本发明的一个目的是提供一种半导体器件，其具有一种结构，其中当形成连接到MOS晶体管的源极/漏极的袋状区域时采用的栅极可以保持稳定的形状，以及一种制造半导体器件的方法。
上述目的通过提供一种半导体器件而实现，其中包括：隔着栅绝缘膜形成在第一导电型的半导体基片上的栅极；绝缘离子注入控制膜，其由不同材料所制成并且按次序形成在栅极的两侧表面上的的第一绝缘膜和第二绝缘膜所形成，以及第一绝缘膜和第二绝缘膜具有在栅极的半导体基片两侧之间高于该栅绝缘膜的间隔；形成在半导体基片中的栅极两侧上作为源极/漏极的第二导电型的第一和第二杂质扩散层；形成在半导体基片的第二导电型的第一和第二杂质扩散层之间并且在栅极下方的第一导电型的沟道区；以及第一导电型的第一和第二袋状区，其具有比在该沟道区下方的半导体基片中连接到第二导电型的第一和第二杂质扩散层的各个端部的沟道区更高的第一导电型的杂质浓度。
并且，上述问题通过提供一种半导体器件的制造方法而解决，其中包括如下步骤：隔着栅绝缘膜在第一导电型的半导体基片上形成一个栅极；在半导体基片的上表面以及栅电极的上表面和侧表面上形成第一绝缘膜；在第一绝缘膜上形成由与第一绝缘膜不同材料所制成的第二绝缘膜；蚀刻该第二绝缘膜，使其保留在该栅极的侧面上；通过使用第二绝缘膜作为掩膜有选择地蚀刻第一绝缘膜，以使其保留在栅极和第二绝缘膜之间的区域中，并且形成该半导体基片和第一绝缘膜之间以及该半导体基片与第二绝缘膜之间的间隔；通过把第一导电型的杂质离子在倾斜方向上注入到半导体基片的上表面中，并且使用遗留在栅极两侧上的第一绝缘膜和第二绝缘膜以及该栅极作为第一掩膜，在栅极下的两侧上形成第一导电型的第一和第二袋状区；以及通过把第二导电型的杂质导入到该半导体基片，并且使用遗留在栅极两侧的第一绝缘膜和第二绝缘膜以及该栅极作为第二掩膜，形成分离连接到在半导体基片中分离的第一和第二袋状区并且作为源极/漏极的第二导电型的第一和第二杂质扩散区。
根据本发明，采用包含凹槽的结构，其中具有形成在半导体基片之间的间隔(凹槽)的第一和第二绝缘膜形成在栅极的侧表面上。
栅极和在栅极两侧上的第一和第二绝缘膜的组合形状类似于该凹槽形栅极。在该结构中，如果凹槽的高度被设置为大于该栅极下方的栅绝缘膜的厚度，则该栅极的侧表面的下部被暴露。然后，为了形成该袋状区，杂质离子被通过该凹槽注入到半导体基片中。
因此，如果通过使用该凹槽结构作为掩膜在倾斜方向上把该杂质离子注入到该半导体基片中，则由离子注入所形成的袋状区可以形成在该沟道区下方并且在预定深度位置处。在袋状区中的杂质具有与沟道区相同的导电性。另外，该袋状区连接到作为源极/漏极的第二导电型杂质扩散区的端部。
并且，由于可以通过使用掩膜仅仅一次蚀刻该导电膜(例如，含杂质的硅膜)而确定该栅极的形状，该栅极可以具有稳定的形状。因此，通过在形成栅极之后把各向同性蚀刻应用于该栅极的下部，可以获得栅极长度的变化。另外，由于栅极的下表面和上表面可以形成为具有基本上相同的宽度，在栅极之间的距离可以被减小，而与现有技术中的凹槽型栅极不同。
另外，由于通过调节第一和第二绝缘膜的厚度可以容易地控制在横向方向上在第一和第二绝缘膜下方的凹槽部分的深度，还可以防止凹槽结构的变化。并且，如果在凹槽部分上的第一和第二绝缘膜由不同材料所形成，则凹槽部分的高度可以通过调节第一绝缘膜的膜厚而控制。这些层面由可以相互进行选择性蚀刻的材料所形成。
凹槽部分的高度和深度的控制确定通过在栅极下方的半导体基片中进行离子注入所形成的袋状区域的截面。为了不造成在半导体基片中的袋状区的浅层分布，控制凹槽部分的高度和凹槽部分的深度是重要的。当凹槽部分的高度H与深度D比值的角度基本上等于相对于晶片的法线倾斜离子注入的角度θ(tanθ＝D/H)它们的优选值时，给出最佳数值。
并且，通过在栅极和半导体基片表面上形成第一和第二绝缘膜，而在第一和第二绝缘膜下方形成该凹槽，然后对对于绝缘膜进行各向异性蚀刻，以有选择地保留在栅极的侧面上，然后仅仅对第一绝缘膜进行各向同性蚀刻。具有一致形状和尺寸的凹槽部分可以形成在晶片(基片)表面中以及在具有不同密度的区域中。结果，可以避免在晶片表面的凹槽部分的变化。
因此，通过使用包含凹槽的结构作为掩膜执行倾斜离子注入，在半导体基片中形成的袋状区的位置的变化量变小。因此，在半导体晶片上的晶体管的特性变得一致，而不受到在晶片上的图案密度的影响。
另外，由于容易通过调节第一和第二绝缘膜的厚度而控制在横向方向中的绝缘膜下的凹槽部分的深度，因此可以避免在凹槽结构中的变化。
并且，在由不同材料所制成的第一绝缘膜和第二绝缘膜形成在类似于遮挡物的栅极的侧表面上，如果与第一绝缘膜相同材料所制成第三绝缘膜被预先有选择地形成在栅极的侧壁上，然后顺序形成第一绝缘膜和第二绝缘膜，则通过第三绝缘膜可以大大增加在栅极的侧表面上第一绝缘膜的厚度。因此，可以促进在横向方向上增加凹槽部分的深度。
另外，通过在栅极的表面以及半导体基片的上表面上形成第一绝缘膜和第二绝缘膜，然后把各向异性蚀刻应用于该第二绝缘膜，以有选择地保留在栅极的两侧上，然后通过把杂质经半导体基片上的第一绝缘膜导入到半导体基片，以及对第一绝缘膜进行各向同性蚀刻，而把该凹槽形成在栅极的侧表面和半导体基片的上表面上的第一和第二绝缘膜之间。
因此，当要除去用于覆盖不导入形成外延区的杂质离子的区域的光刻胶时，由第一绝缘膜保护该半导体基片的表面。结果，可以避免由于干法处理和化学处理所造成的半导体基片的凸凹和粗糙表面。
附图简述
图1A至1D为示出在现有技术中形成具有凹槽型栅极的MOS晶体管的方法的截面示图；
图2A和2B为示出通过使用普通栅极作为掩膜而形成袋状的离子注入状态的截面示图；
图3为示出当采用图2A和2B中所示的离子注入时在MOS晶体管中的杂质浓度分布的示意图；
图4A和4B为示出通过使用凹槽型栅极作为掩膜而形成袋状的离子注入状态的截面示图；
图5为示出当采用图4A和4B所示的离子注入时在MOS晶体管中的杂质浓度分布的示意图；
图6A至6D为示出形成凹槽型栅极的步骤的截面示图；
图7A至7C为示出在现有技术中用于形成袋状的另一种离子注入方法的截面示图；
图8A至8M为示出根据本发明第一实施例的制造半导体器件的步骤的截面示图；
图9为示出根据本发明第一实施例的凹槽结构的部分放大截面示图；
图10为示出根据本发明第一实施例用于形成袋状的离子注入角的截面示图；
图11为示出根据本发明第一实施例的凹槽结构的绝缘膜的膜厚的截面示图；
图12A至12E为示出根据本发明第一实施例的形成凹槽结构的状态的截面示图；
图13A为示出根据本发明第一实施例的半导体器件的截面示图，以及图13B为图13A的部分放大截面示图；
图14A为示出在现有技术中的半导体器件的截面示图，以及图14B为图14A的部分放大截面示图；以及
图15A至15I为示出根据本发明第二实施例制造半导体器件的步骤的截面示图；
图16A至16C为示出根据本发明第三实施例制造半导体器件的步骤的截面示图；
图17A至17J为示出根据本发明第四实施例制造半导体器件的步骤的截面示图。
具体实施方式
下面将参照附图说明本发明的实施例。
(第一实施例)
图8A至8C、图9A至9C、图10A于10C、图11A和11B以及图12A和12B为示出根据本发明第一实施例的制造半导体的步骤的截面示图。
首先，下面将描述形成图8A中所示的结构所需的步骤。
通过在硅(半导体)基片1的围绕有源区A的器件隔离区中形成凹槽1a，然后把绝缘膜埋在凹槽1a中而在该器件隔离区中形成一个STI结构。在这种情况中，取代STI结构2，可以在该器件隔离区中采用通过LOCOS方法以及其它方法形成例如器件隔离层这样的其它器件隔离结构。
然后，通过把杂质离子注入到有源区A而在硅基片1中形成一个阱3。阱3的形成是公知技术，因此可以通过任何公知的方法来形成该阱3。
在第一实施例中，将给出通过把硅基片1设置为n型以及把有源区A设置为p型的情况。例如，硼被用作为p型杂质以形成阱3。在这种情况中，n型阱可以形成在n型硅基片1中。并且，硅基片1被设置为p型，以及n型或p型阱可以形成在该有源区中。
然后，如图8B中所示，栅极掩膜4形成在硅基片1的表面上，具有1至2纳米的厚度。栅绝缘膜4可以用例如Al2O3、HfO2等等这样的任何高绝缘膜、氧化硅膜、氮化硅膜和其它绝缘膜。
接着，通过CVD方法把例如150纳米厚的多晶硅膜5a形成在栅绝缘膜4上。然后，光刻胶6被涂在多晶硅膜5a上，然后光刻胶6被曝光/显影为栅极形状，以准备对该栅极构图。
然后，如图8C中所示，多晶硅膜5a被通过使用光刻胶6作为掩膜蚀刻为直线形状，即，截面为矩形。这种情况中，在多晶硅膜5a与栅绝缘膜4的蚀刻选择比较高的条件下，例如使用HBr/O2这样的混合气体作为蚀刻气体，执行蚀刻。因此，多晶硅膜5a被遗留在光刻胶6下方作为栅极5。栅极5的宽度(栅极长度)w例如被设置为30至150纳米。在栅极3下方并且接近于阱3的表面的区域用作为沟道区3a。
然后，除去光刻胶R。然后，如图8D中所示，通过例如使用TEOS作为来源的低压等离子体CVD方法在栅极5和硅基片1上形成15纳米厚的氧化硅膜(SiO2膜)6。SiO2膜6的厚度比硅基片1上的栅绝缘膜4的膜厚更厚。
然后，如图8E中所示，使用硅烷(SiH4)和氨(NH3)通过CVD方法例如在氧化硅膜6上形成5纳米厚的氮化硅膜(Si3N4膜)7。如果氮化硅膜7被作用为覆盖绝缘膜，并且该氧化硅膜被用作为下层绝缘膜，则该覆盖绝缘膜和下层绝缘膜应当由能够对下层绝缘膜和覆盖绝缘膜进行有选择的蚀刻的材料所形成。
然后，如图8F中所示，通过在与硅基片1的上表面相垂直的方向上进行各向异性蚀刻，把氮化硅膜7遗留在栅极5的侧壁上。
然后，如图8G中所示，通过使用例如0.5％HF(氢氟酸)这样的化学物质对氧化硅膜进行各向同性蚀刻。在这种情况中，通过使用遗留在栅极5的侧壁上的氮化硅膜7作为掩膜把氧化硅膜6有选择地遗留在栅极5的侧壁上。这种情况中，该蚀刻条件必须被设置为可以在栅极5的侧面上在氧化硅膜6与硅基片1的上表面之间形成具有比栅绝缘膜4的厚度更高的高度的间隔8a。换句话说，用氮化硅膜7所覆盖的氧化硅膜6的部分不被该化学物质所蚀刻，而是不被氮化硅膜7所覆盖的氧化硅膜的部分被各向同性地蚀刻。在这种情况中，由于采用湿法蚀刻，因此该蚀刻不受到栅极与平面中分布的密度差的影响。
如果可以采用在栅极5与氮化硅膜7的蚀刻选择比较高的条件下蚀刻该氧化硅膜6的方法，则可以采用干法蚀刻。
根据上述蚀刻，栅极5的上表面和侧表面的下部被暴露。
由于氧化硅膜6被从硅基片1的表面上除去，因此还在栅极5的侧表面上的氮化硅膜7与硅基片1之间形成间隔8a。在这种情况中，遗留在栅极5的侧表面上的氧化硅膜6和氮化硅膜7被用作为离子注入控制膜8。如果栅极5和离子注入控制膜8被作为一个结构，则形成在离子注入控制膜8的下部处的间隔8a对应于图1A中所示的凹槽部分103a。因此，间隔8a在下文中还被称为凹槽部分。间隔8a具有比栅绝缘膜4厚度更高的高度。
顺便提及，如果氧化硅膜6受到湿法蚀刻，存在这样的可能性，由于栅绝缘膜4被在栅极5的横向方向上蚀刻，栅极5和硅基片1之间的击穿电压被降低。作为这种情况的解决措施，首先如果通过低压CVD方法使用TEOS形成氧化硅膜6，则可以在氧化硅膜6的湿法蚀刻中保证对由高温氧化膜(HTO)所形成的栅绝缘膜4的蚀刻选择比。其次，如果例如采用湿法蚀刻率接近于栅绝缘膜4的HTO膜作为氧化硅膜6，则可以通过用湿法蚀刻形成凹槽部分8a，然后再次在氧化环境中对该器件进行退火而采用在栅极5和硅基片1之间形成作为栅绝缘膜4的氧化硅膜的方法。
图9中所示的凹槽部分8a的横向深度D和垂直高度H取决于生长条件和氮化硅膜7与氧化硅膜6的膜厚。凹槽部分8a的高度H由氧化硅膜6的膜厚所决定。并且，凹槽部分8a的深度D由氧化硅膜6的生长条件和氮化硅膜7的生长条件所决定。在硅基片1的上表面上的膜厚β与栅极5的侧表面上的膜厚α的比值β/α(在下文中称为“覆盖率”)例如可以通过调节生长压力、温度、流速和气体类型等等这样的生长条件而改变。
然后，如图8H中所示，具有与阱3相同导电型的杂质，例如硼这样的p型杂质，被在倾斜方向上离子注入到硅基片1的上表面。在这种情况中，栅极5和离子注入控制膜8被作为用于该凹槽结构的掩膜。
在这种情况中，作为p型杂质的杂质离子被从离子注入控制膜8和栅极5的两侧上的硅基片1的表面离子注入到预定的深度。并且，杂质被通过离子注入控制膜8下方的凹槽部分8a离子注入到栅极5下方的硅基片1。并且，倾斜注入到离子注入控制膜8的下端的角落中的部分离子当通过离子注入控制膜8时损失能量，并且到达其下方的凹槽部分8a，否则一部分离子被栅极5所吸收不到达硅基片1。
相应地，类似于图5中所示的结构，其p型杂质浓度高于沟道区域3a的袋状区9形成在硅基片1中，与硅基片1的表面相距预定的深度。也就是说，袋状区9形成在栅极5的下方，其位置低于沟道区3a。
然后，如图8I所示，通过使用栅极5和离子注入控制膜8作为掩膜，把例如砷、磷等等这样的n型杂质在基本上与硅基片1相垂直的方向上离子注入。因此，作为源极/漏极的延伸区10a被形成在栅极5的两侧上的硅基片1中。
两个n型延伸区10a形成在栅极5下方的一定距离之处。p型袋状区9连接到栅极5下方的延伸区10a的端部。
如果要形成n-MOS晶体管，例如砷离子(As+)被以10keV的加速能量、1×1015cm-2的剂量以及0度的倾角而注入，以作为离子注入形成延伸区10a，并且例如硼离子(B+)被以10keV的加速能量、1×1013cm-2的剂量以及20度的倾角而注入，以作为离子注入形成袋状区9。在用相同的掩膜覆盖n型阱时，执行这些离子注入。该倾角是从硅基片1的表面的法线方向测量的角度。
并且，如果要形成p-MOS晶体管，例如硼离子(B+)被以10keV的加速能量、1×1015cm-2的剂量以及0度的倾角而注入，以作为离子注入形成延伸区10a，并且例如砷离子(As+)被以50keV的加速能量、1×1013cm-2的剂量以及20度的倾角而注入，以作为离子注入形成袋状区9。当用相同的掩膜覆盖p型阱时，执行这些离子注入。
在这些离子注入之后，例如使硅基片1在950℃的温度下进行10秒的退火，以激活该杂质。
同时，在该凹槽结构中，由于用凹槽结构的离子注入控制膜8作为补偿，如果例如以大约20度的倾斜角执行离子注入，则可以在延伸区10a的端部附近的所需区域中注入离子，但是可以避免该离子被注入到位于栅极5下方的不应当注入离子的区域中。如果可以消除凹槽结构的硅基片1的表面中的变化以及由于图案的密度差所造成的变化，则通过利用在倾斜方向上进行离子注入可以使对硅基片1的离子注入变得均匀，因此可以减少在晶体管特性中的变化。
接着，将在下文中描述直到形成图8J中所示的结构为止所需的步骤。
首先，用于覆盖栅极5和离子注入控制膜8的氧化硅膜形成在硅基片1的整个表面上，具有100纳米的厚度。通过低温CVD方法例如使用TEOS形成该氧化硅膜。然后，通过使用例如CHF3/Ar/O2这样的气体在几乎垂直的方向上对氧化硅膜进行蚀刻，以仅仅遗留在栅极5的侧表面上，作为绝缘侧壁衬垫11。
然后，如图8K中所示，通过把n型杂质离子注入到硅基片1并且使用栅极5和侧壁衬垫11作为掩膜，形成n型高浓度杂质区10b，作为源极/漏极。如果在栅极5下方的阱3为n型，则例如硼离子(B+)在5keV和5×1015cm-2的条件下进行注入，如果在栅极5下方的阱3为p型，则例如磷离子(P+)在20keV和5×1015cm-2的条件下进行注入。在此之后，为了激活该杂质，在1000℃的温度下对硅基片1进行5秒钟的退火。
具有LDD结构的杂质扩散区10由高浓度杂质区10b和延伸区10a所构成，其分别具有与阱3相反的导电型。
结果，具有栅极5的MOS晶体管、作为源极/漏极并且具有LDD结构的杂质扩散区10以及袋状区9形成在硅基片1的各个有源区中。
然后，如图8L中所示，例如钛、钴、镍等等这样的金属膜形成在硅基片1、栅极5和侧壁衬垫11上。然后，通过退火使金属膜和硅相溶合，从而硅化物层12a、12b分别形成在栅极5和杂质扩散区10上。然后，除去不反应的金属膜。
然后，如图8M中所示，用于覆盖栅极5的层间绝缘膜13形成在硅基片1上。然后，通过分别对层间绝缘膜13进行构图，使接触孔14a、14b形成在栅极5和杂质扩散区10上。然后，导电插塞15a、15b形成在层间绝缘膜13上，但是将省略对其的详细描述。
根据上述步骤，凹槽部分不形成在栅极5本身的下部，而是凹槽部分8a形成在栅极5的侧表面上的离子注入控制膜8的下部。
因此，不需要采用现有技术，通过各向异性对栅极5进行构图，并且然后通过湿法或干法各向同性蚀刻而调节栅极5的宽度。因此，仅仅通过各向异性蚀刻可以使形成在硅基片1上的栅极5的平面分布变为均匀。结果，可以防止晶体管特性的变化并且还可以使晶体管特性稳定化。
如果栅极5和离子注入控制膜8被用作为形成袋状区9的掩膜，则该掩膜被形成为在其下部具有凹槽部分8a的结构。因此，通过从倾斜方向把杂质离子注入到硅基片1而在栅极5的两侧上在硅基片1中形成的两个袋状区9不形成在栅极5下方的浅处，并且相互接近。
同时，如图10中所示，在最密集的栅极图案中，在一些情况下在倾斜方向对硅基片1的表面进行的离子注入影响用作为在离子注入中的掩膜的光刻胶16的高度或者附近的栅极5。光刻胶16的高度比栅极5的高度更高。
在最密集的栅极图案区域中，栅极5的图案区域必须被减少到最小值。因此，光刻胶16与最近的栅极5之间的距离L1不能够保证仅仅为比栅极5的高度的3倍更小的长度。因此，可以在从倾斜方向进行离子注入所采用的相对于在硅基片1上的法线的入射角小于45度。
同时，在上述凹槽结构中，凹槽部分8a的高度H由氧化硅膜6的膜厚所决定，并且凹槽部分8a的深度D由氧化硅膜6的生长条件(覆盖率)以及氮化硅膜7的生长条件(覆盖率)所决定。因此，需要氧化硅膜6的厚度应当比栅极5的侧表面和硅基片1的上表面上的氮化硅膜7的厚度更厚或者几乎相等。
例如，如以放大方式示出栅极5的下部的周围部分的图11中所示，如果在硅基片1的上表面上的氧化硅膜6的膜厚t1远大于栅极5的侧表面上的氧化硅膜6的膜厚(t1＞＞t2)，则当通过使用氮化硅膜7作为掩膜蚀刻氧化硅膜6时，氧化硅膜6的蚀刻残余物容易出现在氮化硅膜7的下方，这造成在栅极5下方的袋状区9形成部分的变化。
并且，如果增加氧化硅膜6的覆盖率t1/t2，则由于在硅基片1上的多个栅极5的密度差，使得在基片上的氧化硅膜6的膜厚分布变得不均匀，因此造成在凹槽部分8a的深度D和高度H的变化。因此，不采用给出6的不良覆盖率的生长条件。
根据该原因，在日本专利公开2000-269500中的图25中所示的膜厚结构不被用作为形成袋状区的掩膜，因为该氮化硅膜变得比氧化硅膜更厚。
另外，如果适当的选择在硅基片1的上表面上的氧化硅膜6的膜厚t1以及在栅极5的侧壁上的氧化硅膜6和氮化硅膜7的膜厚t2、t3，则可以通过如下方法用氧化硅膜6覆盖栅极5的侧表面的下部。
首先，如图8E中所示，栅极5隔着栅绝缘膜4形成在硅基片1上，然后氧化硅膜6形成在栅极5的表面以及硅基片1的上表面上，例如具有15纳米的厚度，然后氮化硅膜7形成在氧化硅膜6上，例如具有5纳米的厚度。然后，如图8F中所示，通过基本上在垂直方向上对氮化硅膜7进行各向异性蚀刻，使氮化硅膜7被有选择地遗留在栅极5的侧面上。在这种情况中，通过低温CVD方法使用TEOS气体生长氧化硅膜6。
然后，通过使用例如0.5％浓度的氢氟酸(HF)这样的化学物质等等对氧化硅膜6进行湿法蚀刻。
在该蚀刻中，如图12A和12B中以放大方式示出，首先氮化硅膜7作为掩膜，并且在相对于硅基片1的上表面的法线方向和水平方向相等地进行对氧化硅膜6的蚀刻。在这种情况中，如果用氢氟酸通过低温CVD方法使用TEOS形成的氧化硅膜6的蚀刻率被设置为0.1mm/秒，则需要150秒来在横向方向上对15纳米厚的氧化硅膜6进行湿法蚀刻。
但是，如图12C中所示，由于形成在栅极5的下侧部分上的凹槽部分8a的深度增加，因此化学物质难以在凹槽部分8a中交换。结果，如图12D中所示，在凹槽部分8a上和下方出现氧化硅膜6的蚀刻率变小的事件。具体来说，由于作为掩膜的氮化硅膜7影响在凹槽部分8a上施加化学物质，因此氧化硅膜6的蚀刻率变为最小。
如果通过使用化学物质继续对氧化硅膜6进行蚀刻，则栅极5和栅绝缘膜4的侧壁被暴露，如图12E中所示。然后，如果进一步继续把化学物质提供到凹槽部分8a的内部，则位于氮化硅膜7下方的栅绝缘膜4被逐步地从其内部蚀刻，但是没有具体示出。
如果栅绝缘膜4被蚀刻，则MOS晶体管的特性变差。因此，最好停止蚀刻氮化硅膜7下方的氧化硅膜6，不暴露出栅极5的侧表面。在这种情况中，如图12C或12D中所示，如果离子注入I.I相对于硅基片1的法线的角度θ小于角度tan-1(t2+t3)/t1，其表示在离子注入中形成袋状区9的在图12A中的膜厚，氧化硅膜6可以被除去，使得凹槽部分8a的侧表面被形成为几乎“C”形状，如图12C中所示。
并且，如果给出θ＝tan-1(t2+t3)/t1，则最好停止在凹槽部分8a上对氧化硅膜6的蚀刻，如图12D中所示，氧化硅膜6被遗留在栅极5的侧面上，以在其顶部具有最厚的厚度，并且在其底部具有最薄的厚度。如果在图16B中所示的状态下停止蚀刻，则很少蚀刻由高温氧化膜所制成的栅绝缘膜4。
这种情况中，为了生长氧化硅膜6，使用TEOS、氧气、氦气作为反应气体，基片温度被设置为600至700℃，并且使用低温CVD方法。
在这种情况中，在完成由栅极5和离子注入控制膜8所构成的凹槽结构之后，离子注入控制膜8可以仅仅通过除去氮化硅膜7而由氧化硅膜6所形成。由于硅基片1的表面在氮化硅膜7被除去时变得粗糙，因此必须预先形成较薄的氮化硅膜7，以便于消除该粗糙性。并且，由于当氮化硅膜7被除去时，凹槽部分8a的深度D容易被改变，因此不但通过形成较薄的氮化硅膜7而且还形成足够厚的氧化硅膜6而减少氮化硅膜7的除去所造成的影响。
在例如图13A中所示的SRAM、DRAM、FeRAM这样的半导体器件中，采用在存储单元区的一个活性区中形成两个MOS晶体管的结构。在这种情况中，公共的杂质扩散区10形成在一个活性区中的两个栅极之间，并且一个位线接触孔14c形成在杂质扩散区10上的层间绝缘膜13中。由含杂质的硅或金属所制成的插塞15c形成在位线接触孔14c中。图13B示出栅极5与在根据第一实施例的凹槽栅极结构中的接触孔15c之间的距离L11。
相反，如果采用图1A中所示的凹槽型栅极103，则该存储单元的活性区具有图14A中所示的结构。在这种情况中，凹槽型栅极103的上部的宽度比下部的宽度更宽。相应地，如图14B中的放大截面示图所示，在现有技术中的凹槽型栅极103中，上部和下部与位线接触孔14c之间的距离L21、L22不同。
栅极5或103与接触孔14c之间的距离由栅极5或103与接触孔14c之间的击穿电压所决定。也就是说，栅极5或103与接触孔14c之间的距离由所需击穿电压所决定。栅极5或103与接触孔14c之间的距离的差别在凹槽型栅极103和在第一实施例中具有凹槽结构的栅极5中相互比较。
如果在现有技术中的凹槽型栅极103的底部的宽度(栅极长度)被设置为等于在第一实施例中的栅极5的底部的宽度(栅极长度)，则在现有技术中的凹槽型栅极的上部的宽度大于在第一实施例中的栅极5的上部的宽度。因此，在现有技术中栅极103的下部与接触孔14c之间的距离变为大于在第一实施例中栅极5的下部与接触孔14c之间的距离。对于在现有技术中的这种栅极，在日本专利公告2001-267562中采用基本相同的结构。
结果，在第一实施例中，栅极5与接触孔14c之间的距离L11被减小凹槽部分8a或103a的深度D这样的一段距离。
然后，当实际形成在现有技术中的栅极和在第一实施例中的栅极时，在凹槽部分103a的横向深度与常规凹槽形成方法相比具有30％的变化，并且存在一种趋势，即在密度图案区域中凹槽部分的深度非双边对称。相反，在由第一实施例中的处理所形成的凹槽部分8a的横向深度D与现有技术相比具有15％的变化，并且凹槽部分8a的深度D是双边对称的。
(第二实施例)
在第一实施例中，如图8H中所示，在形成于栅极5的侧表面上的离子注入控制膜8下方形成凹槽部分8a之后，杂质离子被沿着倾斜方向通过凹槽部分8a注入到硅基片1中。
如果相对于基片表面的法线的离子注入角增加，在一些情况中，在需要图9中所示的凹槽部分8a的深度D应当被设置为大于高度H。
凹槽部分8a的深度D通过把在栅极5的侧表面上的氧化硅膜6的厚度与氮化硅膜7的厚度相加而得出。并且，凹槽部分8a的高度由在硅基片1的上表面上除了凹槽部分8a之外的氧化硅膜6的厚度给出。
在此，如果氧化硅膜6被形成为较厚，以增加凹槽部分8a的深度D，凹槽部分8a的高度H也同时增加。
相反，为了增加凹槽部分8a的深度D，同时减小高度H，其可以形成为较厚，并且氧化硅膜6可以形成为较薄。
但是，如果氮化硅膜7形成为较厚，则被各向异性蚀刻有选择地遗留在栅极5的侧面上的氮化硅膜7在横向方向上变深，并且蚀刻剂难以进入氮化硅膜7下方的区域。结果，凹槽部分8a的形成被延迟，或者硅基片1的表面被长时间暴露在蚀刻剂之下，并且变得粗糙。
因此，下面将描述能够形成较低和较深的凹槽部分8a并且还减小形成凹槽部分8a所需的时间的步骤。
图15A至15I为示出形成根据本发明第二实施例的半导体器件的步骤的截面示图。在这种情况中，在图15A至15I中，与图8A至8M相同的参考标号表示相同的部件。
下面将描述直到形成图15A所示的结构位置所需的步骤。
首先，通过与第一实施例相同的步骤，栅极5隔着栅绝缘膜4形成在硅基片1的阱区3上。
然后，第一氧化硅膜25形成在栅极5的表面和硅基片1的表面上。第一氧化硅膜25例如通过低压CVD方法用TEOS气体所形成，以具有10纳米的厚度。该厚度在栅极5的侧表面和硅基片1的上表面上几乎相等。
然后，如图15B中所示，第一氧化硅膜25被通过反应离子蚀刻(RIE)方法在几乎与基片表面垂直的方向上进行各向异性蚀刻，因此第一氧化硅膜25被有选择地遗留在栅极5的侧表面上。
然后，如图15C中所示，第二氧化硅膜26形成在第一氧化硅膜25、栅极5和硅基片1上。第二氧化硅膜26通过低温CVD方法例如用TEOS气体所形成，以具有15纳米的厚度。在这种状态中，在栅极5的侧表面上，氧化硅膜25、26的总厚度为25纳米，而在栅极5的上表面上的第二氧化硅膜26的总厚度为25纳米。
然后，氮化硅膜27通过等离子体CVD方法形成在第二氧化硅膜26上。该氮化硅膜27被均匀地形成，具有5纳米的厚度。
然后，如图15D中所示，氮化硅膜27被通过RIE方法在几乎垂直的方向上进行各向异性蚀刻。因此，氮化硅膜27被有选择地保留在栅极5的侧面上，并且分别形成在栅极5的上表面和硅基片1的上表面上的第二氧化硅膜26被暴露。
然后，如图15E中所示，当通过使用例如0.5％的HF等等这样的化学物质蚀刻第一和第二氧化硅膜25、26时，在不被氮化硅膜27所覆盖的区域中的第二氧化硅膜26被各向同性地蚀刻。在这种情况中，在栅极5的侧面上的氮化硅膜27的下方，通过该化学物质蚀刻第二氧化硅膜26，然后蚀刻第一氧化硅膜25。因此，凹槽部分8a形成在栅极5的两侧上与硅基片1相分离的氮化硅膜27的下方。并且，在栅极5的上表面上的第二氧化硅膜26被通过化学物质而除去，以暴露栅极5的上表面。在形成凹槽部分8a的阶段，停止把该化学物质提供到硅基片1。
相应地，第一和第二氧化硅膜25、26和氮化硅膜27被保留作为在栅极5的两侧上的离子注入控制膜8，并且凹槽部分8a存在于离子注入控制膜8和硅基片1之间。凹槽部分8a的高度H大约为15纳米，其对应于第二氧化硅膜26的厚度，而凹槽部分8a的深度大约为30纳米，其对应于在栅极5的侧表面上的第一和第二氧化硅膜25、26以及氮化硅膜27的总厚度。结果，连接栅极5的底部表面的边缘部分与离子注入控制膜8的下表面的边缘部分的平面相对于硅基片1的上表面的法线的夹角大约为60度。
第一和第二氧化硅膜25、26的各向异性蚀刻可以通过干法蚀刻来执行。但是，如果采用通过化学物质的湿法蚀刻，则该蚀刻不受到在基片上的栅极的密度差与平面中的分布的影响。
在这种情况中，如第一实施例中所述，第一氧化硅膜25的蚀刻可以在这样的状态下停止，即第一氧化硅膜25少量保留在氮化硅膜27下方的栅极5的侧表面上，该氮化硅膜27被保留在栅极5的侧面上。
并且，即使由于第二氧化硅膜26被在凹槽部分8a中过度地蚀刻，导致第二氧化硅膜26与硅基片1的上表面之间的距离变为大于第一氧化硅膜25与硅基片1的上表面之间的距离，也不会造成特别的问题。
然后，该杂质被离子注入，以形成作为硅基片1中的源极/漏极的延伸区10a，并且该杂质被离子注入以形成在硅基片1中的袋状区9。
首先，如图15F和15G中所示，通过使用栅极5和离子注入控制膜8作为掩膜，延伸区10a被通过把杂质离子注入到硅基片1而形成。
在上述例子中，连接栅极5的底部表面的边缘部分与离子注入控制膜8的下表面的边缘延伸部分的平面相对于硅基片1的上表面的法线的夹角被设置为60度。因此，如果仅仅离子注入角被改变而不改变凹槽部分8a的深度D，则可以把杂质注入到硅基片1中而注入到栅极5中的情况具有一定的容限范围。
具有与构成栅极5的多晶硅膜相同导电性的杂质被导入到延伸区10a。在此，在阱3为p型并且延伸区10a被形成为n型的情况中，以及在阱3为n型并且延伸区10a被形成为p型的情况中，离子注入角各不相同。这是因为，被离子注入到硅基片1中以激活p型杂质和n型杂质的扩散距离不同。另外，延伸区10a的距离必须被控制，而不处于刚好在栅极5的下方区域中。
例如，如果形成p型延伸区10a，硼离子被以相对于硅基片1的上表面的法线形成0至7度的角度，2keV的加速能量以及1×1015/cm2的剂量注入到n型阱3中。然后，为了形成袋状区9，砷离子被以相对于法线形成10至30度的角度，50keV的加速能量以及1×1013/cm2的剂量注入到n型阱3中。
并且，如果形成n型延伸区10a，砷离子被以相对于法线形成10至20度的角度，10keV的加速能量以及2.5×1014/cm2的剂量注入到p型阱3中。然后，为了形成袋状区9，硼离子被以相对于法线形成10至30度的角度，10keV的加速能量以及1×1013/cm2的剂量注入到p型阱3中。
为了保持在栅极5的两侧上的延伸区10a和袋状区9中的杂质浓度分布的对称性，在4个方向上4次执行这些杂质离子注入。在平面方向上的离子注入的角度可以任意选择。
从倾斜方向的离子注入(I.I)相对于法线的角度取决于在栅极5的侧面上的第一和第二氧化硅膜25、26与氮化硅膜27的总宽度、栅极5与其它相邻栅极之间的间隔、栅极5的高度等等。例如，如果第一和第二氧化硅膜25、26和氮化硅膜27的总宽度为0.05微米，栅极5与其它相邻栅极之间的间距宽度为0.4微米，栅极5的厚度为0.1微米，杂质离子注入角，即相对于硅基片1的上表面的法线的角度必须被设置为小于70度。
然后，如图15H所示，根据与第一实施例相同的方法，用于覆盖离子注入控制膜8的绝缘侧壁衬垫11形成在栅极5的两侧上。
然后，如图15I中所示，根据与第一实施例相同的方法和条件，通过用与阱3第二导电型的杂质离子注入到阱3中并且使用侧壁衬垫11和栅极5作为掩膜而形成被延伸区10a部分覆盖的高浓度杂质区10b。因此，形成作为源/漏区的杂质扩散区10，然后执行退火以激活该杂质。
根据上述实施例，具有对应于第一和第二氧化硅膜25、26和氮化硅膜27的总厚度的深度以及对应于第二氧化硅膜26的厚度的高度的凹槽部分8a形成在栅极5的两侧上。因此，可以在倾斜方向上在杂质离子注入中选择的离子注入角的优选值的范围被扩大。结果，在离子注入到硅基片1的过程中可以避免杂质被注入到栅极5中。
通过仅仅在栅极5的侧表面上形成氧化硅膜，然后顺序地形成氧化硅膜和氮化硅膜，接着在垂直方向上对氮化硅膜进行各向异性蚀刻，以及在可以有选择地蚀刻双层氧化硅膜的条件下进行各向同性蚀刻，而形成这种凹槽部分8a。因此，凹槽部分8a的深度D可以被加深而不增加形成在氧化硅膜上的氧化硅膜的膜厚。结果，在形成凹槽部分8a的过程中，可以促进在作为蚀刻掩膜的氮化硅膜27下方的第一和第二氧化硅膜25、26的蚀刻。
(第三实施例)
接着，在下文中描述根据本发明第三实施例的形成另一个凹槽部分的方法。
首先，根据在第一实施例中所述的步骤，在硅基片1上形成栅极5。然后，如图16A中所示，用于覆盖栅极5的氧化硅膜6和氮化硅膜7顺序形成在硅基片1上。这些膜6、7的生长条件被设置为与第一实施例中相同。
然后，如图16B中所示，氧化硅膜6和氮化硅膜7被在基本上垂直于基片表面的方向上进行各向异性蚀刻，以把它们遗留在栅极5的侧面部分，作为离子注入控制膜8。
氧化硅膜6从离子注入控制膜8的下端暴露出来。因此，通过0.5％的HF的化学物质并且用氮化硅膜7作为掩膜对氧化硅膜6进行湿法蚀刻。因此，如图16C中所示，凹槽部分(间隔)18a形成在栅极5的侧表面和硅基片上的氧化硅膜6和氮化硅膜7之间。结果，在第二实施例中的离子注入控制膜18的形状与在第一实施例中的离子注入控制膜8相类似。
由于在第三实施例中蚀刻氧化硅膜6以形成凹槽部分18a仅仅需要在凹槽部分18a的深度方向上进行，因此与第一实施例相比蚀刻效率较高，因此难以出现氧化硅膜6的蚀刻残余物。
如上文所述，形成具有凹槽部分18a的离子注入控制膜18，然后在与第一实施例相同的条件下执行延伸注入和袋状注入。另外，由于后续步骤与第一实施例相类似，因此省略对它们的描述。
(第四实施例)
对于MOS晶体管的小型化，需要MOS晶体管的栅极宽度被减小为小于50纳米，并且作为源极/漏极的延伸区应当被减小为比30纳米更薄。
并且，在采用袋状注入技术的MOS晶体管中，需要用于形成延伸区的离子注入、用于形成袋状区的离子注入、以及用于形成高浓度杂质区的离子注入。另外，如果结合考虑p型MOS晶体管和n型MOS晶体管形成在相同的硅基片1上，必须6次执行杂质离子注入步骤。
在进行杂质离子注入以形成p型MOS晶体管的过程中，n型MOS晶体管形成区被光刻胶所覆盖。相反，在进行杂质离子注入以形成n型MOS晶体管的过程中，p型MOS晶体管形成区被光刻胶所覆盖。因此，执行各自的离子注入。
同时，如上述实施例中所述，进行杂质离子注入以形成延伸区的剂量被设置为高于为形成袋状区而进行离子注入的剂量。例如，形成延伸区的离子注入的剂量被设置为1×1015/cm2至2×1015/cm2。形成袋状区的离子注入的剂量被设置为比上述剂量小两个量级。
因此，在形成延伸区的杂质离子注入中，杂质还被高浓度地注入到覆盖硅基片的部分区域的光刻胶中。因此，由于光刻胶的质量改变因此光刻胶的剥离变得困难，通常采用湿法蚀刻和干法蚀刻的两个步骤来从硅基片上的除去光刻胶。
根据这种光刻胶除去方法，暴露在栅极的两侧上的延伸区的表面被通过化学反应所腐蚀，并且达到大约10纳米的深度。因此，该延伸区变得太薄，从而减少延伸区的导电率。
因此，在下文描述防止在剥离光刻胶中所造成延伸区的膜厚减小的方法。
图17A至17J为示出根据本发明第四实施例的半导体器件制造步骤的截面示图。
下面将说明直到图17A所示的结构所需的步骤。
首先，STI结构(元件隔离结构)2形成在n型或p型硅基片1上，以包围有源区。然后，通过例如把硼这样的p型杂质离子注入到要形成n型MOS晶体管的有源区中，而在硅基片1中形成p阱3A。然后，通过例如把砷这样的n型杂质离子注入到要形成p型MOS晶体管的有源区中，而在硅基片1中形成n阱3B。p阱3A和n阱3B的形成是现有技术，这种阱可以通过任何一种公知技术而形成。在这种情况中，当形成p阱3A时，p型MOS晶体管形成区被光刻胶(未示出)所覆盖，而当形成n阱3B时，n型MOS晶体管形成区被另一个光刻胶(未示出)所覆盖。
然后，由第一实施例中所示的高温氧化膜所制成栅绝缘膜4形成在硅基片1的表面上，具有1至2纳米的厚度。然后，例如150纳米厚的多晶硅膜通过CVD方法形成在栅绝缘膜4上，然后通过光刻方法对该多晶硅膜进行构图。因此，栅极5a形成在p阱3A上，同时栅极5b形成在n阱3B上。例如，作为n型杂质的磷被导入到多晶硅膜中，构成形成于p型3A上的栅极5a。并且，例如作为p型杂质的硼被导入到多晶硅膜中，构成p型3A上的栅极5b。在把杂质导入到多晶硅膜中，在对多晶硅膜进行构图之前选择n型或p型。
然后，通过低温CVD方法例如使用TEOS作为来源气体把15纳米厚的氧化硅膜(SiO2)31形成在栅极5a、5b上。该SiO2膜31形成为比硅基片1上的栅绝缘膜4的膜厚更厚。
然后，通过CVD方法使用硅烷(SiH4)和氨气(NH3)把例如5纳米厚的氮化硅(Si3N4)膜32形成在氧化硅膜31上。如果氮化硅膜32被用作为覆盖绝缘膜，并且氧化硅膜31被用作为下层绝缘膜，该覆盖绝缘膜和下层绝缘膜由可以执行下层绝缘膜对覆盖绝缘膜的选择性蚀刻的材料所制成。
然后，如图17B中所示，通过对硅基片1的上表面在几乎垂直的方向上进行各向异性蚀刻，把氮化硅膜32有选择地遗留在栅极5a、5b的层面上。
然后，如图17C中所示，在硅基片1上的n阱3B被光刻胶33有选择地覆盖。然后，在使用栅极5a、在栅极5a两侧上的氮化硅膜32、以及氧化硅膜31作为掩膜时，n型杂质被通过形成于硅基片1的表面上的氧化硅膜31注入到p型阱3A中，并且如此形成的n型延伸区41形成为30纳米的深度。当进行离子注入以形成n型延伸区40时，例如砷离子(As+)被以0度的倾角，4keV的加速能量以及1×1015/cm2的剂量而注入。
然后，如图17D中所示，对光刻胶33进行氧的灰化，然后光刻胶33的残余物被湿法蚀刻所除去。在这种情况下，由于p型阱3A被氧化硅膜31所覆盖以对其进行保护，在p型阱3A中的n型延伸区40的表面不被暴露于氧的灰化处理和湿法蚀刻处理之下，并且不被化学反应所腐蚀。
然后，如图17E中所示，硅基片1的p型阱3A被光刻胶34有选择地覆盖。然后，当使用栅极5b、氮化硅膜32以及氧化硅膜31作为掩膜时，p型阱被通过形成于硅基片1的表面上的氧化硅膜31注入到n型阱3B中，并且如此形成的p型延伸区41深度约达到30纳米。当进行离子注入以形成p型延伸区41时，例如硼离子(B+)被以0度的倾角，0.5keV的加速能量以及1×1015/cm2的剂量而注入。
然后，如图17F中所示，对光刻胶34进行氧的灰化，然后光刻胶34的残余物被湿法蚀刻所除去。在这种情况下，由于p型阱3A被氧化硅膜31所覆盖以对其进行保护，在p型阱3A中的n型延伸区40的表面不被暴露于氧的灰化处理和湿法蚀刻处理之下，并且不被化学反应所腐蚀。
然后，如图17G中所示，通过使用例如0.5％的HF(氢氟酸)等等对氧化硅膜31进行各向同性蚀刻。在这种情况中，通过使用在栅极5a、5b的侧面上的氮化硅膜32作为掩膜，把氧化硅膜31有选择地遗留在栅极5a、5b的侧面上。在这种情况中，蚀刻条件被设置以形成在栅极5a、5b的侧面上氧化硅膜31和氮化硅膜32与硅基片1的上表面之间的间隔，其具有大于栅绝缘膜4的厚度。换句话说，被氮化硅膜32所覆盖的氧化硅膜31的部分不被化学物质所蚀刻，但是不被氮化硅膜32所覆盖的上部和下部被各向同性地蚀刻。在这种情况中，由于这种蚀刻是湿法蚀刻，因此该蚀刻不受到栅极5a、5b和平面分布的密度差的影响。
在此，如果采用可以保持栅极5a、5b和氮化硅膜32的高选择性蚀刻比的条件下蚀刻氧化硅膜31的方法，则可以采用干法蚀刻。
根据上述蚀刻方法，硅基片1的上表面、栅极5a、5b的上部以及栅极5a、5b的下侧表面被暴露。
在从硅基片1的上表面上除去氧化硅膜31之后，氮化硅膜32和氧化硅膜31被遗留在栅极5a、5b的侧表面上，作为离子注入控制膜8，并且在离子注入控制膜8下方还形成间隔作为凹槽部分8a。
然后，如图17H中所示，n型阱3B被光刻胶35所覆盖。然后，具有与p型阱3A相同导电性的杂质，例如硼这些的p型杂质被在倾斜方向上离子注入到硅基片1的上表面。在这种情况中，栅极5a和离子注入控制膜8作为凹槽结构的掩膜。
p型杂质离子被从离子注入控制膜8和栅极5a的两侧上的p型阱3A的表面离子注入达到预定的深度，并且通过离子注入控制膜8下方的凹槽部分8a注入到p型阱3A达到预定的深度。作为硼离子(B+)的注入条件，选择20度的倾角，10keV的加速能量以及1×1013/cm2的剂量这样的注入条件，并且在4个方向上执行离子注入。该倾角是从法线方向到硅基片1的表面的角度。
结果，类似于第一实施例，在p型阱3A中，杂质浓度高于两个n型延伸区40之间的表面层的p型袋状区42形成在距离硅基片1的表面预定深度之处。
然后，通过氧的灰化而除去在n型阱3B上的光刻胶35。在这种情况中，由于形成袋状区42的离子注入剂量较低，因此可以抑制光刻胶35的质量变化。因此，氧的灰化所需的时间比在形成延伸区40、41之后执行光刻胶去除所需时间更短。另外，不需要通过化学物质来除去光刻胶35，因此p型阱3A的表面不容易被腐蚀。
然后，如图17I中所示，p型阱3A被光刻胶36所覆盖。然后，具有与n型阱3B相同导电性的杂质例如砷这样的n型杂质被在倾斜方向上离子注入到硅基片1的上表面。在这种情况中，栅极5b和离子注入控制膜8作为凹槽结构的掩膜。
n型杂质离子被离子注入达到与离子注入控制膜8和栅极5b的两侧上的n型阱3B的表面相距预定深度之处，并且还通过离子注入控制膜8下方的凹槽部分8a离子注入到n型阱3B中，达到预定的深度。当选择20度的倾角，50keV的加速能量以及1×1013/cm2的剂量时，在4个方向上执行离子注入。
结果，类似于第一实施例，在n型阱3B中，杂质浓度高于两个p型延伸区41之间的表面层的n型袋状区43形成在与硅基片1的表面相距预定深度之处。
然后，通过氧的灰化除去在p型阱3A上的光刻胶36。在这种情况中，由于离子注入以形成袋状区43的剂量较低，因此可以抑制光刻胶36的质量改变。因此，在形成延伸区40、41之后，氧化的灰化所需的时间被缩短。另外，不需要通过化学物质除去光刻胶36，因此n型阱3B的表面几乎不被腐蚀。
在这些杂质离子注入之后，例如在950℃的温度下对硅基片1进行10秒中的退火，以激活该杂质。
接着，下面将描述直到形成图17J所示的结构所需的步骤。
首先，在硅基片1的整个表面上形成用于覆盖栅极5a、5b和离子注入控制膜8的氧化硅膜，以具有100纳米的厚度。分别通过几乎在垂直方向上对氧化硅膜进行蚀刻而仅仅把绝缘侧壁衬垫45保留在栅极5a、5b的侧表面上。
然后，当用光刻胶(未示出)覆盖n型阱3B时，通过使用栅极5a和在栅极5a两侧上的侧壁衬垫45作为掩膜，在20keV的加速能量以及5×1015/cm2的剂量的条件下把例如磷离子(P+)这样的n型杂质注入到p型阱3A中。因此，形成作为源极/漏极的n型高浓度杂质区46。
然后，除去光刻胶。接着，当用另一层光刻胶(未示出)覆盖p型阱3A时，通过使用栅极5b和在栅极5b两侧上的侧壁衬垫45作为掩膜，在5keV和5×1015/cm2的条件下，把例如硼离子(B+)这样的p型杂质注入到n型阱3B中。因此，形成p型高浓度杂质区47，作为源极/漏极。
然后，在1000℃的温度下对硅基片1进行5秒的退火，以激活该杂质。
结果，具有栅极5a、作为源极/漏极的延伸区40、高浓度杂质区46和袋状区42的n型MOS晶体管形成在硅基片1的p型阱3A中。并且，具有栅极5b、作为源极/漏极的延伸区41、高浓度杂质区47和袋状区43的n型MOS晶体管形成在硅基片1的p型阱3B中。
然后，与第一实施例相同，形成用于覆盖n型MOS晶体管和p型MOS晶体管的层间绝缘膜，然后布线形成在层间绝缘膜上。但是在此将省略对它们的描述。
如上文所述，在本实施例中，在形成延伸区40、41之后，通过使用在栅极5的侧面上的氮化硅膜32作为掩膜对氧化硅膜31进行各向同性蚀刻。
因此，在形成于硅基片1上的光刻胶33被除去以形成n型延伸区40的情况中或者在形成于硅基片1上的光刻胶34被除去以形成p型延伸区41的情况中，在除增光刻胶过程中由氧化硅膜31保护硅基片1不受干蚀气体和化学物质的作用，从而不被腐蚀。结果，由于延伸区40、41可以形成到适当的深度，因此可以保持较高的MOS晶体管的导电性。
(其它实施例)
在上述实施例中，已经描述由多晶硅和氧化硅膜6形成栅极以及氮化硅膜7形成为离子注入控制膜8的例子，但是它们不限于这些材料。换句话说，各个材料可以被选择，使得当构成离子注入控制膜8的薄膜被蚀刻时，对栅极5的蚀刻选择比变高。
并且，作为构成栅极5的材料，例如含有W、Mo、Ti的金属的导电材料、例如TiN这样的组合物可以用于取代多晶硅。在这种情况中，氮氧化硅(SiON)膜或者碳化硅(SiC)膜可以用于取代构成离子注入控制膜8的氮化硅膜7。
另外，在上述例子中，形成在栅极5的侧表面上的离子注入控制膜8由氧化硅膜6和氮化硅膜7所形成。但是离子注入控制膜8可以由能够有选择地对例如金属膜这样的栅极5和硅基片1进行蚀刻的材料所形成。如果离子注入控制膜8由金属材料所形成，则栅极5的栅极长度已经在该形成时确定，因此栅极5的栅极长度不改变。另外，具有能够减小栅极5的电阻的优点。但是，在图12A中所示的结构的情况中，最好离子注入控制膜8应当由对于击穿电压绝缘的材料所形成。
在这种情况中，日本专利公告2000-269500和日本专利公告Hei9-213941中给出形成在栅极侧表面上具有多层结构的侧壁。但是，由于这些侧壁不形成为暴露栅极的下部的形状，它们不能够被用作为进行离子注入以形成袋状的掩膜。
如上文所述，根据本发明，与半导体基片之间形成间隔(凹槽)的第一和第二绝缘膜形成在栅极的侧表面上的包含凹槽的结构被采用。因此，如果通过使用包含凹槽的结构作为掩膜在倾斜方向上把杂质离子注入到半导体基片中，则通过离子注入所形成的高浓度杂质区(袋状区)可以形成在远离沟道区的预定位置处。
由于可以通过一个构图步骤形成栅极，因此可以避免由于采用各向异性蚀刻而造成栅极长度的变化，因此可以使晶体管特性稳定化。并且，由于栅极的下表面和上表面可以形成为具有基本相同的宽度，因此与现有技术中的凹槽型栅极相比，可以减少栅极之间的距离。
另外，由于在横向方向上在绝缘膜下方的凹槽部分的深度可以通过调节第一和第二绝缘膜的厚度而容易地控制，因此可以避免在凹槽结构中的变化。并且，如果在凹槽部分上的绝缘膜被形成为由不同材料所构成的多层结构，则可以通过调节第一绝缘膜的厚度而控制凹槽部分的高度和深度。在由不同材料所制成的第一绝缘膜和第二绝缘膜类似于遮挡物形成在栅极的侧表面上的情况下，如果由与第一绝缘膜相同的材料所制成的第三绝缘膜有选择地形成在栅极的侧壁上，然后可以由第三绝缘膜充分地增加在栅极的侧表面上的第一绝缘膜的厚度，因此容易在横向方向上加深该凹槽。
另外，由于在凹槽上的绝缘膜由双层结构所形成，如果通过在几乎垂直的方向上进行各向异性蚀刻而把第二绝缘膜遗留在栅极的侧面上，则通过湿法蚀刻仅仅除去第一绝缘膜，具有均匀形状的尺寸的凹槽可以形成在晶片(基片)表面中以及在具有不同密度的区域中。因此，可以避免在晶片表面上的凹槽的变化。结果，通过使用包含凹槽的结构作为掩膜执行倾斜离子注入，可以减少在高浓度杂质区的形成部分中的变化，因此可以获得均匀的晶体管特性而不影响在晶片上的图案密度。
另外，通过在栅极的表面和半导体基片的上表面上形成第一绝缘膜和第二绝缘膜，然后对第二绝缘膜进行各向异性蚀刻以有选择地保留在栅极的两侧上，然后通过把杂质经半导体基片上的第一绝缘膜导入到半导体基片而形成作为源极/漏极的延伸区，然后对第一绝缘膜进行各向同性蚀刻，从而把凹槽形成在第一和第二绝缘膜之间在栅极的侧表面和半导体基片的上表面上。因此，当用于覆盖不应当被导入离子注入以形成延伸区的区域的掩膜被除去，该半导体基片的表面被第一绝缘膜所保护。结果，可以避免由于干法处理和化学处理以除去光刻胶所造成对半导体基片的腐蚀和粗糙表面。

Claims (20)

1.一种半导体器件，其中包括：
隔着栅绝缘膜形成在第一导电型的半导体基片上的栅极；
绝缘离子注入控制膜，其由不同材料所制成并且按次序形成在栅极的两侧表面上的第一绝缘膜和第二绝缘膜所形成，以及该第一绝缘膜和第二绝缘膜具有在栅极的半导体基片两侧之间高于该栅绝缘膜的间隔；
形成在半导体基片中的栅极两侧上作为源极/漏极的第二导电型的第一和第二杂质扩散层；
形成在半导体基片中的该第二导电型的第一和第二杂质扩散层之间并且在栅极下方的第一导电型的沟道区；以及
第一导电型的第一和第二袋状区，其在该沟道区下方的半导体基片中，具有比连接到第二导电型的第一和第二杂质扩散层的各个端部的沟道区更高的第一导电型的杂质浓度。
2.根据权利要求1所述的半导体器件，其中沿着从源极到漏极的方向截取的栅极的截面几乎为四边形形状。
3.根据权利要求1所述的半导体器件，其中栅极与第二绝缘膜之间的第一绝缘膜覆盖在间隔侧面上的栅极的两个侧表面，并且在间隔的侧面上的厚度比该间隔的上部区域更薄。
4.根据权利要求1所述的半导体器件，其中第一绝缘膜的厚度与第二绝缘膜的厚度相等或者比其更厚。
5.根据权利要求1所述的半导体器件，其中在栅极侧表面上的离子注入控制膜的第一绝缘膜具有双层结构并且比该间隔的高度更厚。
6.根据权利要求1所述的半导体器件，其中第一绝缘膜由氧化硅膜和氮化硅膜之一所形成，并且第二绝缘膜由另一种材料所形成。
7.根据权利要求1所述的半导体器件，其中形成在离子注入控制膜上的绝缘膜侧壁衬垫进一步形成在栅极的侧面上。
8.一种半导体器件的制造方法，其中包括如下步骤：
隔着栅绝缘膜在第一导电型的半导体基片上形成一个栅极；
在半导体基片的上表面以及栅电极的上表面和侧表面上形成第一绝缘膜；
在第一绝缘膜上形成由与第一绝缘膜不同材料所制成的第二绝缘膜；
蚀刻该第二绝缘膜，使其保留在该栅极的侧面上；
通过使用第二绝缘膜作为掩膜有选择地蚀刻第一绝缘膜，以使其保留在栅极和第二绝缘膜之间的区域中，并且形成该半导体基片和第一绝缘膜之间以及该半导体基片与第二绝缘膜之间的间隔；
通过把第一导电型的杂质离子在倾斜方向上注入到半导体基片的上表面中，并且使用遗留在栅极两侧上的第一绝缘膜和第二绝缘膜以及该栅极作为第一掩膜，在栅极下的两侧上形成第一导电型的第一和第二袋状区；以及
通过把第二导电型的杂质导入到该半导体基片，并且使用遗留在栅极两侧的第一绝缘膜和第二绝缘膜以及该栅极作为第二掩膜，形成分离连接到在半导体基片中的第一和第二袋状区并且作为源极/漏极的第二导电型的第一和第二杂质扩散区。
9.根据权利要求8所述的半导体器件制造方法，其中第一绝缘膜的厚度与第二绝缘膜的厚度相等或者比其更厚。
10.根据权利要求8所述的半导体器件制造方法，其中第一绝缘膜由氧化硅膜和氮化硅膜之一所形成，并且第二绝缘膜由另一种材料所形成。
11.根据权利要求8所述的半导体器件制造方法，其中在形成栅极之后以及在形成第一绝缘膜之前进一步包括如下步骤：
在半导体基片的上表面上形成第三绝缘膜，其由与第一绝缘膜相同的材料所制成；以及
对第三绝缘膜进行各向异性蚀刻，以有选择地保留在栅极的侧表面上。
12.根据权利要求11所述的半导体器件制造方法，其中该间隔相对于半导体基片的上表面的高度对应于第一绝缘膜的膜厚，以及
该间隔相对于半导体基片的上表面在水平方向上的深度对应于在栅极侧表面上的第一绝缘膜、第二绝缘膜和第三绝缘膜的厚度的总和。
13.根据权利要求8所述的半导体器件制造方法，其中在通过蚀刻第二绝缘膜而形成间隔之前进一步包括如下步骤：
使用栅极和遗留在栅极侧面上的第一和第二绝缘膜作为第三掩膜，通过把第二导电型的杂质经过半导体基片的上表面上的第二绝缘膜注入到半导体基片中而形成第一和第二延伸区，构成源极/漏极的一部分。
14.根据权利要求8所述的半导体器件制造方法，其中该间隔通过使用化学溶剂对第一绝缘膜进行湿法蚀刻而形成。
15.根据权利要求8所述的半导体器件制造方法，其中栅极的截面形状被形成为四边形。
16.根据权利要求8所述的半导体器件制造方法，其中在形成第二导电型的第一和第二杂质扩散区之前进一步包括如下步骤：
形成覆盖栅极两侧上的第一绝缘膜和第二绝缘膜并且埋在该间隔中的绝缘侧壁衬垫，作为第二掩膜的一部分。
17.一种半导体器件制造方法，其中包括如下步骤：
分别通过栅绝缘膜在半导体基片中的第一导电型的区域上形成第一栅极；
通过栅绝缘膜在半导体基片中的第二导电型的区域上形成第二栅极；
分别在第一栅极、第二栅极和半导体基片的上表面上形成第一绝缘膜；
在第一绝缘膜上形成由与第一绝缘膜不同的材料所制成的第二绝缘膜；
对第二绝缘膜进行各向异性蚀刻，以分别有选择地遗留在第一绝缘膜和第二绝缘膜的两侧上；
用第一光刻胶覆盖第二栅极和第二导电型的区域；
使用第一栅极和遗留在第一栅极侧面上的第一绝缘膜和第二绝缘膜作为掩膜，通过第一绝缘膜在第一导电型的区域中注入第二导电型的杂质，从而在栅极下的两侧上形成第二导电型的第一和第二延伸区，作为源极和漏极；
从半导体基片的上表面上除去第一光刻胶；
有选择地蚀刻第一绝缘膜，以分别在第一栅极和第二栅极的两侧上保留第一绝缘膜，并且分别在半导体基片的上表面与第一栅极和第二栅极的侧面上的第一绝缘膜和第二绝缘膜之间形成第一间隔和第二间隔；
用第二光刻胶有选择地覆盖第二导电型的区域和第二栅极；
使用第一栅极和遗留在第一栅极两侧面上的第一绝缘膜和第二绝缘膜作为掩膜，通过第一间隔在相对于半导体基片的上表面倾斜的方向把第一导电型的杂质离子注入到该种导电型的区域中，从而形成分别在连接第一和第二延伸区的端部的第一导电型的第一和第二袋状区；以及
除去被注入该第一导电型杂质离子的第二光刻胶。
18.根据权利要求17所述的半导体器件制造方法，其中通过干法灰化处理和化学处理除去该第一光刻胶。
19.根据权利要求17所述的半导体器件制造方法，其中通过干法灰化处理和化学处理之一种处理除去该第二光刻胶。
20.根据权利要求17所述的半导体器件制造方法，其中进一步包括如下步骤：
分别在第一栅极和第二栅极的两侧上形成绝缘侧壁衬垫，其覆盖在该间隔上的第一绝缘膜和第二绝缘膜；
用第三光刻胶有选择地覆盖第二导电型的区域和第二栅极；以及
使用侧壁衬垫和第一栅极作为掩膜，通过把第二导电型的杂质导入到该第一导电型的区域而形成第二导电型的高浓度杂质区，构成源极/漏极的一部分。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100452302C (zh) * 2003-11-13 2009-01-14 国际商业机器公司 在晶体管栅极结构上使用抗蚀刻衬里的方法和结构
CN101452853B (zh) * 2007-12-07 2010-09-29 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
CN101621006B (zh) * 2008-07-03 2011-01-12 中芯国际集成电路制造(上海)有限公司 利用锗预非晶处理来形成p-型轻度掺杂的漏极区的方法
CN113223965A (zh) * 2021-04-19 2021-08-06 杭州电子科技大学 一种补偿负电容晶体管内部栅电势损失的方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3975099B2 (ja) * 2002-03-26 2007-09-12 富士通株式会社 半導体装置の製造方法
EP1986240B1 (en) * 2003-10-23 2016-03-09 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing semiconductor device
JP4580657B2 (ja) * 2004-01-30 2010-11-17 株式会社東芝 半導体装置およびその製造方法
CN1674250A (zh) * 2004-03-25 2005-09-28 三洋电机株式会社 半导体装置的制造方法
US7105430B2 (en) * 2004-03-26 2006-09-12 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a notched control electrode and structure thereof
US20050247976A1 (en) * 2004-05-06 2005-11-10 Ting Steve M Notched spacer for CMOS transistors
JP4541125B2 (ja) * 2004-12-15 2010-09-08 パナソニック株式会社 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法
JP2006173438A (ja) * 2004-12-17 2006-06-29 Yamaha Corp Ｍｏｓ型半導体装置の製法
US7790561B2 (en) * 2005-07-01 2010-09-07 Texas Instruments Incorporated Gate sidewall spacer and method of manufacture therefor
KR100698079B1 (ko) * 2005-12-28 2007-03-23 동부일렉트로닉스 주식회사 반도체소자 및 그의 제조방법
US7339230B2 (en) * 2006-01-09 2008-03-04 International Business Machines Corporation Structure and method for making high density mosfet circuits with different height contact lines
US20070257326A1 (en) * 2006-05-08 2007-11-08 Chien-Li Kuo Integrated circuit structure and method of manufacturing a memory cell
KR100935755B1 (ko) * 2007-12-05 2010-01-06 주식회사 동부하이텍 멀티-디바이스 내 ｍｏｓ트랜지스터의 ｌｄｄ구조 및 형성방법
US8859380B2 (en) * 2010-11-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and manufacturing methods thereof
CN102427063A (zh) * 2011-07-22 2012-04-25 上海华力微电子有限公司 一种抑制cmos短沟道效应的方法
US8541296B2 (en) * 2011-09-01 2013-09-24 The Institute of Microelectronics Chinese Academy of Science Method of manufacturing dummy gates in gate last process
JP2013065594A (ja) * 2011-09-15 2013-04-11 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2018148123A (ja) * 2017-03-08 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 半導体装置及び半導体装置の製造方法
US10510839B2 (en) * 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method for manufacturing the same
JP7223487B2 (ja) * 2019-04-03 2023-02-16 ルネサスエレクトロニクス株式会社 半導体装置、並びに電子システム装置及びその駆動方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0294635A (ja) * 1988-09-30 1990-04-05 Nec Corp Ｌｄｄ構造のｍｏｓｆｅｔの製造方法
JPH05183155A (ja) * 1992-01-06 1993-07-23 Fujitsu Ltd 半導体装置及びその製造方法
US5319430A (en) * 1993-01-04 1994-06-07 Xerox Corporation Fuser mechanism having crowned rolls
US5583067A (en) * 1993-01-22 1996-12-10 Intel Corporation Inverse T-gate semiconductor device with self-aligned punchthrough stops and method of fabrication
JPH06326123A (ja) 1993-05-14 1994-11-25 Sony Corp 半導体装置の製造方法
JPH08162541A (ja) 1994-12-09 1996-06-21 Toshiba Corp 半導体装置の製造方法
JP2735041B2 (ja) * 1995-07-28 1998-04-02 日本電気株式会社 半導体装置およびその製造方法
JPH09213941A (ja) 1996-02-07 1997-08-15 Sony Corp 半導体装置及び半導体装置の製造方法
JP3028114B2 (ja) 1997-04-17 2000-04-04 日本電気株式会社 半導体装置の製造方法
US6306712B1 (en) * 1997-12-05 2001-10-23 Texas Instruments Incorporated Sidewall process and method of implantation for improved CMOS with benefit of low CGD, improved doping profiles, and insensitivity to chemical processing
JP2000150873A (ja) * 1998-11-12 2000-05-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6190981B1 (en) * 1999-02-03 2001-02-20 United Microelectronics Corp. Method for fabricating metal oxide semiconductor
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
JP2000269500A (ja) * 1999-03-19 2000-09-29 Toshiba Corp 半導体装置の製造方法
JP2001267562A (ja) * 2000-03-15 2001-09-28 Hitachi Ltd 半導体装置及びその製造方法
TW502452B (en) * 2001-07-13 2002-09-11 Macronix Int Co Ltd Manufacturing method of MOS transistor

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100452302C (zh) * 2003-11-13 2009-01-14 国际商业机器公司 在晶体管栅极结构上使用抗蚀刻衬里的方法和结构
CN101452853B (zh) * 2007-12-07 2010-09-29 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
CN101621006B (zh) * 2008-07-03 2011-01-12 中芯国际集成电路制造(上海)有限公司 利用锗预非晶处理来形成p-型轻度掺杂的漏极区的方法
CN113223965A (zh) * 2021-04-19 2021-08-06 杭州电子科技大学 一种补偿负电容晶体管内部栅电势损失的方法
CN113223965B (zh) * 2021-04-19 2023-02-24 杭州电子科技大学 一种补偿负电容晶体管内部栅电势损失的方法

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Publication number Publication date
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