KR20100005123A - 반도체 장치 및 그의 형성방법 - Google Patents

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Abstract

팁 없는 에피택셜 소오스/드레인 영역을 가진 반도체 장치와, 그 반도체 장치의 형성 방법이 설명된다. 일 실시 예에 있어서, 반도체 장치는 기판상에 게이트 스택을 포함한다. 게이트 스택은 게이트 유전층위의 게이트 전극으로 이루어지며, 기판내의 채널 영역위에 존재한다. 또한, 반도체 장치는 채널 영역의 양 측면상의 기판 영역에 한쌍의 소오스/드레인 영역을 포함한다. 한쌍의 소오스/드레인 영역은 게이트 유전층과 직접 접속하며, 그의 격자 상수는 채널 영역의 격자 상수와는 다르다. 일 실시 예에 있어서, 반도체 장치는 유전 게이트 스택 자리 표시자를 이용하여 형성된다.

Description

반도체 장치 및 그의 형성방법{SEMICONDUCTOR DEVICE HAVING TIPLESS EPITAXIAL SOURCE/DRAIN REGIONS}
본 발명은 반도체 장치 분야이다.
과거 수년 동안, MOS-FET(Metal Oxide Semiconductor Field Effect Transisotor)들과 같은 반도체 장치에서는, 예를 들어, PMOS-FET(P-type Metal Oxide Semiconductor Field Effect Transistor)에서의 정공 이동도를 향상시키기 위해 압축 변형 실리콘 채널(compressively strained silicon channel) 영역을 이용하는 것처럼, 변형 채널(strained channel) 영역을 반도체 기반의 활성 부분에 합체시킴으로써 그의 성능을 크게 향상시켰다. 그러한 압축 채널 영역이 존재하면, 반도체 장치가 온(ON) 상태일 때 채널내에서 전하가 이주하는 속도가 크게 향상된다.
도 1a-c에는, 종래 기술에 따른, PMOS-FET의 변형 유도 소오스/드레인 영역(strain-inducing source/drain region)을 형성하는 전형적인 프로세스 흐름을 나타내는 단면도가 도시된다. 도 1a를 참조하면, 비-변형 PMOS-FET(100)가 우선적 으로 형성된다. 비-변형 PMOS-FET(100)는 채널 영역(102)을 포함한다. 게이트 유전층(104)은 채널 영역(102)위에 배치되고, 게이트 전극(106)은 게이트 유전층(104)위에 배치된다. 게이트 유전층(104)과 게이트 전극(106)은 게이트 절연 스페이서(108)에 의해 절연된다. 팁(tip) 연장부(110)와 소오스/드레인 영역(112)은 기판(114)에 도펀트 원자를 주입함으로써 형성되며, 부분적으로는 비-변형 PMOS-FET(100)의 기생 저항을 감소시키도록 형성된다. 따라서, 소오스/드레인 영역(112)은 초기에 채널 영역(102)과 동일한 물질로 형성된다. 그러므로, 소오스/드레인 영역(112)과 채널 영역(102)간의 격자 부정합은 무시할 수 있을 정도가 되어, 사실상 채널 영역(102)에 대한 변형이 없게 된다.
도 1b를 참조하면, 소오스/드레인 영역(112)을 포함하는 기판(114)의 일부가 에칭 프로세스(etch process)에 의해 제거됨으로써 기판(114)에 리세스 영역(recessed region)(116)이 형성된다. 후속하여, 도 1c에 도시된 바와 같이, 리세스 영역(116)내에 에피택셜 막(epitaxial film)을 선택적으로 성장시킴으로써 변형 유도 소오스/드레인 영역(120)이 형성된다. 변형 유도 소오스/드레인 영역(120)은 전하-캐리어 원자로 도핑될 수 있다. 예를 들어, PMOS-FET의 경우에는 보론(boron)으로 도핑될 수 있는데, 그러한 도핑은 에피택셜 막의 성장시에 실행되거나 에피택셜 막의 성장 이후에 실행되며, 또는 에피택셜 막의 성장시 및 에피택셜 막의 성장 이후의 모두에서 실행될 수 있다. 예를 들어, 기판(114)과 그에 따른 채널 영역(102)은 결정 실리콘으로 구성되며, 변형 유도 소오스/드레인 영역(120)을 형성하기 위해 성장시킨 막은 에피택셜 실리콘/게르마늄으로 구성된다. 에피택셜 실리 콘/게르마늄 막의 격자 상수는 결정 실리콘의 격자 상수보다 ~1%(70%의 Si와 30%의 Ge의 경우)만큼 더 크며, 그에 따라 변형 유도 소오스/드레인 영역(120)은 채널 영역(120)의 격자 상수보다 높은 격자 상수를 가진 물질로 이루어진다. 그러므로, 도 1c에서 화살표로 표시된 바와 같은 단축(uniaxial)의 압축 변형이 변형 PMOS-FET(130)내의 채널 영역(102)상에서 이루어지게 되어, 장치에 있어서 정공 이동도가 향상될 수 있다.
이러한 방식에 있어서의 한가지 단점은, 예를 들어, 폴리실리콘 게이트 전극상에 실리콘/게르마늄이 성장하는 것과 같이, 변형 유도 소오스/드레인 영역(120)을 형성하기 위한 에피택셜 막 성장동안에 게이트 전극(106)상에 원치않은 물질이 성장하는 것을 방지하기 위해 게이트 절연 스페이서(108)가 요구된다는 점이다. 그러므로, 채널 영역(102)에 대한 변형 유도 소오스/드레인 영역(120)의 상대적 위치는 게이트 절연 스페이서(108)의 폭에 의해 제한된다. 그러므로, 변형 유도 소오스/드레인 영역(120)의 기생 저항 감소 기능과 변형 유도 기능이 제한된다. 팁 연장부(110)가 기판(114)에 형성되어 유도 PMOS-FET(130)의 저항을 감소시킨다. 그러나, 팁 연장부(110)는 채널 영역(102)과 동일한 물질로 형성된다. 그러므로, 팁 연장부(110)와 채널 영역(102)간의 격자 부정합은 무시할 정도이며, 그 결과 사실상 팁 연장부(110)로부터의 채널 영역(102)에 대한 추가적인 변형은 없게 된다.
따라서, 팁이 없는 에피택셜 소오스/드레인 영역을 가진 반도체 장치와 그러한 장치를 형성하기 위한 방법이 본 명세서에서 설명된다.
도 1a 내지 도 1c는, 종래 기술에 따른, PMOS-FET의 변형 유도 소오스/드레인 영역(strain-inducing source/drain region)을 형성하는 전형적인 프로세스 흐름을 나타내는 단면도,
도 2는 본 발명의 실시 예에 따른, 팁 없는 에피택셜 소오스/드레인 영역을 가진 평면 MOS-FET를 나타내는 단면도,
도 3a 내지 도 3j는 본 발명의 실시 예에 따른, 팁 없는 에피택셜 소오스/드레인 영역을 가진 평면 MOS-FET의 형성을 나타내는 단면도,
도 4a 내지 도 4g는 본 발명의 실시 예에 따른, 팁 없는 에피택셜 소오스/드레인 영역을 가진 트리게이트(trigate) MOS-FET의 형성을 나타내는 단면도,
도 5a 및 도 5b는 본 발명의 실시 예에 따른, 팁 없는 에피택셜 소오스/드레인 영역과 유전 스페이서를 가진 평면 MOS-FET의 형성을 나타내는 단면도.
팁 없는 에피택셜 소오스/드레인 영역을 가진 반도체 장치와 그러한 장치의 형성 방법이 설명된다. 이하의 설명에서는, 본 발명의 충분한 이해를 제공하기 위해, 예를 들어, 특정 치수 및 화학적 체계와 같은 많은 특정한 상세 설명이 설명될 것이다. 당업자라면, 본 발명이 이와 같은 특정한 상세 설명 없이도 실행될 수 있 음을 알 것이다. 다른 예시에 있어서, 본 발명의 불필요한 불명확성을 방지하기 위해 패터닝 단계(patterning step) 또는 습식 화학적 세정과 같은 잘 알려진 프로세싱 단계들은 상세하게 설명하지 않을 것이다. 또한, 도면에 도시된 여러 실시 예는 예시적인 것으로, 축척으로 도시된 것은 아님을 알아야 한다.
본 명세서에서는 팁이 없는 에피택셜 소오스/드레인 영역을 가진 반도체 장치와 그러한 장치를 형성하는 방법이 개시된다. 실시 예에 있어서, 그 반도체 장치는 기판상의 게이트 스택을 포함한다. 게이트 스택은 게이트 유전층 위의 게이트 전극으로 구성되며, 기판내의 채널 영역위에 존재할 수 있다. 일 실시 예에 있어서, 반도체 장치는 기판내의 채널 영역의 양측면상의 한쌍의 소오스/드레인 영역을 포함한다. 한쌍의 소오스/드레인 영역은 게이트 유전층과 직접 접속되며, 한쌍의 소오스/드레인 영역의 격자 상수는 채널 영역의 격자 상수와 다르다. 특정 실시 예에 있어서, 반도체 장치는 유전 게이트 스택 자리 표시자(dielectric gate stack placeholder)를 이용하여 형성된다.
반도체 장치는 팁 없는 에픽택셜 소오스/드레인 영역을 포함하며 그러한 소오스/드레인 영역의 변형 감소 기능의 증가로부터 결과하는 개선된 성능을 나타낸다. 즉, 게이트 절연 스페이서가 없는 변형 유도 소오스/드레인 영역의 형성은 게이트 스택에 바로 인접하고, 그에 따라 게이트 스택 바로 아래의 채널에 보다 가까운 변형 유도 소오스/드레인 영역의 형성을 가능하게 한다. 따라서, 본 발명의 실시 예에 따르면, 변형 유도 소오스/드레인 영역은 반도체 장치의 게이트 유전층과직접 접촉되게 형성됨으로써, 반도체 장치의 채널 영역에 대한 변형 유도 소오스/ 드레인 영역의 근접성을 최적화시킨다. 일 실시 예에 있어서, 이러한 구조적 배열은, 반도체 장치가 온(ON) 상태일 때 채널 영역내의 전하 캐리어의 이동도를 증가시킨다. 특정 실시 예에 있어서, 이러한 구조적 배열에서는 팁 연장부가 필요치 않는데, 그 이유는 채널 영역에 근접한 변형 유도 소오스/드레인 영역을 형성함에 의해 기생 저항이 완화되기 때문이다.
게이트 스택에 바로 인접한 변형 유도 소오스/드레인 영역의 형성은 대체 게이트 스킴(replacement gate scheme)에 있어서의 유전 게이트 스택 자리 표시자를 이용하여 실행된다. 따라서, 본 발명의 실시 예에 따르면, 유전 게이트 스택 자리 표시자위에서의 물질의 성장이 차단되어 변형 유도 에피택셜 소오스/드레인 영역의 제조 동안에 게이트 절연 스페이서가 필요치 않게된다. 일 실시 예에 있어서, 유전 게이트 스택 자리 표시자는, 변형 유도 에피택셜 소오스/드레인 영역의 형성 이후에 실질적인 게이터 스택으로 대체된다.
게이트 스택과 직접 접촉된 에피택셜 소오스/드레인 영역을 가진 반도체 장치가 형성된다. 도 2에는, 본 발명의 실시 예에 따른, 팁 없는 에피택셜 소오스/드레인 영역을 가진 평면 MOS-FET를 나타내는 단면도가 도시된다.
도 2를 참조하면, 반도체 장치(200)는 채널 영역(204)을 가진 기판(202)으로 구성된다. 게이트 스택은 게이트 유전층(206)과 게이트 전극(218)으로 이루어지며, 채널 영역(202) 위에 배치된다. 변형 유도 에피택셜 소오스/드레인 영역(208)은 기판내의 채널 영역(208)의 양측면 및 언더컷 부분(undercutting)에 형성된다. 변형 유도 에피택셜 소오스/드레인 영역(208)은 게이트 스택에 직접 접촉되며, 특히 게 이트 유전층(204)에 직접 접촉된다. 층간 유전막(210)은 변형 유도 에피택셜 소오스/드레인 영역(208)의 위 및 게이트 스택의 측벽에 바로 인접하여 형성된다.
반도체 장치(200)는 게이트와, 채널 영역과 한쌍의 소오스/드레인 영역을 합체시킨 임의 반도체 장치일 수 있다. 본 발명의 실시 예에 따르면, 반도체 장치(200)는 평면 MOS-FET, 메모리 트랜지스터 또는 MEMS(Microelectromechanical System)을 포함하는 그룹으로부터 선택된다. 일 실시 예에 있어서, 반도체 장치(200)는 평면 MOS-FET이며, 절연된 장치이거나 다수의 중첩된 장치내의 한 장치일 수 있다. 특정 실시 예에 있어서, 도 2에 도시된 바와 같이, 반도체 장치(200)는 변형 유도 에피택셜 소오스/드레인 영역(208)의 양 측면상에 절연 영역(214)을 가진 평면 절연형 PMOS-FET이다. 전형적인 집적 회로에 대해서는 알고 있겠지만, CMOS 집적 회로를 형성하기 위해 N 및 P 채널 트랜지스터들은 단일 기판상에 제조된다.
기판(202) 및 그에 따른 채널 영역(204)은 제조 프로세스를 견딜 수 있는 임의의 반도체 물질로 이루어지며, 거기에서는 전하가 이동할 수 있다. 일 실시 예에 있어서, 기판(20)은 결정 실리콘 또는 실리콘/게르마늄으로 이루어지거나, 또는 예를 들어 인, 비소, 보론 또는 그들의 조합(이에 국한되는 것은 아님)으로 된 물질과 같은 전하 캐리어로 도핑된 게르마늄 층으로 이루어진다. 일 실시 예에 있어서, 기판(202)내의 실리콘 원자의 농도는 97%보다 높다. 다른 실시 예에 있어서, 기판(202)은, 예를 들어, 보론 도핑형 벌크 실리콘 단결정 기판(boron-doped bulk silicon mono-crystalline substract)의 최상부에 성장한 실리콘 에피택셜 층과 같 이, 별개의 결정 기판의 최상부에 성장한 에피택셜층으로 이루어진다. 기판(202)은, 예를 들어, 벌크 결정 기판 및 에피택셜층 사이에 존재하는 절연층으로 구성되어, 예를 들어, 실리콘-온-절연체 기판을 형성한다. 일 실시 예에 있어서, 절연층은 실리콘 이산화물, 실리콘 질화물, 실리콘 산화 질화물 또는 고 유전체층(high-k dielectric layer)을 포함하는 그룹으로부터 선택된 물질로 이루어진다. 대안적으로, 기판(202)은 Ⅲ-Ⅴ족 물질을 포함할 수 있다. 일 실시 예에 있어서, 기판(202)은, 예를 들어, 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물 또는 그들의 조합으로 된 물질(이에 국한되는 것은 아님)과 같은 Ⅲ-Ⅴ족 물질을 포함할 수 있다. 채널 영역(204)은 전하-캐리어 도펀트 불순물 원자의 웰(well)내에 형성된다. 일 실시 예에 있어서, 기판(202)은 결정 실리콘으로 이루어지고, 전하-캐리어 도펀트 불순물 원자는 보론, 비소, 인듐 또는 인을 포함하는 그룹으로부터 선택된다. 다른 실시 예에 있어서, 기판(202)은 Ⅲ-Ⅴ족 물질로 이루어지며, 전하-캐리어 도펀트 불순물 원자는 카본, 실리콘, 게르마늄, 산소, 황, 셀렌 또는 텔루르를 포함하는 그룹으로부터 선택된다.
변형 유도 에피택셜 소오스/드레인 영역(208)은 기판(202)의 격자 상수와 다른 격자 상수를 가진 낮은 결함 밀도의 단결정 막으로 이루어진다. 격자 상수는 채널 영역(204) 및 변형 유도 에피택셜 소오스/드레인 영역(208)의 각 내부의 단위 셀 오리엔테이션(unit cell orientation)과 원자 간격에 기초한다. 따라서, 결정 기판내에 형성되며 결정 기판의 격자 상수와는 다른 격자 상수를 가진 한쌍의 반도 체 영역은 그 한쌍의 반도체 기판 사이에 존재하는 결정 기판의 일부에 단축 변형(uniaxial strain)을 가한다. 예를 들어, 본 발명의 실시 예에 따르면, 변형 유도 에피택셜 소오스/드레인 영역(208)의 격자 상수는 채널 영역(204)의 격자 상수보다 크며, 채널 영역(204)의 격자에 단축의 압축 변형을 가한다. 따라서, 변형 유도 에피택셜 소오스/드레인 영역(208)의 격자 상수가 채널 영역(204)의 격자 상수보다 크면, 변형 유도 에피택셜 소오스/드레인 영역(208)의 격자 형성 원자들은 그들의 일반 휴식 상태로부터 푸싱(pushing)되고 그들이 이완하려고 함에 따라 채널 영역(204)상에 압축 변형을 유도한다. 특정 실시 예에 있어서, 채널 영역(204)상에 야기되는 이러한 단축 압축 변형은 채널 영역(204)내의 정공 이동도를 증가시킨다. 본 발명의 대안적인 실시 예에 있어서, 변형 유도 에피택셜 소오스/드레인 영역(208)의 격자 상수는 채널 영역(204)의 격자 상수보다 작으며, 채널 영역(204)의 격자에 단축 인장 변형을 가한다. 따라서, 변형 유도 에피택셜 소오스/드레인 영역(208)의 격자 상수가 채널 영역(204)의 격자 상수보다 작으면, 변형 유도 에피택셜 소오스/드레인 영역(208)의 격자 형성 원자들은 그들의 일반 휴식 상태로부터 멀어지도록 풀링(pulling)되고, 그들이 이완하려고 함에 따라 채널 영역(204)상에 인장 변형을 유도한다. 특정 실시 예에 있어서, 채널 영역(204)상에 야기되는 이러한 단축 변형은 채널 영역(204)내의 전자 이동도를 증가시킨다.
변형 유도 에피택셜 소오스/드레인 영역(208)은 채널 영역(204)의 격자 상수와 다른 격자 상수를 가지며 기생 저항을 완화시키기에 충분히 낮은 저항성을 가진 임의 물질로 이루어진다. 일 실시 예에 있어서, 채널 영역(204)은 SixGe1 -x로 이루어지며, 변형 유도 에피택셜 소오스/드레인 영역(208)은 SiyGe1 -y로 이루어지는데, 0≤x, y≤1 및 x≠y이다. 특정 실시 예에 있어서, 반도체 장치(200)는 PMOS-FET이며, 채널 영역(204)은 실리콘으로 이루어지며(즉,x=1), 변형 유도 에피택셜 소오스/드레인 영역(208)은 70:30의 원자 비율을 가진 실리콘/게르마늄으로 이루어진다(즉, y=0.7). 다른 실시 예에 있어서, 채널 영역(204)은 실리콘으로 이루어지며, 변형 유도 에피택셜 소오스/드레인 영역(208)은 카본 도핑형 실리콘으로 이루어진다. 특정 실시 예에 있어서, 반도체 장치(200)는 NMOS-FET이고, 채널 영역(204)은 실리콘으로 이루어지며, 변형 유도 에피택셜 소오스/드레인 영역(208)은 0.5% - 1.5% 범주내의 치환형 카본 원자(substitutional carbon atoms)의 원자 농도를 가진 카본 도핑형 실리콘으로 이루어진다. 대안적인 실시 예에 있어서, 채널 영역(204)은 AlxGa1-xAs, InxGa1 - xAs, InxGa1 - xP 또는 AlxIn1 - xSb를 포함하는 그룹으로부터 선택된 Ⅲ-Ⅴ족 물질을 포함할 수 있고, 변형 유도 에피택셜 소오스/드레인 영역(208)은 AlyGa1-yAs, InyGa1 - yAs, InyGa1 - yP 또는 AlyIn1 - ySb로 이루어지며, 0≤x, y≤1 및 x≠y이다. 특정 실시 예에 있어서, 소오스/드레인 영역(208)은 채널 영역(204)의 격자 상수와는 적어도 0.1% 만큼 다른 격자 상수를 가진 물질로 이루어진다.
변형 유도 에피택셜 소오스/드레인 영역(208)은 전하-캐리어 도펀트 불순물 원자를 더 포함한다. 일 실시 예에 있어서, 변형 유도 에피택셜 소오스/드레인 영역(208)은 에피택셜 실리콘/게르마늄으로 이루어지며, 전하-캐리어 도펀트 불순물 원자는 보론 원자이다. 특정 실시 예에 있어서, 반도체 장치(200)는 PMOS-FET이고, 채널 영역(204)은 실리콘으로 이루어지며, 변형 유도 에피택셜 소오스/드레인 영역(208)은 20%-30% 범위내의 게르마늄 원자 농도와, 5×1019 - 5×1020 원자/㎤ 범위내의 보론 도펀트 불순물 원자 농도를 가진 실리콘/게르마늄으로 이루어진다. 다른 실시 예에 있어서, 변형 유도 에피택셜 소오스/드레인 영역(208)은 Ⅲ - Ⅴ족 물질로 이루어지며, 전하-캐리어 도펀트 불순물 원자는 카본, 실리콘, 게르마늄, 산소, 황, 셀렌(selenium) 또는 텔루르(tellurium)을 포함하는 그룹으로부터 선택된다. 도 2에 도시된 바와 같이, 변형 유도 에피택셜 소오스/드레인 영역(208)으로부터 외부 확산된 기판(202)내의 영역(212)은 변형 유도 에피택셜 소오스/드레인 영역(208)의 주변부에 인접하게 형성된다. 일 실시 예에 있어서, 변형 유도 에피택셜 소오스/드레인 영역(208)은 보론 도핑형 실리콘/게르마늄으로 이루어지며, 외부 확산 영역(212)은 보론 원자로 이루어진다. 특정 실시 예에 있어서, 외부 확산 영역(212)내의 보론 원자의 농도는 1×1017 - 5×1020 원자/㎤ 범위내에 있다.
채널 영역(204) 위의 게이트 유전층(206)과 게이트 전극(218)을 포함하며 변형 유도 에피택셜 소오스/드레인 영역(208)과 직접 접촉하는 게이트 스택은 채널 영역(204)과 게이트 스택 사이에 유전층이 존재하는 도전 영역을 가진 물질들의 임의 스택일 수 있다. 일 실시 예에 있어서, 게이트 유전층은 게이트 전극(218)과 채널 영역(204) 사이에만 형성된다. 다른 실시 예에 있어서, 도 2에 도시된 바와 같이, 게이트 유전층(206)은 게이트 전극(218)의 측벽을 따라 연장되어 층간 유전 막(210)에 바로 인접하게 형성된다.
게이트 유전층(206)은 채널 영역(204)으로부터 도전 영역(218)을 격리시키기에 적합한 임의의 유전 물질을 포함한다. 예를 들어, 본 발명의 실시 예에 따르면, 게이트 유전층(206)은 고 유전체층(high-k dielectric layer)으로 이루어진다. 일 실시 예에 있어서, 고 유전체층은 하프늄(hafnium) 산화물, 하프늄 산화 질화물, 하프늄 실리케이트, 란탄 산화물(lanthanum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리케이트, 탄탈 산화물(tantalum oxide), 바륨 스트론튬 티타네이트(barium strontium titanate), 바륨 티타네이트, 스트론튬 티타네이트, 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈 산화물(lead scandium tantalum oxide), 납 아연 니오베이트(lead zinc niobate) 또는 그들의 조합으로 된 물질을 포함하는 그룹으로부터 선택된다. 또한, 게이트 유전층(206)의 일부는 기판의 최상부 소수층들로부터 형성된 자연 산화물층(a layer of native oxide)을 포함한다. 실시 예에 있어서, 게이트 유전층(206)은 반도체 물질의 산화물로 구성된 하부 부분과 최상부 고 유전체 부분(top high-k portion)으로 이루어진다. 일 실시 예에 있어서, 게이트 유전층(206)은 하프늄 산화물로 된 상부 부분과 실리콘 이산화물 또는 실리콘 산화 질화물로 된 바닥 부분으로 이루어진다. 대안적인 실시 예에 있어서, 게이트 유전층(206)은 실질적으로 기판(202)의 반도체 물질인 산화층으로 이루어진다. 특정 실시 예에 있어서, 기판(202)은 실질적으로 실리콘으로 이루어지고, 게이트 유전층(206)은 실질적으로 실리콘 이산화물 또는 실리콘 산화 질화물로 이루어진다.
게이트 전극(218)은 적절한 일함수(workfunction)를 가진 임의의 도전 물질로 이루어진다. 실시 예에 있어서, 게이트 전극(218)은 금속 게이트 전극이다. 일 실시 예에 있어서, 게이트 전극(218)은 금속 질화물, 금속 탄화물, 금속 규화물, 금속 알루미나이드(metal aluminide), 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄(ruthenium), 팔라듐(palladium), 플래티늄(platinum), 코발트(cobalt), 니켈 또는, 예를 들어 루테늄 산화물과 같은 도전성 금속 산화물을 포함하는 그룹으로부터 선택되는 금속층으로 이루어진다. 특정 실시 예에 있어서, 게이트 전극(218)은 금속 일함수 설정층(metal workfunction-setting layer) 위에 형성된 비-일함수 설정 충진재(non-workfunction-setting fill material)로 이루어진다. 대안적인 실시 예에 있어서, 게이트 전극(218)은 도핑형 다결정 실리콘으로 이루어진다.
층간 유전막(210)은 변형 유도 에피택셜 소오스/드레인 영역(208)을 커버하며, 게이트 스택의 측벽에 바로 인접한다. 층간 유전막(210)은, 반도체 장치(200)와 임의의 이웃하는 반도체 장치간에 충분한 전기적 절연을 유지하면서, 반도체 장치(200)위의 다수의 상호 접속부의 제조를 견디기에 적합한 임의 물질로 이루어진다. 일 실시 예에 있어서, 층간 유전막(210)은 실리콘 이산화물 또는 실리콘 산화 질화물로 이루어진다. 다른 실시 예에 있어서, 층간 유전막(210)은 저유전체 물질(low-k dieletric material)로 이루어진다. 특정 실시 예에 있어서, 층간 유전막(210)은 2.5 - 4 범위내의 유전 상수를 가진 카본 도핑형 실리콘 산화물로 이루어진다.
팁 없는 변형 유도 에피택셜 소오스/드레인 영역은 대체 게이트 집적 스킴의 유전 게이트 스택 자리 표시자를 이용하여 반도체 장치에 합체된다. 도 3a 내지 도 3j에는 본 발명의 실시 예에 따른 팁 없는 에피택셜 소오스/드레인 영역을 가진 평면 MOS-FET의 형성을 나타내는 단면도가 도시된다.
도 3a를 참조하면, 사전에 패터닝된 유전 게이트 스택 자리 표시자층(330)이 기판(302)위에 형성된다. 기판(302)은 도 2에서 기판과 관련하여 설명한 임의의 기판일 수 있다. 본 발명의 실시 예에 따르면, 절연 영역(314)은 도 3a에 도시된 바와 같이 기판(302)내에 합체된다. 특정 실시 예에 있어서, 절연 영역(314)은 실질적으로 실리콘 이산화물로 이루어지고, STI(Shallow Trench Isolation) 집적 스킴에 의해 제조된다.
사전 패터닝된 유전 게이트 스택 자리 표시자층(330)은 기판(302)과 절연 영역(314)에 대해 선택적으로 패터닝되기에 적합하고 후속하는 에피택셜 침착 프로세스동안에 반도체 물질의 성장을 차단하기에 적합한 임의 유전 물질로 이루어진다. 일 실시 예에 있어서, 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)은 실리콘 이산화물, 실리콘 산화 질화물 및 실리콘 질화물을 포함하는 그룹으로부터 선택된 물질로 이루어진다. 특정 실시 예에 있어서, 기판(302)은 실질적으로 실리콘으로 이루어지고, 절연 영역(314)은 실리콘 이산화물로 이루어지며, 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)은 실질적으로 실리콘 질화물로 이루어진다. 보호층은 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)과 기판(302) 사이에 합체된다. 일 실시 예에 있어서, 실리콘 이산화물로 된 자연층(native layer)은 사 전 패터닝된 유전 게이트 스택 자리 표시자층(330)과 기판(302) 사이에 형성된다. 그러나, 대안적인 실시 예에 있어서, 도 3a에 도시된 바와 같이, 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)은 기판(302)의 최상부 표면의 바로 위에 형성된다. 따라서, 일 실시 예에 있어서, 대체 게이트 집적 스킴에 있어서 별개의 게이트 유전 자리 표시자가 필요치 않다.
사전 패터닝된 유전 게이트 스택 자리 표시자층(330)은 기판(302)의 최상부 표면위에 신뢰성있는(즉, 균일한 혼합 및 두께) 유전층을 제공하기에 적합한 임의 기법에 의해 침착된다. 본 발명의 일 실시 예에 따르면, 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)은 CVD(Chemical Vapor Deposition) 프로세스에 의해 형성된다. 일 실시 예에 있어서, 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)은 화학양론(stoichiometric)의 실리콘 질화물(Si3N4)로 이루어지고, 섭씨 500 - 850도 범위의 온도에서 전구체 SiH4 및 NH3를 이용한 CVD 프로세스에 의해 침착된다. 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)은 후속하여 형성되는 게이트 스택의 높이를 정의하기에 적합한 임의 두께로 침착된다. 본 발명의 실시 예에 따르면, 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)은 50 - 200 나노미터의 두께로 침착된다.
도 3b를 참조하면, 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)은 기판(302) 또는 절연 영역(314)에 실질적으로 영향을 주지 않고 유전 게이트 스택 자리 표시자(332)를 형성하도록 패터닝된다. 본 발명의 실시 예에 따르면, 유전 게 이트 스택 자리 표시자(332)를 제공하기 위해 리소그래피/에칭 프로세스(lithography/etch process)가 이용된다. 예를 들어, 일 실시 예에 있어서, 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)은 사전 패터닝된 유전 게이트 스택 자리 표시자층(330) 위의 포지티브 포토-레지스트층(positive photo-resist layer)을 248㎚, 193㎚ 및 157㎚를 포함하는 그룹으로부터 선택된 광 파장에 노출시켜 우선적으로 패터닝함에 의해 패터닝된다. 다른 실시 예에 있어서, 포지티브 포토-레지스트층을 패터닝하기 위해 e-빔 직접-기록 프로세스가 이용된다. 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)을 패터닝하기 위해 에칭 프로세스가 이용된다. 일 실시 예에 있어서, 건식 에칭 프로세스가 이용된다. 특정 실시 예에 있어서, 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)은 실질적으로 실리콘으로 이루어지며, 건식 에칭 프로세스는 이방성 플라즈마 에칭 프로세스를 포함하는데, 이때, 플라즈마는 HBr 및 Cl2를 포함하는 그룹으로부터 선택된 가스로부터 생성된다. 일 실시 예에 있어서, 포지티브 포토-레지스트와 사전 패터닝된 유전 게이트 스택 자리 표시자층(330) 사이에 하드 마스크층이 이용될 수 있다. 유전 게이트 스택 자리 표시자(332)는 기판(302)내에 원하는 채널 길이를 갖는 채널 영역을 제공하기에 적합한 임의 폭까지 패터닝된다. 즉, 유전 게이트 스택 자리 표시자(332)의 폭은 후속하여 기판(302) 위의 게이트 스택의 폭을 결정한다. 일 실시 예에 있어서, 유전 게이트 스택 자리 표시자(332)의 폭은 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)을 패터닝하는데 이용된 리소그래픽 프로세스의 임계 치 수(critical dimension)의 폭이다. 다른 실시 예에 있어서, 유전 게이트 스택 자리 표시자(332)의 폭은 5 - 500나노미터 범위 이내이다. 특정 실시 예에 있어서, 유전 게이트 스택 자리 표시자(332)의 폭은 10 - 100 나노미터 범위 이내이다.
도 3c 및 도 3c'을 참조하면, 에칭 제거 영역(etched-out regions)(340,340')이 유전 게이트 스택 자리 표시자(332)와 절연 영역(314)에 대해 선택적으로 기판(302)내에 형성된다. 에칭 제거 영역(340,340')은 기판(302)의 일부를 선택적으로 제거하고 유전 게이트 스택 자리 표시자(332)를 언더컷(undercut)하기에 적합한 임의 기술에 의해 형성된다. 일 실시 예에 있어서, 에칭 제거 영역(340,340')은 기판(302)의 노출 부분을 건식 에칭 프로세스, 습식 에칭 프로세스 또는 그들을 조합한 프로세스로 에칭하여 형성된다. 일 실시 예에 있어서, 도 3c에 도시된 바와 같이, 에칭 제거 영역(340)은 등방성 에칭 제거 영역(340)을 형성하기 위해 NF3 또는 SF6을 포함하는 그룹으로부터 선택된 가스로부터 생성된 플라즈마를 이용하는 건식 플라즈마 에칭에 의해 형성된다. 대안적인 실시 예에 있어서, 에칭 제거 영역(340')은 NH4OH나 테트라메틸암모늄(tetramethylammonium) 수산화물을 이용한 습식 에칭에 의해 형성된다. 습식 에칭은, 높은 결정 밀도의 방향으로는 에칭 속도가 상당히 느리다는 점에서, 이방성이다. 예를 들어, 특정 실시 예에 있어서, 도 3c'에 도시된 바와 같이, 대략 55도의 언더컷 프로파일(θ)을 가진 에칭 제거 영역(340')을 제공하기 위해 (100) 실리콘 기판내의 <111> 결정 평면에 의해 습식 에칭이 저지된다. 유전 게이트 스택 자 리 표시자(332)의 아래를 언더컷하는 정도는 간단한 건식 에칭 이후에 이방성 습식 에칭 프로세스를 실행함에 의해 증가된다. 에칭 제거 영역(340,340')은 에피택셜 성장 변형 유도 소오스/드레인 영역의 깊이를 후속하여 정의하기에 적합한 임의 깊이를 가진다. 일 실시 예에 있어서, 에칭 제거 영역(340,340')의 깊이는 50 - 150 나노미터 범위 이내이다. 에칭 제거 영역(340,340')은 후속하여 형성된 반도체 장치의 성능을 최적화하기에 적합한 양만큼 유전 게이트 스택 자리 표시자(332)를 언더컷한다. 일 실시 예에 있어서, 에칭 제거 영역(340,340')은 유전 게이트 스택 자리 표시자(332)의 양 측면상의 유전 게이트 스택 자리 표시자(332)의 단면 폭의 2 - 20% 범위 이내의 양만큼 유전 게이트 스택 자리 표시자(332)를 언더컷한다.
도 3d 및 도 3d'를 참조하면, 변형 유도 에피택셜 소오스/드레인 영역(308,308')은 에칭 제거 영역(340,340')내에 각각 형성되고, 그에 따라 채널 영역(304)이 기판(302)에 정의된다. 변형 유도 에피택셜 소오스/드레인 영역(308,308')은 도 2에서 변형 유도 에피택셜 소오스/드레인 영역(208)과 관련하여 설명한 임의 물질로 이루어진다. 추가적으로, 본 발명의 실시 예에 따르면, 변형 유도 에피택셜 소오스/드레인 영역(308,308')은 채널 영역(304)의 격자 상수와는 다른 격자 상수를 가진다. 따라서, 일 실시 예에 있어서, 채널 영역(304)에 단축 변형이 가해된다. 특정 실시 예에 있어서, 도 3d 및 도 3d'에 도시된 바와 같이, 변형 유도 에피택셜 소오스/드레인 영역(308,308')의 최상부 표면은 채널 영역(304)의 최상부 표면 위로 돌출된다.
변형 유도 에피택셜 소오스/드레인 영역(308,308')은 높은 균일성 및 낮은 결함의 에피택셜 층을 형성하기에 적합한 임의 기술에 의해 형성된다. 특히, 변형 유도 에피택셜 소오스/드레인 영역(308,308')은 절연 영역(314)이나 유전 게이트 스택 자리 표시자(332)의 표면과 같은, 극단 유전 표면(polar dielectric surface)상에 배치된 물질을 남겨두지 않은 프로세스에 의해 형성된다. 따라서, 본 발명의 실시 예에 따르면, 기판(302)내에 변형 유도 에피택셜 소오스/드레인 영역(208,308')을 형성하기 위해 전체적으로 선택적인 침착 프로세스가 이용된다. 실시 예에 있어서, 변형 유도 에피택셜 소오스/드레인 영역(308,308')은 화학 기상 에피택시(chemical vapor epitaxy), 분자 빔 에피택시(molecular-beam epitaxy), 레이저 파괴 에피택시(laser-abolition epitaxy)를 포함하는 그룹으로부터 선택된 프로세스에 의해 침착된다. 일 실시 예에 있어서, 변형 유도 에피택셜 소오스/드레인 영역(308,308')은 실리콘/게르마늄으로 이루어지고, 전구체 SiH4 및 GeH4를 이용하여 침착된다. 변형 유도 에피택셜 소오스/드레인 영역(308,308')의 침착 직전에 습식 화학적 세정이 실행된다. 일 실시 예에 있어서, 습식 화학적 세정 프로세스 단계는 실리콘 기판(302)에 플루오르화 수소산, 불화 암모늄 또는 그 둘 모두의 수용액을 적용하는 것을 포함한다. 본 발명의 특정 실시 예에 있어서, 도 3d 및 도 3d'에 도시된 바와 같이, 변형 유도 에피택셜 소오스/드레인 영역(308,308')의 침착시에, 외부 확산 영역(312)은 변형 유도 에피택셜 소오스/드레인 영역(308,308')의 주변부에 인접하게 형성된다. 일 실시 예에 있어서, 외부 확산 영역(312)은 변형 유도 에피택셜 소오스/드레인 영역(308,308')을 형성하는데 이용되는 침착 온도 의 결과이다. 편리성을 위해, 변형 유도 에피택셜 소오스/드레인 영역(308')을 가진 도 3d'의 구조는 나머지 도 3e 내지 도 3j에 걸쳐 도시된다.
도 3e를 참조하면, 절연 영역(314), 변형 유도 에피택셜 소오스/드레인 영역(308') 및 유전 게이트 스택 자리 표시자(332) 위에 전체적으로 유전막(350)이 침착된다. 전체 유전막(blanket dielectric film)(350)은 도 2에서 층간 유전막(210)과 관련하여 설명한 임의 물질로 이루어진다. 전체 유전막(350)은 절연 영역(314)과, 변형 유도 에피택셜 소오스/드레인 영역(308')과 유전 게이트 스택 자리 표시자(332) 위에 실질적인 공형 막(conformal film)을 제공하기에 적합한 임의 기술에 의해 침착된다. 일 실시 예에 있어서, 전체 유전막(350)은 CVD 프로세스 및 스핀-온 코팅 프로세스를 포함하는 그룹으로부터 선택된 기술에 의해 침착된다. 전체 유전막(350)은 절연 영역(314)과, 변형 유도 에피택셜 소오스/드레인 영역(308')과, 유전 게이트 스택 자리 표시자(332)를 완전히 커버하기에 적합한 임의 두께로 침착된다. 일 실시 예에 있어서, 전체 유전막(350)은 250 - 400 나노미터의 범위 이내의 두께로 침착된다.
도 3f를 참조하면, 전체 유전막(350)은 층간 유전막(310)을 형성하고, 유전 게이트 스택 자리 표시자(332)의 최상부 표면을 노출시키기 위해 평탄화된다. 전체 유전막은 유전 게이트 스택 자리 표시자(332)의 최상부 표면 아래를 디싱(dishing)하지 않고 층간 유전막(310)에 실질적으로 평탄한 표면을 제공하기에 적합한 임의 기술에 의해 평탄화된다. 일 실시 예에 있어서, 시한 평탄화 단계(timed planarization step)가 이용된다. 다른 실시 예에 있어서, 전체 유전막(350)을 평 탄화하기 위해 화학-기계적 연마 단계가 이용되며, 유전 게이트 스택 자리 표시자(332)의 최상부 표면은 자연적인 연마 중지 표시자로서 작용한다.
도 3g를 참조하면, 유전 게이트 스택 자리 표시자(332)가 제거되어 채널 영역(304) 위, 변형 유도 에피택셜 소오스/드레인 영역(308')에 바로 인접하게 및 층간 유전막(310)내에 트렌치(360)가 제공된다. 유전 게이트 스택 자리 표시자는 층간 유전막(310), 채널 영역(304) 및 변형 유도 에피택셜 소오스/드레인 영역(308')의 노출된 표면들에 최소한의 영향을 미치는데 적합한 임의 기술에 의해 제거된다. 본 발명의 실시 예에 따르면, 유전 게이트 스택 자리 표시자(332)는 건식 또는 습식 프로세스 단계를 이용하여 제거된다. 일 실시 예에 있어서, 유전 게이트 스택 자리 표시자(332)는 실질적으로 실리콘 질화물로 이루어지고, 층간 유전막(310)은 실리콘 이산화물로 이루어지고, 채널 영역(304)은 실리콘으로 이루어지고, 변형 유도 에피택셜 소오스/드레인 영역(308')은 실리콘/게르마늄으로 이루어지고, 적어도 가스 HBr을 이용하는 건식 에칭 프로세스는 유전 게이트 스택 자리 표시자(332)를 제거하는데 이용된다. 다른 실시 예에 있어서, 유전 게이트 스택 자리 표시자(332)는 섭씨 130 - 165도 범위의 온도에서 수성 인산(aqueous phosphoric acid)을 포함하는 습식 에칭을 이용하여 제거된다. 특정 실시 예에 있어서, 에칭 중지로서 작용하기 위해 유전 게이트 스택 자리 표시자(332)와 채널 영역(304) 사이에 얇은 실리콘 이산화물층이 이용된다. 얇은 실리콘 이산화물층은, 후속하여, 초희석 수용액(ultra-dilute aqueous) HF를 포함하는 급속 습식 에칭 단계(quick wet etch step)에 의해 제거된다.
도 3h를 참조하면, 게이트 유전층(306)은 채널 영역(304) 위의 트렌치(360)내에 및 변형 유도 에피택셜 소오스/드레인 영역(308')과 직접 접촉하도록 침착된다. 게이트 유전층(306)은 도 2에서 게이트 유전층(206)과 관련하여 설명한 임의 물질 또는 물질들의 조합으로 이루어진다. 게이트 유전층(306)은 채널 영역(304)의 노출 표면의 실질적인 공형 커버리지를 제공하는 임의 기술에 의해 침착된다. 또한, 게이트 유전층(306)은, 도 3h에 도시된 바와 같이, 층간 유전막(310)의 측벽의 실질적인 공형 커버리지를 제공하는 임의 기술에 의해 침착된다. 본 발명의 실시 예에 따르면, 게이트 유전층(306)은 채널 영역(304)의 최상부 표면의 원자층 침착, 화학 기상 침착 및 열적 소비를 포함하는 그룹으로부터 선택된 기술에 의해 침착된다. 게이트 유전층은 채널 영역(304) 및 후속하여 형성되는 게이트 전극과의 고성능 캐패시터를 형성하기에 적합한 임의 두께로 침착된다. 일 실시 예에 있어서, 게이트 유전층은 실질적으로 10 - 60 옹스트롬(Angstrom)의 범위 이내의 두께를 가진 고 유전체층으로 이루어진다. 특정 실시 예에 있어서, 게이트 유전층은, 실질적으로, 5 - 40 옹스트롬 범위 이내의 두께를 가진 하프늄 산화물로 된 최상부층과 3 - 6 옹스트롬 범위 이내의 두께를 가진 실리콘 이산화물로된 최하부층으로 이루어진다. 대안적인 실시 예에 있어서, 게이트 유전층은 도 3a로부터 사전 패터닝된 유전 게이트 스택 자리 표시자층(330)과 기판(302) 사이에 형성된다. 후속하여 게이트 유전층이 패터닝되고 도 3b 내지 도 3g와 관련하여 설명된 모든 프로세스 단계가 실행된다.
도 3i를 참조하면, 게이트 유전층(306)의 최상부 표면 위 및 트렌치(360)내 에 도전층(370)이 형성된다. 도전층(370)은 도 2로부터 게이트 전극(218)과 관련하여 설명된 임의 물질로 이루어진다. 일 실시 예에 있어서, 도전층(370)은 벌크 트렌치 충진 부분(bulk-trench fill portion) 아래의 얇은 일함수 설정 부분으로 이루어진다. 도전층(370)은 구멍 형성 위험을 최소화시키면서 트렌치(360)를 실질적으로 충진할 수 있는 임의 기법으로 침착된다. 일 실시 예에 있어서, 도전층(370)은 전기 침착(electro-deposition), 무전해 도금(electroless-plating), 원자 기상 침착, 화학 기상 침착 및 물리 기상 침착을 포함하는 그룹으로부터 선택된 기술에 의해 침착된다.
도 3j를 참조하면, 층간 유전막(306) 위의 게이트 유전층(306)과 도전층(370)의 일부분들이 제거되어, 게이트 전극(318)이 제공된다. 층간 유전막(310) 위의 게이트 유전층(306)과 도전층(370)의 일부분들은 층간 유전막(310)의 실질적인 평탄 표면을 제공하기에 적합한 임의 기술에 의해 제거된다. 일 실시 예에 있어서, 층간 유전막(310) 위의 게이트 유전층(306)과 도전층(370)의 일부분들은 화학 기계 연마 단계에 의해 제거된다.
따라서, 팁 없는 변형 유도 에피택셜 소오스/드레인 영역은 대체 게이트 집적 스킴에 있어서의 유전 게이트 스택 자리 표시자를 이용하여 반도체 장치내에 합체된다. 일 실시 예에 있어서, 변형 유도 에피택셜 소오스/드레인 영역(308')은 실질적으로, 보론 도핑형 실리콘/게르마늄으로 이루어지고, 채널 영역(304)은 실질적으로 실리콘으로 이루어지며, 도 3j에서 화살표로 표시된 바와 같이, 채널 영역(304)상에는 압축 단축 변형이 야기된다. 도 3j와 관련하여 설명된 구조에는 반 도체 장치의 형성을 완료하고 그 장치를 집적 회로내에 합체시키기 위한 전형적인 프로세스 단계들이 수행된다. 예를 들어, 본 발명의 일 실시 예에 따르면, 컨택트 홀(contact hole)이 후속하여 층간 유전막(310)내에 및 변형 유도 에피택셜 소오스/드레인 영역(308') 위에 형성된다. 백-엔드 금속층(back-end metal layer)의 형성전에 쓰루-컨택트 실리콘 화합물화 단계(through-contact silicidation step)가 실행된다. 대안적인 실시 예에 있어서, 도 3e로부터 전체 유전막(350)의 침착전에 변형 유도 에피택셜 소오스/드레인 영역(308')위에 규화물층이 형성된다.
본 발명은 평면 반도체 장치에 제한되는 것은 아니다. 도 4a 내지 도 4g에는, 본 발명의 실시 예에 따른, 팁 없는 에피택셜 소오스/드레인 영역을 가진 트리게이트(trigate) MOS-FET의 형성을 나타내는 단면도가 도시된다.
도 4a를 참조하면, 유전 게이트 스택 자리 표시자(432)는 벌크 반도체 부분(402A)과 절연 부분(402B)을 포함하는 3차원 기판(402) 위에 형성된다. 에칭 제거 영역(440)은, 도 4b에 도시된 바와 같이, 3차원 기판(402)의 벌크 반도체 부분(402A)의 노출 부분에 형성된다. 본 발명의 실시 예에 따르면, 채널 영역(404)은 유전 게이트 스택 자리 표시자(432)의 아래에 유지된다. 도 4c를 참조하면, 변형 유도 에피택셜 소오스/드레인 영역(408)은 채널 영역(404)에 바로 인접하여 에칭 제거 영역(440)내에 형성되고 유전 게이트 스택 자리 표시자(432)와 직접 접촉하여 형성된다. 도 4d에 도시된 바와 같이, 전체 유전층(450)은 유전 게이트 스택 자리 표시자(432)와, 변형 유도 에피택셜 소오스/드레인 영역(408) 및 3차원 기판의 절연 부분(402B) 위에 침착된다. 도 4e를 참조하면, 전체 유전층(450)과 유전 게이트 스택 자리 표시자(43)의 최상부 부분이 평탄화되어 층간 유전막(410)과 평탄화된 유전 게이트 스택 자리 표시자(434)를 형성한다. 도 4f에 도시된 바와 같이, 층간 유전막(410)에 트렌치(460)를 형성하고 채널 영역(404)을 노출시키기 위해 평탄화된 유전 게이트 스택 자리 표시자(434)가 제거된다. 도 4g를 참조하면, 게이트 유전층(406)과 게이트 전극(418)이 트렌치(460)내에 형성된다. 그러므로, 팁 없는 변형 유도 에피택셜 소오스/드레인 영역은 대체 게이트 집적 스킴에 있어서의 유전 게이트 스택 자리 표시자를 이용하여 트리게이트 장치(trigate device)내에 합체된다. 트리게이트 장치는 본 분야에 잘 알려진 통상적인 프로세싱 단계들에 의해 집적 회로내에 합체된다.
본 발명은 스페이서 없는 반도체 장치의 형성에 국한되지 않는다. 에피택셜 성장 프로세스동안에 반도체 게이트 스택 자리 표시자상에 침착을 하지 못하게 하는 얇은 외측 유전 스페이서(thin outside dielectric spacer) 를 가진 반도체 게이트 스택 자리 표시자가 이용된다. 도 5a 및 도 5b에는 본 발명의 실시 예에 따른, 팁 없는 에피택셜 소오스/드레인 영역과 유전 스페이서를 가진 평면 MOS-FET의 형성을 나타내는 단면도가 도시된다.
도 5a를 참조하면, 유전 측벽 스페이서(590)를 가진 반도체 게이트 스택 자리 표시자(332)가 제공된다. 이 구조는 상술한 도 3b에 대응하지만, 또한 유전 측벽 스페이서의 추가 특징을 가진다. 일 실시 예에 있어서, 반도체 게이트 스택 자리 표시자(332)는 실질적으로 다결정 실리콘으로 이루어지고, 유전 측벽 스페이서(590)는 실질적으로 유전 물질로 이루어진다. 도 5b를 참조하면, 변형 유도 에피 택셜 소오스/드레인 영역(508)은 유전 측벽 스페이서(590)의 양 측면상에 및 유전 측벽 스페이서(590)와 대체 게이트 전극(518) 둘 모두의 언더컷에 형성된다. 이 구조는 상술한 도 3j에 대응되지만, 유전 측벽 스페이서의 추가 특징을 가진다.
이와 같이, 팁 없는 에피택셜 소오스/드레인 영역을 가진 반도체 장치와 그의 형성 방법이 개시되었다. 일 실시 예에 있어서, 반도체 장치는 기판상에 게이트 스택을 포함한다. 게이트 스택은 게이트 유전층위의 게이트 전극으로 이루어지며, 기판내의 채널 영역 위에 존재한다. 또한, 반도체 장치는 채널 영역의 양측면상의 기판내에 한쌍의 소오스/드레인 영역을 포함한다. 한쌍의 소오스/드레인 영역은 게이트 유전층과 직접 접촉하며, 한쌍의 소오스/드레인 영역의 격자 상수는 채널 영역의 격자 상수와 다르다. 일 실시 예에 있어서, 반도체 장치는 유전 게이트 스택 자리 표시자를 이용하여 형성된다.

Claims (20)

  1. 반도체 장치로서,
    기판위의 게이트 스택과,
    상기 기판내의 채널 영역의 양 측면상의 한쌍의 소오스/드레인 영역을 포함하되,
    상기 게이트 스택은 게이트 유전층 위의 게이트 전극을 포함하고, 상기 기판내의 상기 채널 영역 위에 존재하며,
    상기 한쌍의 소오스/드레인 영역은 상기 게이트 유전층과 직접 접촉하고, 상기 한쌍의 소오스/드레인 영역의 격자 상수는 상기 채널 영역의 격자 상수와 다른
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 금속 게이트 전극이고, 상기 게이트 유전층은 고 유전체게이트 유전층(high-k gate dielectric layer)인
    반도체 장치.
  3. 제 2 항에 있어서,
    상기 고 유전체 게이트 유전층은 상기 금속 게이트 전극과 상기 채널 영역 사이에 존재하고, 상기 금속 게이트 전극의 측벽을 따라 존재하는
    반도체 장치.
  4. 제 3 항에 있어서,
    상기 금속 게이트 전극의 측벽을 따라 상기 고 유전체 게이트 유전층의 일부에 바로 인접한 층간 유전막을 더 포함하는
    반도체 장치.
  5. 제 1 항에 있어서,
    상기 채널 영역은 실질적으로 실리콘 원자를 포함하고, 상기 한쌍의 소오스/드레인 영역은 실질적으로 20% 내지 35% 범위내의 게르마늄 원자의 원자 농도를 가진 실리콘/게르마늄을 포함하는
    반도체 장치.
  6. 제 5 항에 있어서,
    상기 한쌍의 소오스/드레인 영역의 주변에 인접한 상기 기판내에 존재하는 보론 외부 확산 영역을 더 포함하는
    반도체 장치.
  7. 제 1 항에 있어서,
    상기 한쌍의 소오스/드레인 영역의 격자 상수는 상기 채널 영역의 격자 상수와 적어도 0.1% 만큼 차이가 나는
    반도체 장치.
  8. 제 1 항에 있어서,
    상기 한쌍의 소오스/드레인 영역은 대략 33도의 언더컷 프로파일(undercut profile)을 가지는
    반도체 장치.
  9. 반도체 장치를 형성하는 방법으로서,
    기판상에 게이트 스택을 형성하는 단계와,
    상기 기판내에 채널 영역을 정의하기 위해 상기 게이트 스택의 양 측면상에 및 상기 기판내에 한쌍의 소오스/드레인 영역을 형성하는 단계를 포함하되,
    상기 게이트 스택은 게이트 유전층위의 게이트 전극을 포함하고,
    상기 한쌍의 소오스/드레인 영역은 상기 게이트 유전층과 직접 접촉하고, 상기 한쌍의 소오스/드레인 영역의 격자 상수는 상기 채널 영역의 격자 상수와는 다른
    반도체 장치 형성 방법.
  10. 제 9 항에 있어서,
    상기 게이트 전극은 금속 게이트 전극이고, 상기 게이트 유전층은 고 유전체 게이트 유전층(high-k gate dielectric layer)인
    반도체 장치 형성 방법.
  11. 제 10 항에 있어서,
    상기 고 유전체 게이트 유전층은 상기 금속 게이트 전극과 상기 채널 영역 사이에 형성되고, 상기 금속 게이트 전극의 측벽을 따라 형성되는
    반도체 장치 형성 방법.
  12. 제 11 항에 있어서,
    상기 금속 게이트 전극의 측벽을 따라, 상기 고 유전체 게이트 유전층의 일부에 바로 인접하게 층간 유전막을 형성하는 단계를 더 포함하는
    반도체 장치 형성 방법.
  13. 제 9 항에 있어서,
    상기 채널 영역은 실질적으로 실리콘 원자를 포함하고, 상기 한쌍의 소오스/드레인 영역은 실질적으로 20% 내지 35% 범위이내의 게르마늄 원자의 원자 농도를 가진 실리콘/게르마늄을 포함하는
    반도체 장치 형성 방법.
  14. 제 13 항에 있어서,
    상기 한쌍의 소오스/드레인 영역의 주변에 인접한 상기 기판내에 보론 외부 확산 영역을 형성하는 단계를 더 포함하는
    반도체 장치 형성 방법.
  15. 제 9 항에 있어서,
    상기 한쌍의 소오스/드레인 영역의 격자 상수는 상기 채널 영역의 격자 상수 와 적어도 0.1%만큼 차이가 나는
    반도체 장치 형성 방법.
  16. 제 9 항에 있어서,
    상기 한쌍의 소오스/드레인 영역은 대략 55도의 언더컷 프로파일로 형성되는
    반도체 장치 형성 방법.
  17. 반도체 장치를 형성하는 방법으로서,
    기판상에 유전 게이트 스택 자리 표시자(dielectric gate stack placeholder)를 형성하는 단계와,
    상기 유전 게이트 스택 자리 표시자의 양 측면상의 상기 기판내에 한쌍의 에칭 제거 영역(etched-out region)을 형성하는 단계와,
    상기 기판내에 채널 영역을 정의하기 위해 상기 한쌍의 에칭 제거 영역내에 한쌍의 소오스/드레인 영역을 형성하는 단계 - 상기 한쌍의 소오스/드레인 영역은 상기 채널 영역의 격자 상수와는 다른 격자 상수를 가진 물질층을 에피택셜 침착함에 의해 형성되고, 상기 한쌍의 소오스/드레인 영역은 상기 유전 게이트 스택 자리 표시자와 직접 접촉함 - 와,
    상기 유전 게이트 스택 자리 표시자와 상기 한쌍의 소오스/드레인 영역 위에 층간 유전막을 형성하는 단계와,
    상기 한쌍의 소오스/드레인 영역의 최상부 표면이 아닌 상기 유전 게이트 스택 자리 표시자의 최상부 표면을 노출시키기 위해 상기 층간 유전막을 평탄화하는 단계와,
    상기 층간 유전막내에 트렌치를 형성하기 위해 상기 유전 게이트 스택 자리 표시자를 제거하는 단계와,
    상기 트렌치의 측벽을 따라 및 상기 트렌치의 최하부에 고 유전체 게이트 유전층을 형성하는 단계와,
    상기 트렌치의 최하부에 있는 상기 고 유전체 게이트 유전층의 위 및 상기 트렌치의 측벽을 따르는 상기 고 유전체 게이트 유전층의 일부들의 사이에 금속 게이트 전극을 형성하는 단계를 포함하는
    반도체 장치 형성 방법.
  18. 제 17 항에 있어서,
    상기 유전 게이트 스택 자리 표시자는 상기 기판과 직접 접촉하는
    반도체 장치 형성 방법.
  19. 제 17 항에 있어서,
    상기 한쌍의 에칭 제거 영역은 대략 55도의 언더컷 프로파일로 형성되는
    반도체 장치 형성 방법.
  20. 제 17 항에 있어서,
    상기 한쌍의 소오스/드레인 영역의 격자 상수는 상기 채널 영역의 격자 상수와 적어도 0.1%만큼 차이가 나는
    반도체 장치 형성 방법.
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