KR102391512B1 - 반도체 소자 - Google Patents

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KR102391512B1
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신홍식
김태곤
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Abstract

본 발명의 기술적 사상에 따른 반도체 소자는, 활성 영역을 정의하는 필드 영역을 포함하는 기판, 활성 영역에 위치하는 소스/드레인 영역, 소스/드레인 영역 사이에 위치하는 채널 영역, 소스/드레인 영역 및 채널 영역 사이에 위치하는 LDD(Lightly Doped Drain) 영역, 및 채널 영역 상에 위치하는 게이트 구조체를 포함하되, 활성 영역의 상부는 실리콘(Si)보다 격자 상수가 큰 에피택셜 성장층을 포함하고, 소스/드레인 영역 및 LDD 영역은 갈륨(Ga) 도핑된다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 보다 상세하게는, 채널 영역에서 캐리어의 이동도 특성을 향상시킬 수 있는 반도체 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라, 전자기기는 더욱 소형화 및 경량화되고 있다. 따라서, 전자기기에 사용되는 높은 집적도를 가지는 반도체 소자가 요구되어, 반도체 소자의 구성들에 대한 디자인 룰이 감소되고 있다. 또한, 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 채널 영역에서 캐리어의 이동도 특성을 향상시킬 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는, 활성 영역을 정의하는 필드 영역을 포함하는 기판; 상기 활성 영역에 위치하는 소스/드레인 영역; 상기 소스/드레인 영역 사이에 위치하는 채널 영역; 상기 소스/드레인 영역 및 상기 채널 영역 사이에 위치하는 LDD(Lightly Doped Drain) 영역; 및 상기 채널 영역 상에 위치하는 게이트 구조체;를 포함하되, 상기 활성 영역의 상부는 실리콘(Si)보다 격자 상수가 큰 에피택셜 성장층을 포함하고, 상기 소스/드레인 영역 및 상기 LDD 영역은 갈륨(Ga) 도핑된다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는, 제1 및 제2 트랜지스터 영역을 포함하고, 제1 물질로 구성된 기판; 상기 제1 트랜지스터에 형성되는 제1 활성 영역; 및 상기 제2 트랜지스터에 형성되고, 소스/드레인 영역 및 채널 영역을 포함하는 제2 활성 영역;을 포함하되, 상기 제1 활성 영역의 상부는 상기 제1 물질을 포함하는 제1 에피택셜 성장층으로 이루어지고, 상기 제2 활성 영역의 상부는 상기 제1 물질과 다른 제2 물질을 50 at% 초과하여 포함하는 제2 에피택셜 성장층으로 이루어지고, 상기 소스/드레인 영역은 갈륨(Ga) 도핑되고, 상기 제1 및 제2 활성 영역의 각각의 상면은 편평하다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는, 채널 영역과 갈륨(Ga) 도핑된 소스/드레인 영역을 포함하는 활성 영역; 상기 활성 영역의 상부를 형성하는, 저머늄(Ge)을 50 at% 초과하여 포함하는 채널 실리콘저머늄(c-SiGe) 층; 및 상기 채널 실리콘저머늄 층 상에 위치하고, 고유전 게이트 절연막과 금속 게이트 전극을 포함하는 게이트 구조체;를 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자는, p형 트랜지스터의 채널 영역에 상대적으로 활성화도(activation)가 높은 갈륨(Ga)을 도핑하여, 캐리어인 정공의 이동도 특성을 향상시킬 수 있다.
도 1 내지 도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자에 사용되는 불순물의 도핑 농도에 따른 면저항을 나타내는 그래프이다.
도 13은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1 내지 도 11은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 제1 트랜지스터 영역(n-FET) 및 제2 트랜지스터 영역(p-FET)을 포함하는 기판(101)을 나타낸다.
기판(101)은 실리콘(Si), 예를 들어, 결정질 실리콘(Si), 다결정질 실리콘(Si), 또는 비정질 실리콘(Si)을 포함할 수 있다. 다른 실시예들에서, 기판(101)은 저머늄(Ge), 실리콘저머늄(SiGe), 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(101)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조체를 포함할 수 있다. 이하 본 실시예에서는, 기판(101)이 실리콘(Si) 기판인 것을 예로 들어 설명한다.
기판(101)은 제1 트랜지스터 영역(n-FET) 및 제2 트랜지스터 영역(p-FET)을 포함할 수 있다. 각각의 제1 트랜지스터 영역(n-FET) 및 제2 트랜지스터 영역(p-FET)에는 다수의 반도체 소자가 존재할 수 있다. 후술하겠지만, 상기 기판(101)에 존재하는 상기 반도체 소자는 소자 분리막(131, 도 4 참조)에 의하여 각각 전기적으로 분리될 수 있다.
제1 트랜지스터 영역 및 제2 트랜지스터 영역은 서로 상대적인 개념으로 사용될 수 있다. 즉, 제1 트랜지스터 영역이 n-FET 영역인 경우 제2 트랜지스터 영역은 p-FET 영역이 되고, 이와 반대로, 제1 트랜지스터 영역이 p-FET 영역인 경우 제2 트랜지스터 영역은 n-FET 영역이 될 수 있다. 이하 본 실시예에서는, 제2 트랜지스터 영역이 p-FET 영역인 것을 예로 들어 설명한다.
도 2를 참조하면, 제1 트랜지스터 영역(n-FET) 상에 제1 반도체 층(111)을 형성한 모습을 나타낸다.
상기 제1 트랜지스터 영역(n-FET) 상에 형성된 제1 반도체 층(111)은 에피택셜 성장(epitaxial growth) 공정을 사용하여 기판(101)을 구성하는 실리콘(Si) 원자들로부터 성장되는 실리콘(Si), 실리콘저머늄(SiGe), 또는 반도체 소자에 적합한 어떠한 물질일 수 있다. 이하 본 실시예에서는 제1 반도체 층(111)은 실리콘(Si) 층을 예로 들어 설명한다.
이에 따라, 상기 제1 트랜지스터 영역(n-FET)에 존재하는 반도체 소자의 채널 영역의 격자 구조는 상기 기판(101)의 격자 구조 및 제1 반도체 층(111)의 격자 구조에 의해 결정될 수 있다. 한편, 기판(101)과 격자 결함이 없거나 최소한의 격자 결함을 가지도록 에피택셜 성장시키도록 공정을 진행할 수 있다.
제1 마스크 패턴(M1)이 제2 트랜지스터 영역(p-FET) 상에 형성되어 있으므로, 제2 트랜지스터 영역(p-FET)에서는 실리콘(Si)의 에피택셜 성장이 방지되어 선택적으로 제1 트랜지스터 영역(n-FET)에만 실리콘(Si)의 에피택셜 성장이 가능하다.
상기 제1 반도체 층(111)은 결함을 최소화하면서 스트레인(strain)을 최대로 할 수 있도록 성장된다. 상기 제1 반도체 층(111)은 후속 공정에서 활성 영역(AR, 도 4 참조)의 상부를 형성한다.
상기 제1 반도체 층(111)의 상면(111T)의 레벨은 후속 공정을 고려하여 기판(101)의 상면의 레벨과 일치하거나 일치하지 않을 수도 있다. 후속 공정으로 진행될 제2 트랜지스터 영역(p-FET)과의 토폴로지(topology) 차이에 따른 공정의 난이도에 따라서 상기 제1 반도체 층(111)의 상면(111T)의 위치를 조절할 수 있다.
도 3을 참조하면, 제1 마스크 패턴(M1, 도 2 참조)을 제거한 후, 제2 트랜지스터 영역(p-FET) 상에 제2 반도체 층(121)을 형성한 모습을 나타낸다.
상기 제2 트랜지스터 영역(p-FET) 상에 형성된 제2 반도체 층(121)은 에피택셜 성장 공정을 사용하여 기판(101)을 구성하는 실리콘(Si) 원자들로부터 성장되는 실리콘(Si), 실리콘저머늄(SiGe), 또는 반도체 소자에 적합한 어떠한 물질일 수 있다. 이하 본 실시예에서는 제2 반도체 층(121)은 실리콘저머늄(SiGe) 층을 예로 들어 설명한다.
이에 따라, 상기 제2 트랜지스터 영역(p-FET)에 존재하는 반도체 소자의 채널 영역의 격자 구조는 상기 기판(101)의 격자 구조 및 제2 반도체 층(121)에 의해 결정될 수 있다. 상기 제2 트랜지스터 영역(p-FET)의 채널 영역은 50 원자퍼센트(at%)를 초과하는 저머늄(Ge) 원자들을 포함할 수 있다. 한편, 상기 제2 트랜지스터 영역(p-FET)의 채널 영역 내에는 채널 전류 특성에 영향을 주는 댕글링 결합들(dangling bonds)이 존재할 수 있다. 따라서, 상기 기판(101)과 격자 결함이 없거나 최소한의 격자 결함을 가지도록 에피택셜 성장시키도록 공정을 진행할 수 있다.
제2 마스크 패턴(M2)이 제1 트랜지스터 영역(n-FET) 상에 형성되어 있으므로, 제1 트랜지스터 영역(n-FET)에서는 실리콘저머늄(SiGe)의 에피택셜 성장이 방지되어 선택적으로 제2 트랜지스터 영역(p-FET)에만 실리콘저머늄(SiGe)의 에피택셜 성장이 가능하다.
상기 제2 반도체 층(121)은 결함을 최소화하면서 스트레인을 최대로 할 수 있도록 성장된다. 상기 제2 반도체 층(121)은 후속 공정에서 활성 영역(AR, 도 4 참조)의 상부를 형성한다. p형 트랜지스터에서는 채널 영역에서 캐리어인 정공(hole)의 이동도가 소자의 특성에 영향을 미치므로 정공의 이동도를 높일 수 있도록 채널 영역에 스트레인을 인가하는 방법을 사용한다.
실리콘저머늄(SiGe)은 실리콘(Si)에 비하여 격자 상수가 크므로 격자 상수의 불일치로 인한 스트레스에 의해서 스트레인이 발생되며 이로 인하여 정공의 이동도 특성이 향상된다. 상기 발생한 스트레인은 후속 공정 진행시 완전히 보전되거나 거의 이완되지 않을 수 있다.
상기 제2 반도체 층(121)의 상면(121T)은 앞선 공정을 고려하여 기판(101)의 상면과 일치하거나 일치하지 않을 수도 있다. 앞선 공정으로 진행된 제1 트랜지스터 영역(n-FET)과의 토폴로지 차이에 따른 공정의 난이도에 따라서 상기 제2 반도체 층(121)의 상면(121T)의 위치를 조절할 수 있다.
도 4를 참조하면, 제2 마스크 패턴(M2, 도 3 참조)을 제거한 후, 기판(101)의 활성 영역(AR)을 소자 분리막(131)에 의하여 각각 전기적으로 분리할 수 있다.
소자 분리막(131)은 하나의 절연막으로 형성될 수도 있지만, 외부 절연막 및 내부 절연막을 포함할 수도 있다. 외부 절연막 및 내부 절연막은 서로 다른 물질로 형성될 수 있다. 예를 들어, 외부 절연막은 산화막으로 형성되고, 내부 절연막은 질화막으로 형성될 수 있다. 그러나 소자 분리막(131)의 구성이 상기 내용에 한정되는 것은 아니다. 예를 들어, 소자 분리막(131)은 적어도 3종류의 절연막들의 조합으로 이루어진 다중막으로 구성될 수도 있다.
제1 트랜지스터 영역(n-FET) 및 제2 트랜지스터 영역(p-FET)은 반도체 소자가 형성되는 활성 영역(AR)을 각각 포함할 수 있다. 상기 소자 분리막(131)은 각각의 활성 영역(AR)을 정의할 수 있다. 제1 트랜지스터 영역(n-FET) 및 제2 트랜지스터 영역(p-FET)은 상기 소자 분리막(131)에 의하여 서로 분리될 수 있다. 즉, 상기 소자 분리막(131)은 필드 영역으로 지칭될 수 있다. 또한, 상기 소자 분리막(131)은 얕은 트렌치 분리(shallow trench isolation) 영역일 수 있다.
본 발명의 기술적 사상에 따르면, 상기 제2 트랜지스터 영역(p-FET)의 활성 영역(AR)의 상부를 구성하는 제2 반도체 층(121)의 상면(121T)의 레벨은 상기 소자 분리막(131)의 상면(131T)의 레벨과 실질적으로 동일할 수 있다. 또한, 제1 반도체 층(111)의 상면(111T)의 레벨도 상기 소자 분리막(131)의 상면(131T)의 레벨과 실질적으로 동일할 수 있다. 즉, 제1 반도체 층(111), 제2 반도체 층(121), 및 소자 분리막(131)의 상면은 레벨은 모두 동일하도록 형성할 수 있다.
도 5를 참조하면, 게이트 라스트 방식(Gate last scheme) 적용 소자의 대체 금속 게이트(Replacement Metal Gate)를 형성하기 위하여 복수의 더미 게이트 구조체(210)를 형성한 모습을 나타낸다.
상기 복수의 더미 게이트 구조체(210)는, 복수의 더미 게이트(211)를 형성하는 공정 및 상기 복수의 더미 게이트(211)의 상면에 게이트 마스크(213)를 형성하는 공정을 이용하여 형성된다.
상기 복수의 더미 게이트 구조체(210)를 형성하는 방법을 좀 더 구체적으로 설명하면 다음과 같다.
제1 반도체 층(111) 및 제2 반도체 층(121) 상에 더미 게이트 형성층을 형성하고, 상기 더미 게이트 형성층 상에 게이트 마스크 형성층을 형성한다. 상기 게이트 마스크 형성층 상에 복수의 더미 게이트(211) 및 게이트 마스크(213) 형성을 위한 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여, 상기 게이트 마스크 형성층 및 상기 더미 게이트 형성층을 식각하여, 제1 반도체 층(111) 및 제2 반도체 층(121) 상에 복수의 더미 게이트(211) 및 게이트 마스크(213)를 포함하는 복수의 더미 게이트 구조체(210)를 형성한다.
제1 반도체 층(111) 및 제2 반도체 층(121) 상에 동일한 폭과 높이를 갖는 복수의 더미 게이트(211)를 도시하였으나, 이에 한정되는 것은 아니고, 서로 다른 폭과 높이를 갖는 복수의 더미 게이트(211)로 형성될 수 있다.
상기 더미 게이트(211)는, 예를 들면, 실리콘일 수 있고, 구체적으로, 폴리실리콘, 비정질 실리콘 또는 이들의 조합으로 이루어질 수 있다. 폴리실리콘은 화학 기상 증착법(chemical vapor deposition, CVD)을 이용하여 형성될 수 있고, 비정질 실리콘은 스퍼터링, 화학 기상 증착법, 플라즈마 증착법 등을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다. 이하 본 실시예에서는, 더미 게이트(211)는 폴리실리콘인 경우를 예로 들어 설명한다.
상기 더미 게이트(211)는 동일 영역 내에서는 동일한 폭을 가질 수 있다. 또는, 용도에 따라 상기 더미 게이트(211)는 동일 영역 내에서도 서로 다른 폭을 가질 수 있다. 도면에는 제1 반도체 층(111) 및 제2 반도체 층(121) 상에 동일한 폭을 갖는 더미 게이트(211)를 도시하였으나, 이에 한정되는 것은 아니다.
상기 게이트 마스크(213)는, 예를 들면, 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트 마스크(213)는 화학 기상 증착법을 이용하여 형성될 수 있다. 이하 본 실시예에서는, 게이트 마스크(213)는 실리콘질화막인 경우를 예로 들어 설명한다.
상기 게이트 마스크(213)의 높이 및 폭은 더미 게이트(211)에 따라 달라질 수 있다. 더미 게이트(211)의 폭이 클수록 상기 게이트 마스크(213)의 폭도 커진다.
상기 게이트 마스크(213)는 동일 영역 내에서는 동일한 높이를 가질 수 있다. 또는, 용도에 따라 상기 게이트 마스크(213)는 동일 영역 내에서도 서로 다른 높이를 가질 수 있다. 도면에는 제1 반도체 층(111) 및 제2 반도체 층(121) 상에 동일한 높이를 갖는 게이트 마스크(213)를 도시하였으나, 이에 한정되는 것은 아니다.
도 6을 참조하면, 갈륨(Ga)을 불순물로 이온 주입하여 p형의 저도핑된 드레인(Lightly Doped Drain, LDD) 영역(121')을 형성한 모습을 나탄내다.
반도체 소자의 고집적화에 따라 집적 회로를 구성하는 트랜지스터의 크기도 점차 줄어들고 있다. 이로 인해, 트랜지스터의 채널 길이도 감소하게 되고, 트랜지스터의 특성을 열화시키는 단채널 효과(Short Channel Effect)가 발생할 수 있다. 단채널 효과는 드레인 유도 장벽 감소(Drain Induced Barrier Lowering, DIBL), 펀치 쓰루(punch through), 핫 캐리어(hot carrier) 효과 등에 기인하여 발생할 수 있다.
핫 캐리어 효과는 소스/드레인 사이의 간격이 줄어듦에 따라, 소스로부터 방출된 캐리어가 드레인의 가장자리 근처의 높은 전기장에 의해 급격하게 가속되어 발생되는 핫 캐리어에 의해 트랜지스터의 특성이 열화되는 현상이다. 이와 같은 핫 캐리어에 의한 트랜지스터의 열화를 개선하기 위하여 LDD 영역이 널리 사용되고 있다.
상기 p형의 LDD 영역(121')을 형성하는 방법을 좀 더 구체적으로 설명하면 다음과 같다. 먼저, 제1 트랜지스터 영역(n-FET)을 덮는 제3 마스크 패턴(M3)을 형성한다. 상기 제3 마스크 패턴(M3)은 노광 및 현상 공정으로 형성할 수 있다. 이 후, 상기 제3 마스크 패턴(M3) 및 제2 반도체 층(121) 상에 위치하는 더미 게이트 구조체(210)를 이온 주입(IIP)의 블로킹 마스크로 이용하여, 노출된 영역에 갈륨(Ga)을 불순물로 주입한다. 상기 이온 주입(IIP)은 이온 주입 장비를 이용하여 진행할 수 있고, 이온 주입의 경사(tilt)는 기판(101)의 상면과 이루는 각도가 약 30° 내지 90°범위가 되도록 실시할 수 있다.
도시되지는 않았지만, 상기 p형의 LDD 영역(121')을 형성하기 전 또는 후에, n형의 불순물로 할로(halo) 이온 주입을 실시할 수 있다. 할로 이온 주입은 트랜지스터와 반대 형의 불순물을 사용한다. 할로 이온 주입은 펀치 쓰루 방지에 효과적일 수 있다.
본 발명의 기술적 사상은, 상기 p형의 LDD 영역(121')에서 갈륨(Ga)의 도핑 농도는 약 1E13 내지 2E15 atoms/㎠가 되도록 형성할 수 있다. 제2 반도체 층(121)을 구성하는 실리콘저머늄(SiGe)에서 저머늄(Ge)의 화학적 조성비(stoichiometry)가 증가할수록, 붕소(B)에 비하여 높은 전기적 활성화도를 가지는 갈륨(Ga)을 p형의 LDD 영역(121')에 도핑하여 p형 트랜지스터의 속도 특성을 개선하는 것이다. 제2 반도체 층(121)에서 활성화도가 상대적으로 높은 갈륨(Ga)을 사용하는 경우, 동일한 도핑 농도로 붕소(B)를 주입하는 것과 비교하여 낮은 저항을 구현할 수 있으므로, p형 트랜지스터의 속도 특성을 개선할 수 있다. 이는 후술하는 도 12에서 자세히 설명하도록 한다.
도 7을 참조하면, 제3 마스크 패턴(M3, 도 6 참조)을 제거한 후, 제1 트랜지스터 영역(n-FET)에 n형의 불순물을 이온 주입하여 n형의 LDD 영역(111')을 형성하고, 복수의 더미 게이트 구조체(210)의 양 측벽에 스페이서(220)를 형성한 모습을 나타낸다.
상기 n형의 LDD 영역(111')을 형성하는 공정은 제2 트랜지스터 영역(p-FET)에 p형의 LDD 영역(121')을 형성하는 공정과 유사하며, 다만 n형의 불순물을 주입한다는 점에서 차이가 있다. 상기 n형의 불순물은, 예를 들어, 5족의 원소가 사용될 수 있다. 상기 n형의 LDD 영역(111')을 형성하는 공정은 도 6의 설명을 통하여 통상의 기술자라면 변형 실시 가능한 기술이므로, 여기서는 자세한 설명을 생략하도록 한다.
도시되지는 않았지만, 상기 n형의 LDD 영역(111')을 형성하기 전 또는 후에, p형의 불순물로 할로 이온 주입을 실시할 수 있다. 할로 이온 주입은 트랜지스터와 반대 형의 불순물을 사용한다.
n형의 LDD 영역(111') 및 p형의 LDD 영역(121')을 형성한 후, 복수의 더미 게이트 구조체(210)의 양 측면에 스페이서(220)가 형성될 수 있다. 상기 스페이서(220)는 실리콘산화물, 실리콘질화물, 또는 실리콘산화질화물 중의 적어도 하나로 형성될 수 있다. 본 실시예에서는 상기 스페이서(220)가 단일층으로 이루어진 경우를 도시하였으나, 이에 한정되는 것은 아니고, 스페이서(220)는 이중층 또는 삼중층으로 이루어질 수도 있다.
도 8을 참조하면, 제2 트랜지스터 영역(p-FET)에 갈륨(Ga)을 불순물로 이온 주입하여 p형의 소스/드레인(source/drain) 영역(121'')을 형성한 모습을 나타낸다.
상기 p형의 소스/드레인 영역(121'')을 형성하는 방법을 좀 더 구체적으로 설명하면 다음과 같다.
먼저, 제1 트랜지스터 영역(n-FET)을 덮는 제4 마스크 패턴(M4)을 형성한다. 상기 제4 마스크 패턴(M4)은 노광 및 현상 공정으로 형성할 수 있다. 이 후, 상기 제4 마스크 패턴(M4), 제2 반도체 층(121) 상에 위치하는 더미 게이트 구조체(210), 및 상기 더미 게이트 구조체(210)의 양 측벽에 위치하는 스페이서(220)를 이온 주입(IIP)의 블로킹 마스크로 이용하여, 노출된 영역에 갈륨(Ga)을 불순물로 주입한다. 상기 이온 주입(IIP)은 이온 주입 장비를 이용하여 진행할 수 있고, 이온 주입의 경사(tilt)는 기판(101)의 상면과 이루는 각도가 약 70° 내지 90°범위가 되도록 실시할 수 있다.
본 발명의 기술적 사상은, 상기 p형의 소스/드레인 영역(121'')에서 갈륨(Ga)의 도핑 농도는 약 5E13 내지 5E15 atoms/㎠가 되도록 형성할 수 있다. 상기 p형의 소스/드레인 영역(121'')의 갈륨(Ga)의 도핑 농도는 상기 p형의 LDD 영역(121')의 갈륨(Ga)의 도핑 농도보다 클 수 있다.
상기 제2 반도체 층(121)을 구성하는 실리콘저머늄(SiGe)에서 저머늄(Ge)의 화학적 조성비가 증가할수록, 붕소(B)에 비하여 높은 전기적 활성화도를 가지는 갈륨(Ga)을 p형의 소스/드레인 영역(121'')에 도핑하여 p형 트랜지스터의 속도 특성을 개선하는 것이다. 상기 p형의 소스/드레인 영역(121'')은 상기 제2 반도체 층(121)뿐만 아니라, 기판(101)의 일부에까지 형성될 수 있다. 즉, 상기 p형의 소스/드레인 영역(121'')의 상부는 저머늄(Ge)을 50 at% 초과하여 포함하는 실리콘저머늄(SiGe)의 에피택셜 성장층일 수 있고, 상기 p형의 소스/드레인 영역(121'')의 나머지 부분은 실리콘(Si)일 수 있다.
제2 반도체 층(121), 즉, 상기 p형의 소스/드레인 영역(121'')의 상부에 활성화도가 상대적으로 높은 갈륨(Ga)을 사용하는 경우, 동일한 도핑 농도로 붕소(B)를 주입하는 것과 비교하여 낮은 저항을 구현할 수 있으므로, p형 트랜지스터의 속도 특성을 개선할 수 있다. 이는 후술하는 도 12에서 자세히 설명하도록 한다.
상기 p형의 소스/드레인 영역(121'')은 상기 스페이서(220) 양측의 상기 기판(101) 내에 각각 형성되고, 상기 더미 게이트 구조체(210)의 아래에는 상기 p형의 소스/드레인 영역(121'') 사이에 개재되는 p형의 채널 영역(120)이 정의된다.
상기 p형의 채널 영역(120)은 제2 반도체 층(121)에 위치한다. 즉, 상기 p형의 채널 영역(120)은 저머늄(Ge)을 50 at% 초과하여 포함하는 실리콘저머늄(SiGe)의 에피택셜 성장층일 수 있다. 다시 말하면, 상기 p형의 채널 영역(120)은 채널 실리콘저머늄(c-SiGe) 층에 위치한다. 또한, 상기 p형의 채널 영역(120)의 양 측면에는 p형의 LDD 영역(121')이 위치할 수 있다. p형의 LDD 영역(121') 및 p형의 소스/드레인 영역(121'')이 중첩되는 영역은 p형의 소스/드레인 영역(121'')으로 정의되므로, 상기 p형의 채널 영역(120)의 양 측면에만 p형의 LDD 영역(121')이 위치할 수 있다.
도 9를 참조하면, 제4 마스크 패턴(M4, 도 8 참조)을 제거한 후, 제1 트랜지스터 영역(n-FET)에 n형의 불순물을 이온 주입하여 n형의 소스/드레인 영역(111'')을 형성한 모습을 나타낸다.
상기 n형의 소스/드레인 영역(111'')을 형성하는 공정은 제2 트랜지스터 영역(p-FET)에 p형의 소스/드레인 영역(121'')을 형성하는 공정과 유사하며, 다만 n형의 불순물을 주입한다는 점에서 차이가 있다. 상기 n형의 불순물은, 예를 들어, 5족의 원소가 사용될 수 있다. 상기 n형의 소스/드레인 영역(111'')을 형성하는 공정은 도 8의 설명을 통하여 통상의 기술자라면 변형 실시 가능한 기술이므로, 여기서는 자세한 설명을 생략하도록 한다.
상기 n형의 소스/드레인 영역(111'')은 상기 제1 반도체 층(111)뿐만 아니라, 기판(101)의 일부에까지 형성될 수 있다. 즉, 상기 n형의 소스/드레인 영역(111'')의 상부는 실리콘(Si)의 에피택셜 성장층일 수 있고, 상기 n형의 소스/드레인 영역(111'')의 나머지 부분도 실리콘(Si)일 수 있다.
상기 n형의 소스/드레인 영역(111'')은 상기 스페이서(220) 양측의 상기 기판(101) 내에 각각 형성되고, 상기 더미 게이트 구조체(210)의 아래에는 상기 n형의 소스/드레인 영역(111'') 사이에 개재되는 n형의 채널 영역(110)이 정의된다.
상기 n형의 채널 영역(110)은 제1 반도체 층(111)에 위치한다. 즉, 상기 n형의 채널 영역(110)은 실리콘(Si)의 에피택셜 성장층일 수 있다. 다시 말하면, 상기 n형의 채널 영역(110)은 채널 실리콘(c-Si) 층에 위치한다. 또한, 상기 n형의 채널 영역(110)의 양 측면에는 n형의 LDD 영역(111')이 위치할 수 있다. n형의 LDD 영역(111') 및 n형의 소스/드레인 영역(111'')이 중첩되는 영역은 n형의 소스/드레인 영역(111'')으로 정의된다. 즉, 상기 n형의 채널 영역(110)의 양 측면에만 n형의 LDD 영역(111')이 위치할 수 있다.
n형 및 p형의 LDD 영역(111', 121')과 n형 및 p형의 소스/드레인 영역(111'', 121'')에 대한 불순물 도핑 후, 기판(101)은 불순물 주입에 의해 야기된 손상을 치유하기 위해 약 5 내지 240초 동안 약 650 내지 1050 ℃로 어닐링될 수 있고, 상기 시간 및 온도는 상기 수치에 한정되는 것은 아니다.
도 10을 참조하면, 복수의 더미 게이트 구조체(210, 도 9 참조)를 제거하고, 복수의 게이트 구조체(230)를 형성한다.
상기 복수의 게이트 구조체(230)를 형성하는 방법을 좀 더 구체적으로 설명하면 다음과 같다.
먼저, 복수의 더미 게이트 구조체(210, 도 9 참조)를 제거하는 식각 공정은, 예를 들어, 암모니아, TMAH(tetramethyl ammonium hydroxide) 및/또는 TEAH(tetraethylammonium hydroxide) 등을 이용한 습식 식각 공정이 이용될 수 있으나, 이에 한정되는 것은 아니다.
n형의 채널 영역(110) 및 p형의 채널 영역(120)의 상면이 노출된 트렌치 내에 인터페이스막(미도시) 및 게이트 절연막(231)을 형성한다.
상기 인터페이스막은 그 위에 형성되는 게이트 절연막(231)과 하부의 제1 및 제2 반도체 층(111, 121, 도 5 참조)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다. 상기 인터페이스막은, 예를 들어, 실리콘산화막, 실리콘산질화막, 실리케이트막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막을 형성하는 공정은 생략 가능하다.
상기 게이트 절연막(231)은 ALD(Atomic Layer Deposition) 방법 또는 케미컬 산화막(Chemical Oxidation) 형성 방법을 이용하여 형성될 수 있다. 상기 게이트 절연막(231)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 실리콘산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다.
고유전율 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중 적어도 하나를 포함할 수 있다.
게이트 전극(233)이 게이트 절연막(231) 상에 형성된다. 상기 게이트 전극(233)은 티타늄, 티타늄질화물, 탄탈늄, 탄탈늄질화물, 텅스텐, 구리, 알루미늄, 또는 그 혼합물을 포함할 수 있다. 상기 게이트 전극(233)을 형성하기 위하여, ALD, MOALD(metal organic ALD), CVD, MOCVD(metal organic CVD), 또는 PVD(physical vapor deposition) 공정을 이용할 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 게이트 전극(233)을 형성하는 데 있어서, 게이트 절연막(231)을 구성하는 고유전율 물질과 게이트 전극(233)을 구성하는 금속막 적층 구조의 신뢰성을 향상시키기 위하여, 상기 게이트 절연막(231) 상에 게이트 전극(233)을 구성하는 금속막 적층 구조를 구성하는 일부 금속막을 형성한 후, 그 위에 열처리용 폴리실리콘 희생막을 형성하고, 결과물을 열처리한 후, 상기 열처리용 폴리실리콘 희생막을 다시 제거할 수 있다. 그 후, 열처리 된 일부 금속막 상에 나머지 금속막을 형성하여 상기 게이트 전극(233)을 형성할 수 있다.
상기 복수의 게이트 구조체(230) 및 스페이서(220)로 구성되는 n형의 트랜지스터(TR1) 및 p형의 트랜지스터(TR2)는 각각 플래너(planar) 구조일 수 있다. 즉, 상기 기판(101) 상에 형성되는 제1 및 제2 반도체 층(111, 121, 도 5 참조)은 실질적으로 편평하게 형성되고, 그 위에 n형 및 p형의 트랜지스터(TR1, TR2)가 각각 형성될 수 있다.
도 11을 참조하면, 컨택 플러그(320) 및 도전 라인(340)이 형성된 모습의 반도체 소자(10)를 나타낸다.
금속간 절연막(310)이 복수의 게이트 구조체(230) 및 스페이서(220) 상에 형성된다. 상기 금속간 절연막(310)은, 예를 들어, 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합으로 형성할 수 있다. 컨택 플러그(320)는 금속간 절연막(310)을 관통하여, n형 및 p형의 소스/드레인 영역(111'', 121'')에 직접적으로 접촉할 수 있다.
상기 컨택 플러그(320)를 형성하는 방법을 좀 더 구체적으로 설명하면 다음과 같다.
상기 금속간 절연막(310) 상에 컨택 홀이 형성될 영역을 제외한 부분을 덮는 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여, 금속간 절연막(310)의 일부를 식각하여 상기 컨택 홀을 형성할 수 있다. 상기 컨택 홀을 통해 n형 및 p형의 소스/드레인 영역(111'', 121'')이 노출될 수 있다.
상기 컨택 홀의 내벽을 덮는 도전성 배리어막(미도시)을 형성할 수 있다. 상기 도전성 배리어막 상에 도전 물질을 채워 컨택 플러그(320)를 형성할 수 있다.
이 후, 금속간 절연막(310) 및 컨택 플러그(320)의 상면에 층간 절연막(330) 및 도전 라인(340)을 형성한다. 일부 실시예들에서, 상기 컨택 플러그(320) 및 도전 라인(340)은 다마신(damascene) 공정 또는 듀얼 다마신(dual damascene) 공정으로 형성될 수 있다. 상기 공정들은 반도체 소자의 형성 공정에 있어, 통상의 기술자라면 실시 가능한 기술이므로, 여기서는 자세한 설명을 생략하도록 한다.
이와 같은 공정을 통하여, 본 발명의 기술적 사상은 p형의 트랜지스터(TR2)의 속도 특성이 개선된 반도체 소자(10)를 제공하는 것이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자에 사용되는 불순물의 도핑 농도에 따른 면저항을 나타내는 그래프이다.
도 12를 참조하면, 저머늄(Ge)이 약 55 at%인 실리콘저머늄(SiGe)에 각각 붕소(B) 및 갈륨(Ga)의 도핑 농도(Dose)에 따른 면저항(Rs)을 나타낸다.
CMOS 트랜지스터를 구성하기 위해서는 n형의 트랜지스터 및 p형의 트랜지스터가 필요하며, 이는 각각 전자(electron) 및 정공(hole)을 캐리어(carrier)로 사용한다. 실리콘(Si)을 활성 영역의 물질로 사용하는 경우 전자에 비하여 정공의 이동도(mobility)가 낮기 때문에, p형의 트랜지스터의 성능이 n형의 트랜지스터에 비하여 상대적으로 부족하다.
이러한 p형의 트랜지스터의 성능을 보완하기 위하여 p형의 트랜지스터 영역에는 실리콘(Si) 대신 실리콘저머늄(SiGe)을 활성 영역으로 사용하는 공정이 적용되고 있다. 정공의 이동도는 순수한 실리콘(Si) 및 순수한 저머늄(Ge)에서 각각 450 및 1900 ㎠/V·s이며, 실리콘저머늄(SiGe)에서는 이의 화학적 조성비에 해당하는 수치를 가진다.
또한, p형의 트랜지스터를 구성하기 위해서는 실리콘저머늄(SiGe)을 에피택셜 성장을 통하여 형성 후, 이온 주입 방식으로 원하는 불순물을 원하는 농도로 원하는 깊이에 주입하게 된다. p형의 트랜지스터의 경우 LDD 영역 및 소스/드레인 영역에 p형의 불순물을 이온 주입하고, 활성 영역을 구성하는 실리콘저머늄(SiGe)에서 저머늄(Ge)의 함량이 충분히 높은 경우, 예를 들어, 저머늄(Ge)이 50 at%를 초과하는 경우, 동일한 3족 원소 내에서 붕소(B) 보다 갈륨(Ga)의 활성화도가 높다는 사실을 발명자는 알아냈다.
따라서, p형의 트랜지스터에서 상대적으로 활성화도가 높은 갈륨(Ga)을 불순물로 사용하는 경우, 동일한 도핑 농도(Dose)에서 붕소(B)와 비교하여 갈륨(Ga)이 낮은 저항을 구현할 수 있어, p형의 트랜지스터의 속도 특성을 개선할 수 있고, 결과적으로 반도체 소자의 특성을 향상시킬 수 있다.
실리콘저머늄(SiGe) 층에서의 결과를 살펴보기 위하여, 저머늄(Ge)이 약 55 at%인 실리콘저머늄(SiGe) 층에 각각 붕소(B) 및 갈륨(Ga)의 도핑 농도(Dose)에 따른 면저항(Rs)을 측정하였다. 붕소(B) 및 갈륨(Ga)의 도핑 농도(Dose)는 로그 스케일(log scale)로 작성되었다.
도면에서 확인된 것과 같이, 갈륨(Ga)의 도핑 농도(Dose)가 붕소(B) 도핑 농도(Dose)보다 적은 양으로 활성화되어 동등한 면저항(Rs) 수준을 나타낼 수 있음을 보여주고 있다. 구제적으로, 면저항(Rs) 수치를 약 4100 Ω/sq.로 얻기 위하여, 필요한 붕소(B)의 도핑 농도(Dose)는 약 2E14 atoms/㎠이고, 이와 동일한 도핑 농도(Dose)로 갈륨(Ga) 도핑한 경우 면저항(Rs) 수치는 약 2000 Ω/sq.임을 알 수 있다.
즉, 갈륨(Ga)의 도핑 농도(Dose)와 붕소(B)의 도핑 농도(Dose)를 동일하게 하였을 경우, 각각의 면저항(Rs) 수치는 2배 이상 차이가 발생할 수도 있다. 면저항(Rs)의 수치가 낮다는 것은 정공의 이동도가 향상되었음을 간접적으로 알 수 있는 지표이다. 이로써, 동일한 도핑 농도로 불순물을 주입하여도, 갈륨(Ga)으로 도핑을 하였을 때 p형의 트랜지스터의 속도 특성이 향상될 수 있음을 알 수 있다.
따라서, p형의 트랜지스터에서 활성 영역에 저머늄(Ge)을 50 at% 초과하여 포함하는 실리콘저머늄(SiGe)을 사용하는 경우, 3족 원소 중 갈륨(Ga)을 불순물로 사용한다면 붕소(B)를 불순물로 사용하는 것과 비교하여 낮은 도핑 농도(Dose)로 동일하거나 더 높은 정공의 이동도 향상을 기대할 수 있다. 결과적으로, p형의 트랜지스터의 속도 특성을 개선할 수 있고, 결과적으로 반도체 소자의 특성을 향상시킬 수 있다.
도 13은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자를 포함하는 시스템을 나타내는 구성도이다.
도 13을 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 인터페이스(1040), 및 버스(1050)를 포함한다.
시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예들에서, 상기 모바일 시스템은 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드일 수 있다.
제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서, 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러, 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예를 들어, 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어, 터치 패드, 키보드, 또는 표시장치(display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 앞서 설명한 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자(10)를 포함할 수 있다.
인터페이스(1040)는 상기 시스템(1000)과 외부 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 기판
110, 120: 채널 영역
111, 121: 반도체 층
111', 121': LDD 영역
111'', 121'': 소스/드레인 영역
230: 게이트 구조체
320: 컨택 플러그

Claims (10)

  1. 제1 및 제2 트랜지스터 영역을 포함하고, 제1 물질로 구성된 기판;
    상기 제1 트랜지스터 영역에 형성되는 제1 활성 영역;
    상기 제2 트랜지스터 영역에 형성되고, 소스/드레인 영역 및 채널 영역을 포함하는 제2 활성 영역;
    상기 소스/드레인 영역 및 상기 채널 영역 사이에 위치하는 LDD(Lightly Doped Drain) 영역; 및
    상기 채널 영역 상에 위치하는 게이트 구조체;를 포함하되,
    상기 제1 활성 영역의 상부는 상기 제1 물질을 포함하는 제1 에피택셜 성장층으로 이루어지고,
    상기 제2 활성 영역의 상부는 상기 제1 에피택셜 성장층과 달리, 상기 제1 물질과 다른 제2 물질을 50 at% 초과하여 포함하는 제2 에피택셜 성장층으로 이루어지고,
    상기 소스/드레인 영역 및 상기 LDD 영역은 갈륨(Ga) 도핑되는 반도체 소자.
  2. 제1항에 있어서,
    상기 제2 물질은 저머늄(Ge)인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 소스/드레인 영역에서 갈륨(Ga)의 도핑 농도는 5E13 내지 5E15 atoms/㎠인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 LDD 영역에서 갈륨(Ga)의 도핑 농도는 1E13 내지 2E15 atoms/㎠인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 및 제2 에피택셜 성장층의 상면은 편평한 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 및 제2 에피택셜 성장층은,
    상기 소스/드레인 영역, 상기 LDD 영역, 및 상기 채널 영역에서 동일한 두께로 형성되는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 구조체는 플래너(planar) 구조인 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 게이트 구조체는,
    고유전(High-k) 게이트 절연막 및 금속 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 및 제2 활성 영역을 정의하는 필드 영역을 더 포함하고,
    상기 필드 영역은 얕은 트렌치 분리(shallow trench isolation) 영역인 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    상기 얕은 트렌치 분리 영역의 상면의 레벨 및 상기 제1 및 제2 에피택셜 성장층의 상면의 레벨은 동일한 것을 특징으로 하는 반도체 소자.
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