JP2926419B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補型絶縁ゲート電界効果トランジスタ（以
下、CMOSと略称する）におけるウエル領域の形成方法、
あるいはソース／ドレイン領域の形成方法に関し、新規
な製造方法を提供する。
下、CMOSと略称する）におけるウエル領域の形成方法、
あるいはソース／ドレイン領域の形成方法に関し、新規
な製造方法を提供する。
従来のCMOSの製造工程において、ウエル領域の形成と
ソース／ドレイン領域の形成のいずれに対してもイオン
注入法が広く用いられていた。
ソース／ドレイン領域の形成のいずれに対してもイオン
注入法が広く用いられていた。
しかしながらイオン注入による不純物ドーピングに
は、注入される不純物イオンが持つ運動エネルギーによ
って半導体層表面に損傷が生じるという問題点や、チャ
ネリングの発生により浅い拡散層の形成が容易でないこ
と、あるいは注入される不純物原子がその加速エネルギ
ーによって決まる分散を有する正規分布状に分布する為
浅い接合を有する濃度プロファイルを形成する事が困難
であるという問題点があった。
は、注入される不純物イオンが持つ運動エネルギーによ
って半導体層表面に損傷が生じるという問題点や、チャ
ネリングの発生により浅い拡散層の形成が容易でないこ
と、あるいは注入される不純物原子がその加速エネルギ
ーによって決まる分散を有する正規分布状に分布する為
浅い接合を有する濃度プロファイルを形成する事が困難
であるという問題点があった。
又伝統的な拡散技術を用いた場合には一般的に半導体
層表面の酸化膜を介して不純物ドーピングを行う為、拡
散濃度及び接合深さを正確に制御できないという問題点
があった。
層表面の酸化膜を介して不純物ドーピングを行う為、拡
散濃度及び接合深さを正確に制御できないという問題点
があった。
上述した従来技術の問題点に鑑み、本発明は新しい不
純物ドーピング技術を利用して特性的に優れたCMOS素子
の製造を行うための方法を提供することを目的とする。
純物ドーピング技術を利用して特性的に優れたCMOS素子
の製造を行うための方法を提供することを目的とする。
第１図は上記目的を達成する為に発明されたCMOS素子
の製造方法を示す工程図である。第１図（ａ）において
Ｐ型の半導体基板１にＮウエル領域２及びＰウエル領域
３が設けられ、更にフィールド酸化膜４を介して位置対
の活性領域（素子領域）５及び６が形成されている。次
に第１図（ｂ）に示す工程においてゲート酸化膜７とゲ
ート電極８が順次形成される。第１図（ｃ）は素子領域
の不活性膜であるゲート電極８に覆われていないゲート
酸化膜７をエッチングにより除去し、Ｐ型の不純物であ
るボロンの吸着層９を形成する工程である。但し、ゲー
ト酸化膜７を通常のエッチングにより除去した後でも、
半導体層の表面には不活性膜としての自然酸化膜が形成
されている。この自然酸化膜を除去し活性なシリコン表
面を露出する工程は一般に真空中で加熱処理を行う工程
であり、引き続く不純物吸着工程の前処理として重要な
ものである。不純物吸着工程は真空中で加熱されたシリ
コンの活性面に対して不純物性成分ボロンを有する気体
ジボラン（B2H6）を供給することにより、ボロンの吸着
層９が形成される。第１図（ｄ）はＰウエル領域３の表
面に存在する不純物吸着層９を除去する工程であり、こ
のときＮウエル領域２の表面に存在する不純物吸着層９
はレジスト10によって覆われている。この状態で例えば
HF水溶液あるいはHFとHNO3とを混合した水溶液を用いて
エッチングを行うことにより、第１図（ｄ）に示すよう
に不純物吸着層のないＰウエル領域３の表面が作られ
る。このあと、例えばＮ型の不純物としてヒ素（As）を
Ｐウエル側にのみイオン注入する工程が第１図（ｅ）に
示す工程である。第１図（ｆ）はレジスト10を除去した
後に、層間絶縁膜15を堆積し、更に例えば酸素雰囲気で
リフロー処理を行って層間絶縁膜15の平坦化と同時に不
純物拡散を行いPMOSのソース11/ドレイン12及びNMOSの
ソース13/ドレイン14を形成する工程を示している。上
述したCMOS素子の製造方法により、浅い接合を有するPM
OSのソース／ドレインを特徴とするCMOS素子を得ること
ができる。
の製造方法を示す工程図である。第１図（ａ）において
Ｐ型の半導体基板１にＮウエル領域２及びＰウエル領域
３が設けられ、更にフィールド酸化膜４を介して位置対
の活性領域（素子領域）５及び６が形成されている。次
に第１図（ｂ）に示す工程においてゲート酸化膜７とゲ
ート電極８が順次形成される。第１図（ｃ）は素子領域
の不活性膜であるゲート電極８に覆われていないゲート
酸化膜７をエッチングにより除去し、Ｐ型の不純物であ
るボロンの吸着層９を形成する工程である。但し、ゲー
ト酸化膜７を通常のエッチングにより除去した後でも、
半導体層の表面には不活性膜としての自然酸化膜が形成
されている。この自然酸化膜を除去し活性なシリコン表
面を露出する工程は一般に真空中で加熱処理を行う工程
であり、引き続く不純物吸着工程の前処理として重要な
ものである。不純物吸着工程は真空中で加熱されたシリ
コンの活性面に対して不純物性成分ボロンを有する気体
ジボラン（B2H6）を供給することにより、ボロンの吸着
層９が形成される。第１図（ｄ）はＰウエル領域３の表
面に存在する不純物吸着層９を除去する工程であり、こ
のときＮウエル領域２の表面に存在する不純物吸着層９
はレジスト10によって覆われている。この状態で例えば
HF水溶液あるいはHFとHNO3とを混合した水溶液を用いて
エッチングを行うことにより、第１図（ｄ）に示すよう
に不純物吸着層のないＰウエル領域３の表面が作られ
る。このあと、例えばＮ型の不純物としてヒ素（As）を
Ｐウエル側にのみイオン注入する工程が第１図（ｅ）に
示す工程である。第１図（ｆ）はレジスト10を除去した
後に、層間絶縁膜15を堆積し、更に例えば酸素雰囲気で
リフロー処理を行って層間絶縁膜15の平坦化と同時に不
純物拡散を行いPMOSのソース11/ドレイン12及びNMOSの
ソース13/ドレイン14を形成する工程を示している。上
述したCMOS素子の製造方法により、浅い接合を有するPM
OSのソース／ドレインを特徴とするCMOS素子を得ること
ができる。
第２図は第１図に示したCMOS素子の製造工程において
第１図（ｃ）の工程の要部である不純物吸着層９の形成
を一貫して実施するための製造装置のブロック図であ
る。
第１図（ｃ）の工程の要部である不純物吸着層９の形成
を一貫して実施するための製造装置のブロック図であ
る。
図示する様に、第一導電型の半導体層が形成された基
板10は石英製の真空チャンバ12の内部中央付近にセット
される。基板10の温度は赤外線ランプ加熱方式あるいは
抵抗加熱方式を用いた加熱系13を制御する事により、所
定の温度に設定する事が可能である。チャンバ12の内部
はターボ分子ポンプを主排気ポンプとした複数のポンプ
から構成された高真空排気系14を用いて高真空に排気可
能となっている。チャンバ12内部の真空度は圧力計15を
用いて常時モニタリングされている。シリコン基板10の
搬送は、チャンバ12に対してゲートバルブ16aを介して
接続されたロード室17とチャンバ12との間で、ゲートバ
ルブ16aを開いた状態で搬送機構18を用いて行われる。
なお、ロード室17は、基板10のロード室17への出入れ時
と搬送時を除いて、通常はゲートバルブ16bを開いた状
態でロード室排気系19により高真空排気されている。チ
ャンバ12にはガス導入制御系20を介してガス供給源21が
接続されている。ガス供給源21は不純物のドーピングに
必要な種々の原料ガスを貯蔵する複数のガスボンベを内
蔵している。ガス供給源21からチャンバ12へ導入される
原料ガスの種類、蒸気圧及び導入時間等はガス導入制御
系20を用いて精密にコントロールする事が可能である。
この装置を用いて清浄化工程、不純物付着工程の一連の
処理が一貫して行われる。
板10は石英製の真空チャンバ12の内部中央付近にセット
される。基板10の温度は赤外線ランプ加熱方式あるいは
抵抗加熱方式を用いた加熱系13を制御する事により、所
定の温度に設定する事が可能である。チャンバ12の内部
はターボ分子ポンプを主排気ポンプとした複数のポンプ
から構成された高真空排気系14を用いて高真空に排気可
能となっている。チャンバ12内部の真空度は圧力計15を
用いて常時モニタリングされている。シリコン基板10の
搬送は、チャンバ12に対してゲートバルブ16aを介して
接続されたロード室17とチャンバ12との間で、ゲートバ
ルブ16aを開いた状態で搬送機構18を用いて行われる。
なお、ロード室17は、基板10のロード室17への出入れ時
と搬送時を除いて、通常はゲートバルブ16bを開いた状
態でロード室排気系19により高真空排気されている。チ
ャンバ12にはガス導入制御系20を介してガス供給源21が
接続されている。ガス供給源21は不純物のドーピングに
必要な種々の原料ガスを貯蔵する複数のガスボンベを内
蔵している。ガス供給源21からチャンバ12へ導入される
原料ガスの種類、蒸気圧及び導入時間等はガス導入制御
系20を用いて精密にコントロールする事が可能である。
この装置を用いて清浄化工程、不純物付着工程の一連の
処理が一貫して行われる。
次に第２図に示す製造装置を用いて本発明の要部をな
す一連の処理工程即ち半導体膜の表面活性化、不純物吸
着及び不純物拡散を詳細に説明する。シリコン基板１は
バックグランド圧力が１×10-4Pa以下に排気された真空
チャンバ22の中央部にセットされる。次いで基板温度を
加熱系23を用いて例えば850℃に設定しガス供給源31か
ら水素ガスを、例えばチャンバ内部の圧力が１×10-2Pa
になる様な条件で一定時間導入する。これによってシリ
コン半導体膜７の表面に被覆していた不活性膜即ち自然
酸化膜が除去され、化学的に活性なシリコン半導体膜面
が露出する。シリコン半導体膜表面の清浄化が完了した
後、水素ガスの導入を停止し基板温度を例えば800℃に
設定する。この設定温度に到達し且つ安定した後、シリ
コン半導体膜の活性面にボロンを含む化合物ガスである
ジボラン（N2ガスで５％に希釈した原料ガス）をガス供
給源31から供給する。チャンバ22の圧力が１×10-2Paと
なる様な条件で一定時間導入する事により、ボロンある
いはボロンを含む化合物の吸着膜が形成される。この吸
着膜は活性面に対して強固に固定されており極めて安定
されである。ボロンの吸着量はジボランガスの導入圧力
及び導入時間に比例している。従ってこれらのパラメー
タを適当に設定する事により、最適なボロン吸着量を得
る事ができる。以上述べてきた実施例においては、シリ
コン半導体膜にＰ型のソース領域及びドレイン領域を形
成する為にジボランガスを用いた。しかしながらＰ型の
不純物吸着膜を形成するには、例えばトリメチルガリウ
ム（TMG）や三塩化ホウ素（BCl3）等に代表されるIII族
元素の気体化合物も有効である。上述した実施例におい
ては、Ｎ型の不純物をシリコン半導体層に導入する為に
イオン注入技術を用いた。しかしながら、Ｐ型のソース
領域及びドレイン領域の形成と同様に、Ｎ型の不純物成
分を含むガスを用いて、Ｎ型の不純物を含む吸着膜を形
成し、これによりＮ型の不純物の拡散を行ってもよい。
但し、この場合は、レジスト10の代わりとして酸化膜が
Ｎウエル側を覆うようにする必要がある。この場合用い
られる気体化合物としては、アルシン（AsH3）、三塩化
リン（PCl3）、五塩化アンチモン（SbCl5）、ホスフィ
ン（PH3）等が利用可能である。
す一連の処理工程即ち半導体膜の表面活性化、不純物吸
着及び不純物拡散を詳細に説明する。シリコン基板１は
バックグランド圧力が１×10-4Pa以下に排気された真空
チャンバ22の中央部にセットされる。次いで基板温度を
加熱系23を用いて例えば850℃に設定しガス供給源31か
ら水素ガスを、例えばチャンバ内部の圧力が１×10-2Pa
になる様な条件で一定時間導入する。これによってシリ
コン半導体膜７の表面に被覆していた不活性膜即ち自然
酸化膜が除去され、化学的に活性なシリコン半導体膜面
が露出する。シリコン半導体膜表面の清浄化が完了した
後、水素ガスの導入を停止し基板温度を例えば800℃に
設定する。この設定温度に到達し且つ安定した後、シリ
コン半導体膜の活性面にボロンを含む化合物ガスである
ジボラン（N2ガスで５％に希釈した原料ガス）をガス供
給源31から供給する。チャンバ22の圧力が１×10-2Paと
なる様な条件で一定時間導入する事により、ボロンある
いはボロンを含む化合物の吸着膜が形成される。この吸
着膜は活性面に対して強固に固定されており極めて安定
されである。ボロンの吸着量はジボランガスの導入圧力
及び導入時間に比例している。従ってこれらのパラメー
タを適当に設定する事により、最適なボロン吸着量を得
る事ができる。以上述べてきた実施例においては、シリ
コン半導体膜にＰ型のソース領域及びドレイン領域を形
成する為にジボランガスを用いた。しかしながらＰ型の
不純物吸着膜を形成するには、例えばトリメチルガリウ
ム（TMG）や三塩化ホウ素（BCl3）等に代表されるIII族
元素の気体化合物も有効である。上述した実施例におい
ては、Ｎ型の不純物をシリコン半導体層に導入する為に
イオン注入技術を用いた。しかしながら、Ｐ型のソース
領域及びドレイン領域の形成と同様に、Ｎ型の不純物成
分を含むガスを用いて、Ｎ型の不純物を含む吸着膜を形
成し、これによりＮ型の不純物の拡散を行ってもよい。
但し、この場合は、レジスト10の代わりとして酸化膜が
Ｎウエル側を覆うようにする必要がある。この場合用い
られる気体化合物としては、アルシン（AsH3）、三塩化
リン（PCl3）、五塩化アンチモン（SbCl5）、ホスフィ
ン（PH3）等が利用可能である。
又以上で述べた実施例においては、基板温度としては
その典型例として、半導体膜表面活性化処理においては
850℃、不純物吸着処理においては800℃の数値を示し
た。発明者はこれまでの研究において、表面活性化処理
における基板温度としては、バックグランド圧力及び雰
囲気ガスとの関連を含めて、800℃ないし1200℃の範囲
が好ましく、又吸着処理における基板温度としては400
℃ないし950℃の範囲が好ましい事を確認している。
又、リフロー処理における半導体基板のアニールは例え
ば酸素ガス雰囲気中におて基板温度を900℃に保持して3
0分間行う。このアニール処理により、Ｐチャネル領域
２における不純物ボロンの拡散及び活性化が行われ、同
時にＮチャネル領域に注入された不純物ヒ素の活性化も
行われる。
その典型例として、半導体膜表面活性化処理においては
850℃、不純物吸着処理においては800℃の数値を示し
た。発明者はこれまでの研究において、表面活性化処理
における基板温度としては、バックグランド圧力及び雰
囲気ガスとの関連を含めて、800℃ないし1200℃の範囲
が好ましく、又吸着処理における基板温度としては400
℃ないし950℃の範囲が好ましい事を確認している。
又、リフロー処理における半導体基板のアニールは例え
ば酸素ガス雰囲気中におて基板温度を900℃に保持して3
0分間行う。このアニール処理により、Ｐチャネル領域
２における不純物ボロンの拡散及び活性化が行われ、同
時にＮチャネル領域に注入された不純物ヒ素の活性化も
行われる。
第３図は、第１図に示す製造方法により製造されたCM
OS素子のPMOS及びNMOSのソース／ドレイン領域における
不純物プロファイルを二次イオン質量分析計（SIMS）を
用いて調べたものである。第３図によればPMOSのソース
／ドレインの場合、不純物であるボロン（Ｂ）とＮウエ
ルのリン（Ｐ）との交点から約850Åの接合深さとなっ
ている。またNMOSソース／ドレインの場合、不純物であ
るヒ素（As）とＰウエルのボロン（Ｂ）との交点から約
960Åの接合深さとなっていることが分かる。このよう
に、本発明によればソース／ドレインの接合が浅いPMOS
及びNMOSから構成されたCMOS素子が得られる。第４図
は、ウエル領域の形成に関する本発明にかかる実施例を
示している。第４図（ａ）においてＰ型半導体基板１表
面にフィールド酸化膜４が設けられ、一対の素子領域と
素子分離領域が規定される。第４図（ｂ）においては、
例えばＰ型の不純物であるボロンの吸着層９が形成され
る。一対の素子領域のうち一方の不純物吸着層９が除去
されて第４図（ｄ）に示す状態を得る。これら一連の工
程は、第１図の実施例と本質的に同じであるので、詳細
な説明はここでは省略する。次に第４図（ｄ）に示す工
程において不純物吸着層のない一方の素子領域のみに例
えばＮ型の不純物であるリン（Ｐ）をイオン注入により
導入する。このあとレジスト10を除去しアニールを行っ
て第４図（ｅ）に示すように、素子領域の直下及びその
周辺部にのみ限定的に不純物が拡散しているＰウエル領
域16及びＮウエル領域17を設けている。この方法によれ
ば、フィールド絶縁膜に対して自己整合的にウエル領域
を形成できるという特徴を有する。
OS素子のPMOS及びNMOSのソース／ドレイン領域における
不純物プロファイルを二次イオン質量分析計（SIMS）を
用いて調べたものである。第３図によればPMOSのソース
／ドレインの場合、不純物であるボロン（Ｂ）とＮウエ
ルのリン（Ｐ）との交点から約850Åの接合深さとなっ
ている。またNMOSソース／ドレインの場合、不純物であ
るヒ素（As）とＰウエルのボロン（Ｂ）との交点から約
960Åの接合深さとなっていることが分かる。このよう
に、本発明によればソース／ドレインの接合が浅いPMOS
及びNMOSから構成されたCMOS素子が得られる。第４図
は、ウエル領域の形成に関する本発明にかかる実施例を
示している。第４図（ａ）においてＰ型半導体基板１表
面にフィールド酸化膜４が設けられ、一対の素子領域と
素子分離領域が規定される。第４図（ｂ）においては、
例えばＰ型の不純物であるボロンの吸着層９が形成され
る。一対の素子領域のうち一方の不純物吸着層９が除去
されて第４図（ｄ）に示す状態を得る。これら一連の工
程は、第１図の実施例と本質的に同じであるので、詳細
な説明はここでは省略する。次に第４図（ｄ）に示す工
程において不純物吸着層のない一方の素子領域のみに例
えばＮ型の不純物であるリン（Ｐ）をイオン注入により
導入する。このあとレジスト10を除去しアニールを行っ
て第４図（ｅ）に示すように、素子領域の直下及びその
周辺部にのみ限定的に不純物が拡散しているＰウエル領
域16及びＮウエル領域17を設けている。この方法によれ
ば、フィールド絶縁膜に対して自己整合的にウエル領域
を形成できるという特徴を有する。
上述した様に、本発明によれば半導体の活性面に対し
て不純物の直接的吸着及び拡散を行う事によりソース領
域及びドレイン領域を形成しているので、これらの接合
を浅くする事が可能となりトランジスタの動作の微細化
とそれに伴う高速化が図れるという効果が得られる。特
に、不純物の吸着及び拡散技術をＰチャネル領域の形成
に適用する事により、相補型絶縁ゲート電界効果トラン
ジスタの高速化を達成する事ができる。即ち、従来から
相補型絶縁ゲート電界効果トランジスタの高速化の障害
となっていたのはＮチャネルトランジスタではなく、む
しろＰチャネルトランジスタであったからである。
て不純物の直接的吸着及び拡散を行う事によりソース領
域及びドレイン領域を形成しているので、これらの接合
を浅くする事が可能となりトランジスタの動作の微細化
とそれに伴う高速化が図れるという効果が得られる。特
に、不純物の吸着及び拡散技術をＰチャネル領域の形成
に適用する事により、相補型絶縁ゲート電界効果トラン
ジスタの高速化を達成する事ができる。即ち、従来から
相補型絶縁ゲート電界効果トランジスタの高速化の障害
となっていたのはＮチャネルトランジスタではなく、む
しろＰチャネルトランジスタであったからである。
第１図は本発明装置の製造方法の一実施例を示す工程
図、第２図は製造方法を実施するための製造装置のブロ
ック図、第３図は第１図の工程により製造されたソース
／ドレイン領域における深さ方向での不純物濃度プロフ
ァイル、第４図はウエル領域を形成する場合の実施例を
示す工程図である。 １……半導体基板 ２……Ｎウエル領域 ３……Ｐウエル領域 ４……フィールド酸化膜 ５……活性領域 ６……活性領域 ７……ゲート酸化膜 ８……ゲート電極 ９……不純物吸着層 10……レジスト 11……ソース 12……ドレイン 13……ソース 14……ドレイン 15……層間絶縁膜 16……Ｐウエル 17……Ｎウエル
図、第２図は製造方法を実施するための製造装置のブロ
ック図、第３図は第１図の工程により製造されたソース
／ドレイン領域における深さ方向での不純物濃度プロフ
ァイル、第４図はウエル領域を形成する場合の実施例を
示す工程図である。 １……半導体基板 ２……Ｎウエル領域 ３……Ｐウエル領域 ４……フィールド酸化膜 ５……活性領域 ６……活性領域 ７……ゲート酸化膜 ８……ゲート電極 ９……不純物吸着層 10……レジスト 11……ソース 12……ドレイン 13……ソース 14……ドレイン 15……層間絶縁膜 16……Ｐウエル 17……Ｎウエル
Claims (5)
- 【請求項１】半導体基板の少なくともそれぞれゲート酸
化膜を介してゲート電極が形成されているＰ型領域表面
とＮ型領域表面とからなる一対の活性領域の表面を活性
表面に露出する清浄化工程と、 次に前記活性表面にＰ型の不純物成分元素であるボロン
又はボロンを含む化合物の吸着層を形成する不純物吸着
工程と、 次に前記Ｎ型領域表面の活性領域の上に前記吸着層を介
してレジスト膜をパターニングする工程と、 次に前記レジスト膜をマスクにして前記Ｐ型領域表面の
活性領域の上の前記吸着層を除去する工程と、 次に前記レジスト膜をマスクに前記Ｐ型領域表面の活性
領域の表面にＮ型不純物をイオン注入する工程と、 次に前記レジスト膜を除去する工程と、 次にＮ型不純物をドープした前記Ｐ型領域表面と前記吸
着層が形成されていたＮ型領域表面に層間絶縁膜を形成
する工程と、 次に層間絶縁膜のリフロー処理、及びＮ型領域に浅いＰ
型ソース・ドレイン領域を形成するために熱拡散及び活
性化を同時に行う工程よりなることを特徴とする半導体
装置の製造方法。 - 【請求項２】前記不純物吸着工程は、温度400〜950℃の
範囲で、ジボランガスを供給することにより前記吸着層
を形成する工程である請求項１に記載の半導体装置の製
造方法。 - 【請求項３】前記清浄化工程がバックグランド圧力を１
×10-4pa以下に排気された真空チャンバに前記半導体基
板をセットする工程である請求項１に記載の半導体装置
の製造方法。 - 【請求項４】前記吸着層を除去する工程は、ウェットエ
ッチングである請求項１に記載の半導体装置の製造方
法。 - 【請求項５】前記不純物吸着工程が前記清浄化工程に連
続して同一の真空チャンバにて行われる請求項１記載の
半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318561A JP2926419B2 (ja) | 1989-12-06 | 1989-12-06 | 半導体装置の製造方法 |
| CA 2031636 CA2031636A1 (en) | 1989-12-06 | 1990-12-06 | Method of producing cmos transistor |
| EP19900123436 EP0431616A3 (en) | 1989-12-06 | 1990-12-06 | Method of producing cmos transistor |
| US08/155,341 US5366922A (en) | 1989-12-06 | 1993-11-22 | Method for producing CMOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318561A JP2926419B2 (ja) | 1989-12-06 | 1989-12-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03178164A JPH03178164A (ja) | 1991-08-02 |
| JP2926419B2 true JP2926419B2 (ja) | 1999-07-28 |
Family
ID=18100508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318561A Expired - Lifetime JP2926419B2 (ja) | 1989-12-06 | 1989-12-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2926419B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8507337B2 (en) * | 2008-07-06 | 2013-08-13 | Imec | Method for doping semiconductor structures and the semiconductor device thereof |
-
1989
- 1989-12-06 JP JP1318561A patent/JP2926419B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH03178164A (ja) | 1991-08-02 |
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