JP2934665B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補型絶縁ゲート電界効果トランジスタの製
法に関する。
法に関する。
相補型絶縁ゲート電界効果トランジスタの製造方法に
おいてＮ型及びＰ型の不純物を半導体中に導入して、一
対のＮ型ソース領域及びドレイン領域と、一対のＰ型ソ
ース領域及びドレイン領域を設けるが、不純物導入には
一般にイオン注入技術が用いられている。
おいてＮ型及びＰ型の不純物を半導体中に導入して、一
対のＮ型ソース領域及びドレイン領域と、一対のＰ型ソ
ース領域及びドレイン領域を設けるが、不純物導入には
一般にイオン注入技術が用いられている。
しかしながら、イオン注入技術においては、注入され
る不純物原子の深さ方向濃度プロファイルが正規分布を
示す為、半導体中における不純物の濃度分布に広がりが
生じる。その結果、不純物の濃度分布を半導体の比較的
浅い部分に限定する事ができず形成されたソース領域及
びドレイン領域の接合容量を小さくすることができない
という問題点があった。イオン注入により形成されたソ
ース領域及びドレイン領域の接合容量が比較的大きい
為、トランジスタ素子の高速化を図る上で障害となって
いた。
る不純物原子の深さ方向濃度プロファイルが正規分布を
示す為、半導体中における不純物の濃度分布に広がりが
生じる。その結果、不純物の濃度分布を半導体の比較的
浅い部分に限定する事ができず形成されたソース領域及
びドレイン領域の接合容量を小さくすることができない
という問題点があった。イオン注入により形成されたソ
ース領域及びドレイン領域の接合容量が比較的大きい
為、トランジスタ素子の高速化を図る上で障害となって
いた。
本発明は上述した従来の技術の問題点に鑑み、半導体
膜中に比較的小さな接合容量を有するソース領域及びド
レイン領域を形成する事が可能な不純物導入方法を用い
て相補型絶縁ゲート電界効果トランジスタを製造する事
を目的とする。
膜中に比較的小さな接合容量を有するソース領域及びド
レイン領域を形成する事が可能な不純物導入方法を用い
て相補型絶縁ゲート電界効果トランジスタを製造する事
を目的とする。
上記目的を達成する為に、本発明にかかる相補型絶縁
ゲート電界効果トランジスタの製法は、半導体基板に隣
接して形成された異なった導電型の一対のウェル領域上
において、フィールド酸化膜によって互いに分離された
一対の素子領域を形成する第一工程を有する。続いて第
二工程において、各素子領域上にゲート絶縁膜及びゲー
ト電極を形成する。
ゲート電界効果トランジスタの製法は、半導体基板に隣
接して形成された異なった導電型の一対のウェル領域上
において、フィールド酸化膜によって互いに分離された
一対の素子領域を形成する第一工程を有する。続いて第
二工程において、各素子領域上にゲート絶縁膜及びゲー
ト電極を形成する。
次に各々の素子領域に対して異なった導電型の不純物
を導入する事により、ソース領域及びドレイン領域を形
成する工程が行われる。この際、少なくとも一方の素子
領域に対して新規な不純物導入方法が用いられ、接合容
量の小さなソース領域及びドレイン領域が形成される。
この新規な不純物導入方法は効果的な結合が得られる導
電型の不純物に対して優先的に適用される。即ち、第二
工程に続く第三工程で、一方の素子領域においてゲート
電極に覆われていないゲート絶縁膜を除去し、半導体の
活性面を露出する処理が行われ、該活性面に対して一方
導電型の不純物成分を有する気体を供給し一方導電型の
不純物成分元素又はその化合物を含む吸着膜を形成す
る。第四工程において、他方の素子領域に対して他方導
電型の不純物を導入し他方導電型のソース領域及びドレ
イン領域を形成する。
を導入する事により、ソース領域及びドレイン領域を形
成する工程が行われる。この際、少なくとも一方の素子
領域に対して新規な不純物導入方法が用いられ、接合容
量の小さなソース領域及びドレイン領域が形成される。
この新規な不純物導入方法は効果的な結合が得られる導
電型の不純物に対して優先的に適用される。即ち、第二
工程に続く第三工程で、一方の素子領域においてゲート
電極に覆われていないゲート絶縁膜を除去し、半導体の
活性面を露出する処理が行われ、該活性面に対して一方
導電型の不純物成分を有する気体を供給し一方導電型の
不純物成分元素又はその化合物を含む吸着膜を形成す
る。第四工程において、他方の素子領域に対して他方導
電型の不純物を導入し他方導電型のソース領域及びドレ
イン領域を形成する。
最後に第五工程において、該吸着膜を拡散源として不
純物の固相拡散を行い半導体中に一方及び他方導電型の
ソース領域及びドレイン領域を形成する。他方導電型の
ソース領域及びドレイン領域の形成は従来のイオン注入
技術を用いてもよく、あるいは前述した第三工程ないし
第四工程と同様の方法により他方導電型不純物を導入し
てもよい。例えば、一方の素子領域においては半導体膜
活性面に対してＰ型の不純物成分ボロンを有する気体ジ
ボランを供給しＰ型の不純物ボロンを含む吸着膜を形成
して、この吸着膜を拡散源として不純物ボロンの固相拡
散を行い半導体膜中にＰ型ソース領域及びドレイン領域
を形成する。そして他方の素子領域に対しては、Ｎ型の
不純物ヒ素をイオン注入により導入してＮ型のソース領
域及びドレイン領域を形成する。
純物の固相拡散を行い半導体中に一方及び他方導電型の
ソース領域及びドレイン領域を形成する。他方導電型の
ソース領域及びドレイン領域の形成は従来のイオン注入
技術を用いてもよく、あるいは前述した第三工程ないし
第四工程と同様の方法により他方導電型不純物を導入し
てもよい。例えば、一方の素子領域においては半導体膜
活性面に対してＰ型の不純物成分ボロンを有する気体ジ
ボランを供給しＰ型の不純物ボロンを含む吸着膜を形成
して、この吸着膜を拡散源として不純物ボロンの固相拡
散を行い半導体膜中にＰ型ソース領域及びドレイン領域
を形成する。そして他方の素子領域に対しては、Ｎ型の
不純物ヒ素をイオン注入により導入してＮ型のソース領
域及びドレイン領域を形成する。
本発明によれば、半導体膜の活性面に対して、不純物
成分を含むガスを供給し、不純物吸着膜を堆積してい
る。不純物の吸着量は供給するガスの圧力及び供給時間
を制御する事により極めて容易に調節する事ができる。
この不純物吸着膜を拡散源として半導体膜に対して固相
拡散を行いソース領域及びドレイン領域を形成してい
る。吸着された不純物の量を調節する事により極めて浅
く且つ限定された不純物拡散領域を設ける事ができソー
ス領域及びドレイン領域の接合容量は小さくする事がで
きる。この方法は、特にＰ型の不純物ボロンを導入する
際有効である。即ち、Ｐ型の不純物ボロンはＮ型の不純
物ヒ素に比べて、その質量が小さいため、イオン注入を
用いてボロンの導入を行った場合には、ヒ素に比べて深
さ方向の濃度プロファイルが２倍近くに広がり、ソース
領域及びドレイン領域の接合容量を小さくする事が困難
である。
成分を含むガスを供給し、不純物吸着膜を堆積してい
る。不純物の吸着量は供給するガスの圧力及び供給時間
を制御する事により極めて容易に調節する事ができる。
この不純物吸着膜を拡散源として半導体膜に対して固相
拡散を行いソース領域及びドレイン領域を形成してい
る。吸着された不純物の量を調節する事により極めて浅
く且つ限定された不純物拡散領域を設ける事ができソー
ス領域及びドレイン領域の接合容量は小さくする事がで
きる。この方法は、特にＰ型の不純物ボロンを導入する
際有効である。即ち、Ｐ型の不純物ボロンはＮ型の不純
物ヒ素に比べて、その質量が小さいため、イオン注入を
用いてボロンの導入を行った場合には、ヒ素に比べて深
さ方向の濃度プロファイルが２倍近くに広がり、ソース
領域及びドレイン領域の接合容量を小さくする事が困難
である。
以下図面を参照して本発明の好適な実施例を詳細に説
明する。
明する。
第１図は本発明にかかる相補型絶縁ゲート電界効果ト
ランジスタの製造方法を示す工程図である。まず第１図
（ａ）に示す工程において、Ｐ型のシリコン基板１が準
備される。シリコン基板１の表面には一対のＮウェル領
域２とＰウェル領域３が隣接して形成されている。かか
るシリコン基板１の表面には所定のパターンを有するフ
ィールド酸化膜４が形成されている。Ｎウェル領域２の
表面にはフィールド酸化膜４によって囲まれた素子領域
５が規定されており、Ｐウェル領域３の上にも同様にし
て素子領域６が規定されている。なおフィールド酸化膜
４は選択的熱酸化によって形成される。
ランジスタの製造方法を示す工程図である。まず第１図
（ａ）に示す工程において、Ｐ型のシリコン基板１が準
備される。シリコン基板１の表面には一対のＮウェル領
域２とＰウェル領域３が隣接して形成されている。かか
るシリコン基板１の表面には所定のパターンを有するフ
ィールド酸化膜４が形成されている。Ｎウェル領域２の
表面にはフィールド酸化膜４によって囲まれた素子領域
５が規定されており、Ｐウェル領域３の上にも同様にし
て素子領域６が規定されている。なおフィールド酸化膜
４は選択的熱酸化によって形成される。
第１図（ｂ）に示す工程において、素子領域５上にゲ
ート酸化膜７が被覆され、素子領域６上にゲート酸化ル
ープ８が被覆される。続いて、ゲート酸化膜７の上には
ゲート電極９が配設され、ゲート酸化膜８の上にはゲー
ト電極10が配設される。これらゲート電極９及び10は、
多結晶シリコン膜を化学気相成長法等により堆積させた
後、フォトリソグラフィ技術及びエッチング技術により
パターニングすることにより得られる。
ート酸化膜７が被覆され、素子領域６上にゲート酸化ル
ープ８が被覆される。続いて、ゲート酸化膜７の上には
ゲート電極９が配設され、ゲート酸化膜８の上にはゲー
ト電極10が配設される。これらゲート電極９及び10は、
多結晶シリコン膜を化学気相成長法等により堆積させた
後、フォトリソグラフィ技術及びエッチング技術により
パターニングすることにより得られる。
第１図（ｃ）に示す工程において、ゲート電極９及び
10をマスクとして、ゲート酸化膜７及び８を除去すると
ともに、素子領域５及び６の表面を清浄化し、シリコン
の活性面を露出させる。続いて、基板１に対して、不純
物成分ボロンを有する気体ジボランを供給し、清浄なシ
リコン表面である素子領域５及び６に対してのみ選択的
に不純物ボロンを含む吸着膜11を堆積させる。ジボラン
ガスはシリコン半導体膜の活性面に対してのみ安定的か
つ強固に吸着し、フィールド酸化膜４の上には堆積され
ない。
10をマスクとして、ゲート酸化膜７及び８を除去すると
ともに、素子領域５及び６の表面を清浄化し、シリコン
の活性面を露出させる。続いて、基板１に対して、不純
物成分ボロンを有する気体ジボランを供給し、清浄なシ
リコン表面である素子領域５及び６に対してのみ選択的
に不純物ボロンを含む吸着膜11を堆積させる。ジボラン
ガスはシリコン半導体膜の活性面に対してのみ安定的か
つ強固に吸着し、フィールド酸化膜４の上には堆積され
ない。
第１図（ｄ）に示す工程において、一方の素子領域５
をレジスト膜12で被覆し、他方の素子領域６のみを露出
させる。この状態で素子領域６に対してＮ型の不純物ヒ
素を第１図（ｃ）で堆積された不純物膜に含まれるボロ
ンより十分多量に導入し、一等のN+型ソース領域13とN+
型ドレイン領域14を形成する。この結果、素子領域６に
Ｎチャネル絶縁ゲート電界効果トランジスタが形成され
る、ヒ素の導入はゲート電極10をマスクとして、イオン
注入により不純物ヒ素が素子領域６に注入される。
をレジスト膜12で被覆し、他方の素子領域６のみを露出
させる。この状態で素子領域６に対してＮ型の不純物ヒ
素を第１図（ｃ）で堆積された不純物膜に含まれるボロ
ンより十分多量に導入し、一等のN+型ソース領域13とN+
型ドレイン領域14を形成する。この結果、素子領域６に
Ｎチャネル絶縁ゲート電界効果トランジスタが形成され
る、ヒ素の導入はゲート電極10をマスクとして、イオン
注入により不純物ヒ素が素子領域６に注入される。
第１図（ｅ）に示す工程において、基板１の加熱処理
を行う。この加熱あるいはアニールによって、不純物吸
着膜11に含まれる不純物ボロンはＮウェル領域２のバル
ク中に固相拡散し、P+型のソース領域15及びP+型のドレ
イン領域16が形成される。不純物吸着膜11に含まれる不
純物ボロンの量をあらかじめ適当に設定する事により、
ボロンを限定的に拡散する事が可能となり、接合容量の
小さなソース領域15及びドレイン領域16を形成する事が
できる。この結果、素子領域５に対して、Ｐチャネル絶
縁ゲート電界効果トランジスタが形成される。このアニ
ール処理において、他方の素子領域６に注入された不純
物ヒ素の活性化も同時に行われる。
を行う。この加熱あるいはアニールによって、不純物吸
着膜11に含まれる不純物ボロンはＮウェル領域２のバル
ク中に固相拡散し、P+型のソース領域15及びP+型のドレ
イン領域16が形成される。不純物吸着膜11に含まれる不
純物ボロンの量をあらかじめ適当に設定する事により、
ボロンを限定的に拡散する事が可能となり、接合容量の
小さなソース領域15及びドレイン領域16を形成する事が
できる。この結果、素子領域５に対して、Ｐチャネル絶
縁ゲート電界効果トランジスタが形成される。このアニ
ール処理において、他方の素子領域６に注入された不純
物ヒ素の活性化も同時に行われる。
以上の説明から明らかなように、本発明にかかる製造
方法の要部は、シリコン半導体膜７の表面活性化、活性
面に対する不純物の吸着及び不純物の拡散からなる一連
の処理にある。これら一連の処理は第２図に示す製造装
置によって行われる。図示するように第２図に示す製造
装置は、石英製の真空チャンバ22を備えており、その内
部中央付近に一対の素子領域９及び10が形成されたシリ
コン基板１を収納する様になっている。基板１の温度は
赤外線ランプ加熱方式あるいは抵抗加熱方式を用いた加
熱系23を制御する事により、所定の温度に保つ事が可能
である。チャンバ22の内部はターボ分子ポンプを主排気
ポンプとした複数のポンプから構成された高真空排気系
24を用いて排気する様になっている。チャンバ22の内部
の真空度は圧力計25により計測される。シリコン基板１
の搬送は、チャンバ22に対してゲートバルブ26aを介し
て接続されたロード室27とチャンバ22との間でゲートバ
ルブ26aを開いた状態で搬送機構28を用いて行われる。
なお、ロード室27はシリコン基板１のロード室27への出
入れ時と搬送時を除いて、通常はゲートバルブ26bを開
いた状態でロード室排気系29により高真空に排気されて
いる。チャンバ22にはガス導入制御系30を介してガス供
給源31に接続されている。ガス供給源31は一連の処理に
用いられる種々の原料ガスを貯蔵する複数のガスボンベ
を備えている。ガス供給源31からチャンバ22へ導入され
るガスの種類、導入量、導入時間等はガス導入制御系30
を用いてコントロールされている。
方法の要部は、シリコン半導体膜７の表面活性化、活性
面に対する不純物の吸着及び不純物の拡散からなる一連
の処理にある。これら一連の処理は第２図に示す製造装
置によって行われる。図示するように第２図に示す製造
装置は、石英製の真空チャンバ22を備えており、その内
部中央付近に一対の素子領域９及び10が形成されたシリ
コン基板１を収納する様になっている。基板１の温度は
赤外線ランプ加熱方式あるいは抵抗加熱方式を用いた加
熱系23を制御する事により、所定の温度に保つ事が可能
である。チャンバ22の内部はターボ分子ポンプを主排気
ポンプとした複数のポンプから構成された高真空排気系
24を用いて排気する様になっている。チャンバ22の内部
の真空度は圧力計25により計測される。シリコン基板１
の搬送は、チャンバ22に対してゲートバルブ26aを介し
て接続されたロード室27とチャンバ22との間でゲートバ
ルブ26aを開いた状態で搬送機構28を用いて行われる。
なお、ロード室27はシリコン基板１のロード室27への出
入れ時と搬送時を除いて、通常はゲートバルブ26bを開
いた状態でロード室排気系29により高真空に排気されて
いる。チャンバ22にはガス導入制御系30を介してガス供
給源31に接続されている。ガス供給源31は一連の処理に
用いられる種々の原料ガスを貯蔵する複数のガスボンベ
を備えている。ガス供給源31からチャンバ22へ導入され
るガスの種類、導入量、導入時間等はガス導入制御系30
を用いてコントロールされている。
次に第２図に示す製造装置おいて本発明の要部をなす
一連の処理工程即ち半導体膜の表面活性化、不純物吸着
及び不純物拡散を詳細に説明する。シリコン基板１はバ
ックグランド圧力が１×10-4Pa以下に排気された真空チ
ャンバ22の中央部にセットされる。次いで基板温度を加
熱系23を用いて例えば850℃に設定しガス供給源31から
水素ガスを、例えばチャンバ内部の圧力が１×10-2Paに
なる様な条件で一定時間導入する。これによってシリコ
ン半導体膜７の表面に被覆していた不活性膜即ち自然酸
化膜が除去され、化学的に活性なシリコン半導体膜面が
露出する。シリコン半導体膜表面の清浄化が完了した
後、水素ガスの導入を停止し基板温度を例えば800℃に
設定する。この設定温度に到達し且つ安定した後、シリ
コン半導体膜の活性面にボロンを含む化合物ガスである
ジボランをN2ガス５％に希釈した原料ガスをガス供給源
31から供給する。チャンバ22の圧力が１×10-2Paとなる
様な条件で一定時間導入する事により、ボロンあるいは
ボロンを含む化合物の吸着膜が形成される。この吸着膜
は活性面に対して強固に固定されていおり極めて安定で
ある。ボロンの吸着量はジボランガスの導入圧力及び導
入時間を比例している。従ってこれらのパラメータを適
当に設定する事により、最適なボロン吸着量を得る事が
できる。最後に、基板１のアニールを行いボロンの半導
体膜に対する拡散を行う。即ち、吸着膜を形成した後、
ジボランの導入を停止し真空中で基板１の加熱を所定時
間行い、吸着膜を拡散源とした半導体膜７に対する不純
物拡散を行う。同時に拡散された不純物原子ボロンの活
性化も行われる。以上述べてきた実施例においては、シ
リコン半導体膜にＰ型のソース領域及びドレイン領域を
形成する為にジボランガスを用いた。しかしながらＰ型
の不純物吸着膜を形成するには、例えばトリメチルガリ
ウム（TMG）や三塩化ホウ素（BCl3）等に代表されるIII
族元素の気体化合物も有効である。上述した実施例にお
いては、Ｎ型の不純物をシリコン半導体膜に導入する為
にイオン注入技術を用いた。しかしながら、Ｐ型のソー
ス領域及びドレイン領域の形成と同様に、Ｎ型の不純物
成分を含むガスを用いて、Ｎ型の不純物を含む吸着膜を
形成し、これによりＮ型の不純物の拡散を行ってもよ
い。この場合用いられる気体化合物としては、アルシン
（AsH3）、三塩化リン（PCl3）、五塩化アンチモン（Sb
Cl5）、ホスフィン（PH3）等が利用可能である。
一連の処理工程即ち半導体膜の表面活性化、不純物吸着
及び不純物拡散を詳細に説明する。シリコン基板１はバ
ックグランド圧力が１×10-4Pa以下に排気された真空チ
ャンバ22の中央部にセットされる。次いで基板温度を加
熱系23を用いて例えば850℃に設定しガス供給源31から
水素ガスを、例えばチャンバ内部の圧力が１×10-2Paに
なる様な条件で一定時間導入する。これによってシリコ
ン半導体膜７の表面に被覆していた不活性膜即ち自然酸
化膜が除去され、化学的に活性なシリコン半導体膜面が
露出する。シリコン半導体膜表面の清浄化が完了した
後、水素ガスの導入を停止し基板温度を例えば800℃に
設定する。この設定温度に到達し且つ安定した後、シリ
コン半導体膜の活性面にボロンを含む化合物ガスである
ジボランをN2ガス５％に希釈した原料ガスをガス供給源
31から供給する。チャンバ22の圧力が１×10-2Paとなる
様な条件で一定時間導入する事により、ボロンあるいは
ボロンを含む化合物の吸着膜が形成される。この吸着膜
は活性面に対して強固に固定されていおり極めて安定で
ある。ボロンの吸着量はジボランガスの導入圧力及び導
入時間を比例している。従ってこれらのパラメータを適
当に設定する事により、最適なボロン吸着量を得る事が
できる。最後に、基板１のアニールを行いボロンの半導
体膜に対する拡散を行う。即ち、吸着膜を形成した後、
ジボランの導入を停止し真空中で基板１の加熱を所定時
間行い、吸着膜を拡散源とした半導体膜７に対する不純
物拡散を行う。同時に拡散された不純物原子ボロンの活
性化も行われる。以上述べてきた実施例においては、シ
リコン半導体膜にＰ型のソース領域及びドレイン領域を
形成する為にジボランガスを用いた。しかしながらＰ型
の不純物吸着膜を形成するには、例えばトリメチルガリ
ウム（TMG）や三塩化ホウ素（BCl3）等に代表されるIII
族元素の気体化合物も有効である。上述した実施例にお
いては、Ｎ型の不純物をシリコン半導体膜に導入する為
にイオン注入技術を用いた。しかしながら、Ｐ型のソー
ス領域及びドレイン領域の形成と同様に、Ｎ型の不純物
成分を含むガスを用いて、Ｎ型の不純物を含む吸着膜を
形成し、これによりＮ型の不純物の拡散を行ってもよ
い。この場合用いられる気体化合物としては、アルシン
（AsH3）、三塩化リン（PCl3）、五塩化アンチモン（Sb
Cl5）、ホスフィン（PH3）等が利用可能である。
又、以上で述べた実施例において、基板温度としては
その典型型として、半導体膜表面活性化処理においては
850℃、不純物吸着処理においては800℃の数値を示し
た。発明者はこれまでの研究において、表面活性化処理
における基板温度としては、バックグランド圧力及び雰
囲気ガスとの関連を含めて、800℃ないし1200℃の範囲
が好ましく、また吸着処理における基板温度としては40
0℃ないし950℃の範囲が好ましい事を確認している。ま
た半導体基板のアニールは例えば窒素ガス雰囲気中にお
いて基板温度を900℃保持して30分間行う。このアニー
ル処理によりＰチャネル領域２における不純物ボロンの
拡散及び活性化が行われ、同時にＮチャネル領域に注入
された不純物ヒ素の活性化も行われる。
その典型型として、半導体膜表面活性化処理においては
850℃、不純物吸着処理においては800℃の数値を示し
た。発明者はこれまでの研究において、表面活性化処理
における基板温度としては、バックグランド圧力及び雰
囲気ガスとの関連を含めて、800℃ないし1200℃の範囲
が好ましく、また吸着処理における基板温度としては40
0℃ないし950℃の範囲が好ましい事を確認している。ま
た半導体基板のアニールは例えば窒素ガス雰囲気中にお
いて基板温度を900℃保持して30分間行う。このアニー
ル処理によりＰチャネル領域２における不純物ボロンの
拡散及び活性化が行われ、同時にＮチャネル領域に注入
された不純物ヒ素の活性化も行われる。
第３図は本発明にかかる相補型絶縁ゲート電界効果ト
ランジスタの製造方法の他の実施例を示す工程図であ
る。
ランジスタの製造方法の他の実施例を示す工程図であ
る。
第３図（ａ）に示す工程において、Ｎ型の基板１が準
備される。基板１の表面の自然酸化膜を除去することに
より、活性なシリコン表面が露出している。続いて、基
板１に対して不純物成分ボロンを有する気体ジボランを
供給し、不純物ボロンを含む吸着膜２を堆積させる。
備される。基板１の表面の自然酸化膜を除去することに
より、活性なシリコン表面が露出している。続いて、基
板１に対して不純物成分ボロンを有する気体ジボランを
供給し、不純物ボロンを含む吸着膜２を堆積させる。
第３図（ｂ）に示す工程において、基板１の一部をレ
ジスト膜３で被覆し、この状態で、基板１に対してＮ型
の不純物ヒ素を導入し、Ｎウェル領域４が形成される。
ヒ素の導入はイオン注入により行われる。
ジスト膜３で被覆し、この状態で、基板１に対してＮ型
の不純物ヒ素を導入し、Ｎウェル領域４が形成される。
ヒ素の導入はイオン注入により行われる。
第３図（ｃ）に示す工程において、レジスト膜３を除
去したのち、基板１の加熱処理を行う。この加熱あるい
はアニールによって、不純物吸着層２に含まれる不純物
ボロンは基板１のバルク中に固相拡散し、Ｐウェル領域
５が形成される。
去したのち、基板１の加熱処理を行う。この加熱あるい
はアニールによって、不純物吸着層２に含まれる不純物
ボロンは基板１のバルク中に固相拡散し、Ｐウェル領域
５が形成される。
第４図は、第１図（ｃ）及び第３図（ａ）におけるシ
リコン表面の清浄化と不純物吸着膜形成に対応したプロ
セスシーケンスチャートの例である。第４図において横
軸は時間、縦軸は基板温度とチャンバの圧力を示してい
る。第４図において時間ｔ＝０で基板温度が700℃とな
っているのは、実際のプロセスにおいてチャンバ内の温
度が基板の搬送時も700℃に保たれているために、基板
のチャンバへの搬送完了時点で基板温度もほぼ700℃に
到達していることによる。第４図において、前述したよ
うに、ガスを導入しない場合のチャンバ内部の圧力は常
に１×10-4Pa以下の高真空に保たれている。ただし、１
×10-4Paのバックグランド圧力は、本質的なものではな
く、望ましいバックグランド圧力は、表面清浄化工程に
おける基板温度あるいはチャンバ内雰囲気ガスとの関連
で設定される。
リコン表面の清浄化と不純物吸着膜形成に対応したプロ
セスシーケンスチャートの例である。第４図において横
軸は時間、縦軸は基板温度とチャンバの圧力を示してい
る。第４図において時間ｔ＝０で基板温度が700℃とな
っているのは、実際のプロセスにおいてチャンバ内の温
度が基板の搬送時も700℃に保たれているために、基板
のチャンバへの搬送完了時点で基板温度もほぼ700℃に
到達していることによる。第４図において、前述したよ
うに、ガスを導入しない場合のチャンバ内部の圧力は常
に１×10-4Pa以下の高真空に保たれている。ただし、１
×10-4Paのバックグランド圧力は、本質的なものではな
く、望ましいバックグランド圧力は、表面清浄化工程に
おける基板温度あるいはチャンバ内雰囲気ガスとの関連
で設定される。
上述した様に本発明によれば、半導体膜活性面に対し
て不純物の直接的吸着及び拡散を行う事によりソース領
域及びドレイン領域を形成しているので、これらの接合
容量を小さくする事が可能となりトランジスタの動作の
高速化が図れるという効果が得られる。特に、不純物の
吸着及び拡散技術をＰチャネル領域の形成に適用する事
により、相補型絶縁ゲート電界効果トランジスタの高速
化を達成する事ができる。即ち、従来から相補型絶縁ゲ
ート電界効果トランジスタの高速化の障害となっていた
のはＮチャネルトランジスタではなくむしろＰチャネル
トランジスタであったからである。
て不純物の直接的吸着及び拡散を行う事によりソース領
域及びドレイン領域を形成しているので、これらの接合
容量を小さくする事が可能となりトランジスタの動作の
高速化が図れるという効果が得られる。特に、不純物の
吸着及び拡散技術をＰチャネル領域の形成に適用する事
により、相補型絶縁ゲート電界効果トランジスタの高速
化を達成する事ができる。即ち、従来から相補型絶縁ゲ
ート電界効果トランジスタの高速化の障害となっていた
のはＮチャネルトランジスタではなくむしろＰチャネル
トランジスタであったからである。
第１図は半導体装置の製造方法の一実施例を示す工程
図、第２図は製造方法を実施する為の製造装置のブロッ
ク図、及び第３図は半導体装置の製造方法の他の実施例
を示す工程図、第４図は第１図（ｃ）及び第３図（ａ）
に対応したプロセスシーケンスチャートの例を示す図で
ある。 １……シリコン基板 ２……Ｎウェル領域 ３……Ｐウェル領域 ４……フィールド酸化膜 5,6……素子領域 7,8……ゲート酸化膜 9,10……ゲート電極 11……不純物吸着膜 12……レジスト膜 13,15……ソース領域 14,16……ドレイン領域
図、第２図は製造方法を実施する為の製造装置のブロッ
ク図、及び第３図は半導体装置の製造方法の他の実施例
を示す工程図、第４図は第１図（ｃ）及び第３図（ａ）
に対応したプロセスシーケンスチャートの例を示す図で
ある。 １……シリコン基板 ２……Ｎウェル領域 ３……Ｐウェル領域 ４……フィールド酸化膜 5,6……素子領域 7,8……ゲート酸化膜 9,10……ゲート電極 11……不純物吸着膜 12……レジスト膜 13,15……ソース領域 14,16……ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8238
Claims (3)
- 【請求項１】半導体基板に隣接して形成された異なった
導電型の一対のウェル領域の上に、フィールド酸化膜に
よって互いに分離された一対の素子領域を形成する第一
工程と、 各素子領域上にゲート絶縁膜及びゲート電極を形成する
第二工程と、 各素子領域上においてゲート電極をマスクとしてゲート
絶縁膜を除去し、１×10-4Pa以下のバックグラウンド圧
力の真空容器内で、前記半導体基板の温度を800〜1200
℃とすることにより前記素子領域にシリコンの活性面を
露出した後、400℃〜950℃の温度で前記活性面にジボラ
ンを供給することにより、前記活性面のみにボロンを含
む不純物吸着膜を形成する第三工程と、 前記一対の素子領域のうち一方の素子領域に対してＮ型
の不純物を導入しＮ型のソース領域及びドレイン領域を
形成する第四工程と、 前記一対の素子領域のうち他方の素子領域にある前記不
純物吸着膜を拡散源として不純物の固相拡散を行い、シ
リコンバルク中にＰ型のソース領域及びドレイン領域を
形成する第五工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】前記第四工程において、前記一対の素子領
域のうち一方の素子領域に対して砒素をイオン注入によ
り導入することを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項３】１×10-4Pa以下のバックグラウンド圧力の
真空容器内で、Ｎ型基板の温度を800℃〜1200℃とする
ことにより前記Ｎ型基板にシリコンの活性面を露出さ
せ、前記活性面に400〜950℃の温度でジボランを供給し
て前記活性面にボロンを含む不純物吸着膜を形成する工
程と、 前記不純物吸着膜の一部にＮ型不純物を導入することに
より、前記Ｎ型基板にＮウェル領域を形成する工程と、 前記不純物吸着膜に含まれるボロンを前記Ｎ型基板中に
固相拡散することにより、前記Ｎ型基板の前記Ｎウェル
領域を除く前記不純物吸着膜が形成された領域に、Ｐウ
ェル領域を形成する工程と、 を備えることを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318559A JP2934665B2 (ja) | 1989-12-06 | 1989-12-06 | 半導体装置の製造方法 |
| EP19900123436 EP0431616A3 (en) | 1989-12-06 | 1990-12-06 | Method of producing cmos transistor |
| CA 2031636 CA2031636A1 (en) | 1989-12-06 | 1990-12-06 | Method of producing cmos transistor |
| US08/155,341 US5366922A (en) | 1989-12-06 | 1993-11-22 | Method for producing CMOS transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1318559A JP2934665B2 (ja) | 1989-12-06 | 1989-12-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03178163A JPH03178163A (ja) | 1991-08-02 |
| JP2934665B2 true JP2934665B2 (ja) | 1999-08-16 |
Family
ID=18100483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1318559A Expired - Lifetime JP2934665B2 (ja) | 1989-12-06 | 1989-12-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2934665B2 (ja) |
-
1989
- 1989-12-06 JP JP1318559A patent/JP2934665B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03178163A (ja) | 1991-08-02 |
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